JP4625712B2

JP4625712B2 - 半導体集積回路及び電子機器

Info

Publication number: JP4625712B2
Application number: JP2005117345A
Authority: JP
Inventors: 由弘田平; 学志高橋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-04-14
Filing date: 2005-04-14
Publication date: 2011-02-02
Anticipated expiration: 2025-04-14
Also published as: US7565473B2; US20060252184A1; JP2006295825A

Description

本発明は、半導体集積回路及び電子機器に関し、特に、ケーブルの接続状況及びＣＰＵの動作状況に応じた半導体集積回路及び電子機器の電力制御技術に属する。

ＩＥＥＥ（Institute of Electrical and Electronic Engineers）１３９４やＨＤＭＩ（High-Definition Multimedia interface）などのインタフェース規格は、機器動作中にケーブルの挿抜が可能ないわゆるホットプラグに対応している。このため、これらインタフェース規格に準拠したシステムは、ケーブルの挿抜を検出する挿抜検出回路を備えている。

図６は、従来のＩＥＥＥ１３９４インタフェース機器の構成を示す。これまで、ＣＰＵ１０、リンク層（ＬＩＮＫ）２０及び物理層（ＰＨＹ）３０は、それぞれ、個別のチップで実現されていたが、近年、ＰＨＹ３０及びＬＩＮＫ２０を１チップに実装した半導体集積回路が登場している。

ＰＨＹ３０における挿抜検出回路３１は、ＰＨＹ３０がパワーダウンモード中であっても、ある周辺機器のケーブルＣ１や別の周辺機器のケーブルＣ２が接続されたことを検出可能なように給電されている（例えば、特許文献１参照）。挿抜検出回路３１によってケーブル接続が検出されたとき、信号ＣＤＴの論理レベルが変化する。ＣＰＵ１０は、この論理レベルの変化に基づいてケーブル接続を検知し、ＰＨＹ３０の復帰制御を行う。具体的には、ＣＰＵ１０は、信号ＰＷＤによりＰＨＹ３０に動作の開始を指示する。動作を開始したＰＨＹ３０は、クロック信号ＣＬＫを生成し、パワーダウンモード中のＬＩＮＫ２０に供給する。ＬＩＮＫ２０は、クロック信号ＣＬＫの供給により動作を開始する（例えば、特許文献２参照）。

上述のＩＥＥＥ１３９４インタフェースでは、ケーブル未接続時に動作不要なＰＨＹ３０及びＬＩＮＫ２０についてパワーダウン制御をすることによって消費電力の低減を図ることができる。しかし、ＣＰＵ１０はケーブルの接続状態を検知するために動作している必要がある。これは、ＣＰＵ１０までもがパワーダウンしてしまうと、挿抜検出回路３１によってケーブル接続が検出されてもＰＨＹ３０の復帰制御ができなくなり、ケーブルＣ１及びＣ２が接続されている場合に周辺機器間でデータ転送の中継（リピーター動作）ができなくなるからである。このように、上述のＩＥＥＥ１３９４インタフェースでは、ＰＨＹ３０のリピーターとしての機能を有効にしつつインタフェース機器全体としてのさらなる低消費電力化を図ることは困難である。

一方、ＣＰＵ１０の動作状態にかかわらず、挿抜検出回路３１によるケーブル接続の検出によって、パワーダウン中のＰＨＹ３０を復帰制御することも可能である。これによると、ＣＰＵ１０がパワーダウンしていても、ケーブルＣ１及びＣ２が接続されるとパワーダウン中のＰＨＹ３０が復帰し、リピーターとして機能する（例えば、特許文献３参照）。
特開平１１―４５１３０号公報（第５〜６頁、第１図）特開平１０―３４１２４８号公報（第４頁、第１図）特開２００１―４２９７５号公報（第４頁、第２図）

一般に、ケーブルの挿抜の際、数ｍｓ〜数１０ｍｓの期間でケーブル接続状態及び切断状態が交互に繰り返されるいわゆるチャタリングが発生する。このため、ケーブル接続検出信号（信号ＣＤＴ）にはチャタリングに起因するノイズが重畳される。このようなノイズを含むケーブル接続信号をインタフェース機器の制御に使用することは誤動作の原因となるため好ましくない。したがって、ケーブル接続検出信号からチャタリングに起因するノイズを除去する必要がある。

また、上述したように、ＣＰＵ１０がパワーダウン中にＰＨＹ３０をリピーターとして動作させる場合であっても、ＰＨＹ３０が復帰することによってクロック信号ＣＬＫがＬＩＮＫ２０に供給され、ＬＩＮＫ２０も復帰してしまう。リピーター動作は、ＰＨＹ３０のみが動作すれば可能であるため、インタフェース機器全体としての低消費電力化の観点から、ＬＩＮＫ２０はパワーダウンのままにしておくことが好ましい。

上記問題に鑑み、本発明は、ＩＥＥＥ１３９４やＨＤＭＩなどの、いわゆるホットプラグに対応し、かつ、ＣＰＵの介在無しに周辺機器間のデータ転送が可能な通信インタフェース規格に準拠した半導体集積回路の低消費電力化を課題とする。

上記課題を解決するために本発明が講じた手段は、周辺機器のケーブル接続状況及び内部又は外部のＣＰＵの動作状況に応じて動作モードを切り替える半導体集積回路として、周辺機器のケーブルの信号を送受信する下位インタフェースと、この下位インタフェースとＣＰＵとの間の通信を行う上位インタフェースとを備えたものとする。ここで、下位インタフェースは、少なくとも１本の周辺機器のケーブルが挿されたとき、第１の信号を第１の論理レベルに変化させる一方、すべての周辺機器のケーブルが抜かれたとき、第１の信号を第２の論理レベルに変化させる挿抜検出回路と、第１の信号の論理レベルが変化してから所定時間後に、第１の信号が第１の論理レベルのとき、第２の信号を第１の論理レベルに設定する一方、第１の信号が第２の論理レベルのとき、第２の信号を第２の論理レベルに設定する検出確定回路とを有するものとする。そして、上記の半導体集積回路は、第２の信号が第２の論理レベルのとき、挿抜検出回路のみが動作する第１のモードで動作し、第２の信号が第１の論理レベルであり、かつ、ＣＰＵが休止状態であるとき、下位インタフェースのみが動作する第２のモードで動作し、第２の信号が第１の論理レベルであり、かつ、ＣＰＵが動作状態であるとき、下位インタフェース及び上位インタフェースのいずれもが動作する第３のモードで動作するものとする。

この発明によると、挿抜検出回路によってケーブルの挿抜が検出され、検出確定回路によって所定時間後の第１の信号の論理レベルに応じて第２の信号の論理レベルが設定される。これにより、ケーブルの挿抜の際に発生するチャタリングが収束した後にケーブルの接続の有無を確定することができ、ケーブル接続検出信号としての第２の信号はチャタリングに起因するノイズを含まない。そして、本発明に係る半導体集積回路の動作モードは、この第２の信号の論理レベル及びＣＰＵの動作状態に応じて、挿抜検出回路のみ動作する第１のモード、下位インタフェースのみ動作する第２のモード、及び、下位インタフェース及び上位インタフェースのいずれもが動作する第３のモードに切り替わる。特に、第２のモードでは、リピーターとして動作を確保しつつ半導体集積回路全体としての低消費電力化が可能となる。

具体的には、検出確定回路は、第１の信号の論理レベルが変化したとき、与えられたクロック信号のパルスカウントを開始し、このパルスカウント値が所定値となったとき、このパルスカウントを停止し、かつ、このときの第１の信号の論理レベルに応じて第２の信号の論理レベルを設定するカウンタ回路と、第１の信号の論理レベルが変化したとき、上記のクロック信号の生成を開始し、パルスカウントが停止したときであって第１の信号が第１の論理レベルのとき又は第２の信号が第２の論理レベルのとき、上記のクロック信号の生成を停止するクロック生成回路とを有する。また、下位インタフェースは、第２の信号が第１の論理レベルであり、かつ、ＣＰＵが動作状態であるとき、クロック信号を前記上位インタフェースに供給する。そして、上位インタフェースは、上記のクロック信号の供給により動作する。

好ましくは、上記の半導体集積回路は、第２のモードの有効及び無効のいずれかを選択するモード選択部を備えたものとする。

具体的には、上記の半導体集積回路において、周辺機器との通信は、ＩＥＥＥ１３９４規格又はＨＤＭＩ規格に準拠したものであり、下位インタフェースは、物理層である。

また、本発明が講じた手段は、電子機器として、上記の半導体集積回路を備え、その動作モードをユーザーインタフェースに表示するものとする。

本発明によると、いわゆるホットプラグに対応し、かつ、ＣＰＵの介在無しに周辺機器間のデータ転送が可能な通信インタフェース規格に準拠した半導体集積回路に、リピーター動作のために必要最小限の部分のみが動作する動作モードが追加され、半導体集積回路全体としての低消費電力化が可能となる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体集積回路の構成を示す。本実施形態に係る半導体集積回路は、例えば、ＩＥＥＥ１３９４規格に準拠したデータ通信を行うものであり、下位インタフェースとしてＰＨＹ３０、上位インタフェースとしてＬＩＮＫ２０、及びモード選択部４０を備えている。ＣＰＵ１０は、本半導体集積回路の内部及び外部のいずれにあってもよい。なお、ここでいう上位インタフェースとは、周辺機器とＣＰＵ１０との間のインタフェースのうち下位インタフェース以外の部分を指しており、リンク層（ＬＩＮＫ２０）のみならず、トランザクション層や、ＩＥＣ６１８８３、ＭＰＥＧ処理やＳＢＰ２などのアプリケーション層をも含むものである。

ＰＨＹ３０は、挿抜検出回路３１及び検出確定回路３２を備えている。挿抜検出回路３１は、各周辺機器のケーブルＣ１及びＣ２の接続／切断を検出し、ケーブル接続状態に応じて信号ＣＤＴ０の論理レベルを決定する。具体的には、信号ＣＤＴ０は、ケーブルが未接続の状態ではＬｏレベルであり、ケーブルが接続された状態ではＨｉレベルとなる。すなわち、信号ＣＤＴ０は、少なくとも１本のケーブルが接続されたとき、Ｈｉレベルに設定され、すべてのケーブルが切断されたとき、Ｌｏレベルに設定される。

上述したように、信号ＣＤＴ０にはチャタリングに起因するノイズが含まれている。検出確定回路３２は、信号ＣＤＴ０に含まれるチャタリングに起因するノイズを除去し、ケーブル接続検出信号として信号ＣＤＴを出力する。すなわち、検出確定回路３２は、ケーブルの接続又は切断に伴うチャタリングが収束するのに十分な時間が経過した後、そのときの信号ＣＤＴ０をケーブル接続検出信号として確定し、このケーブル接続検出信号として信号ＣＤＴを出力する。

図２は、一実施形態に係る検出確定回路３２の構成を示す。カウンタ回路３２１は、ケーブルが接続又は切断されたことによる信号ＣＤＴ０の論理レベルの変化から、クロック生成回路３２２Ａによって生成されたクロック信号ＣＬＫ０のパルスカウントを開始し、パルスカウント値が所定値となったとき、パルスカウントを停止する。そして、パルスカウントを停止した信号ＣＤＴ０の論理レベルがＨｉレベルのとき、信号ＣＤＴをＨｉレベルに設定し、信号ＣＤＴ０の論理レベルがＬｏレベルのとき、信号ＣＤＴをＬｏレベルに設定する。なお、カウンタ回路３２１は、パルスカウントを行っている間、信号ＣＮＴをＨｉレベルに設定する。

クロック生成回路３２２Ａは、信号ＣＤＴ０の論理レベルが変化したとき、クロック信号ＣＬＫ０の生成を開始する。そして、カウンタ回路３２１によるパルスカウントが停止したとき、信号ＣＤＴを参照して、信号ＣＤＴがＨｉレベルであれば、クロック信号ＣＬＫ０の生成を継続する。一方、信号ＣＤＴがＬｏレベルであれば、クロック信号ＣＬＫ０の生成を停止する。すなわち、確定したケーブル接続検出信号に基づいて、クロック信号ＣＬＫ０の生成を継続するか否かが決定される。

図３は、別の実施形態に係る検出確定回路３２の構成を示す。カウンタ回路３２１は上記の通りである。一方、クロック生成回路３２２Ｂは、カウンタ回路３２１によるパルスカウントが停止したとき、信号ＣＤＴ０を参照して、信号ＣＤＴ０がＨｉレベルであれば、クロック信号ＣＬＫ０の生成を継続する。一方、信号ＣＤＴ０がＬｏレベルであれば、クロック信号ＣＬＫ０の生成を停止する。

上記のクロック信号ＣＬＫ０は、カウンタ回路３２１によってパルスカウントされるだけではなく、ＰＨＹ３０及びＬＩＮＫ２０の動作の基ともなる。図１に戻り、ＰＨＹ３０は、クロック信号ＣＬＫ０の供給により動作する。すなわち、少なくとも１本のケーブルが接続されると、パワーダウン中のＰＨＹ３０は復帰する。もちろん、従来と同様に、ＣＰＵ１０からの信号ＰＷＤによる復帰制御も可能である。

なお、クロック信号ＣＬＫ０が生成されると直ちにＰＨＹ３０を復帰させるのではなく、さらに、信号ＣＤＴがＨｉレベルであるという条件を加えて、ＰＨＹ３０を復帰させるようにしてもよい。これにより、チャタリングが発生している不安定な期間におけるＰＨＹ３０の復帰制御が抑止され、より安定した復帰制御が可能となる。

ＰＨＹ３０は、さらに、信号ＣＤＴがＨｉレベルであり、かつ、ＣＰＵ１０が動作状態であるとき、クロック信号ＣＬＫとしてクロック信号ＣＬＫ０をＬＩＮＫ２０に供給する。ＬＩＮＫ２０は、クロック信号ＣＬＫの供給によりパワーダウン状態から復帰する。換言すると、ＣＰＵ１０が休止状態であるとき、ケーブル接続によってＰＨＹ３０は動作するが、ＬＩＮＫ２０にクロック信号ＣＬＫが供給されないため、ＬＩＮＫ２０は引き続きパワーダウンしたままとなる。

以上のように、本実施形態に係る半導体集積回路は、信号ＣＤＴがＬｏレベルのとき、挿抜検出回路３１のみが動作するケーブル接続待機モード（待機モードとも称する。）で動作し、信号ＣＤＴがＨｉレベルであり、かつ、ＣＰＵ１０が休止状態であるとき、ＰＨＹ３０のみが動作するリピーター動作モード（リピーターモードとも称する。）で動作し、信号ＣＤＴがＨｉレベルであり、かつ、ＣＰＵ１０が動作状態であるとき、ＰＨＹ３０及びＬＩＮＫ２０のいずれもが動作する通常動作モード（通常モードとも称する。）で動作する。図４は、これら動作モードの遷移図である。ケーブルが未接続の場合、本半導体集積回路は待機モードで動作している。そして、少なくとも１本のケーブルが接続されたとき、ＣＰＵ１０が動作していれば通常モードに遷移し、休止していればリピーターモードに遷移する。

リピーターモードでは、ＰＨＹ３０のみ動作しており、接続された周辺機器間のデータ転送の中継が可能であるとともに、ＬＩＮＫ２０がパワーダウンしていることにより半導体集積回路全体としての消費電力が低減される。リピーターモード中にＣＰＵ１０が動作を開始すると、本半導体集積回路は通常モードに遷移する。このときに初めてパワーダウン中のＬＩＮＫ２０が復帰する。これにより、接続された周辺機器とＣＰＵ１０との間の通信が可能となる。一方、リピーターモード中にすべての周辺機器のケーブルが切断されると、本半導体集積回路は待機モードに遷移する。

通常モードでは、ＣＰＵ１０、ＬＩＮＫ２０及びＰＨＹ３０のすべてが動作しており、接続された周辺機器間のデータ転送の中継が可能であるだけではなく、ＣＰＵ１０と各周辺機器との間の通信も可能である。通常モード中にＣＰＵ１０がパワーダウン状態となると、本半導体集積回路はリピーターモードに遷移する。このとき、ＬＩＮＫ２０はパワーダウンするが、周辺機器とＣＰＵ１０との間の通信はもはや行われないため特に問題はない。一方、通常モード中にすべての周辺機器のケーブルが切断されると、本半導体集積回路は待機モードに遷移する。

次に、上記各信号の変化と動作モードの遷移とについて、図５のタイミングチャートを参照しながら説明する。待機モード中にケーブルが接続されたとき、信号ＣＤＴ０はＨｉレベルに変化する。信号ＣＤＴ０がＨｉレベルに変化することによって、クロック信号ＣＬＫ０の生成が開始されるとともに、パルスカウントが開始され、信号ＣＮＴはＨｉレベルとなる。所定数のパルスをカウントしてパルスカウントが停止すると、信号ＣＮＴはＬｏレベルとなる。このとき、信号ＣＤＴ０は、チャタリングによるノイズが十分に収束した状態となっており、信号ＣＤＴは、このときの信号ＣＤＴ０の論理レベルに基づいてＨｉレベルとなる。また、このとき、信号ＣＤＴがＨｉレベルである（又は信号ＣＤＴ０がＨｉレベルである）ことから、クロック信号ＣＬＫ０の生成は継続される。

図５の例では、信号ＣＤＴがＨｉレベルとなったとき、信号ＰＷＤはＨｉレベルであり、ＣＰＵは休止状態にある。したがって、クロック信号ＣＬＫは出力されず、リピーターモードに遷移する。そして、ＣＰＵが動作状態となり、信号ＰＷＤがＬｏレベルに変化する。これにより、クロック信号ＣＬＫの出力が開始され、通常モードに遷移する。

ケーブルが切断されたとき、信号ＣＤＴ０はＬｏレベルに変化する。信号ＣＤＴ０がＬｏレベルに変化することによって、クロック信号ＣＬＫ０のパルスカウントが開始され、信号ＣＮＴはＨｉレベルとなる。所定数のパルスをカウントしてパルスカウントが停止すると、信号ＣＮＴはＬｏレベルとなる。このとき、信号ＣＤＴ０は、チャタリングによるノイズが十分に収束した状態となっており、信号ＣＤＴは、このときの信号ＣＤＴ０の論理レベルに基づいてＨｉレベルとなる。また、このとき、信号ＣＤＴがＬｏレベルである（又は信号ＣＤＴ０がＬｏレベルである）ことから、クロック信号ＣＬＫ０の生成は停止する。クロック信号ＣＬＫ０の生成停止によって、クロック信号ＣＬＫも出力されなくなり、再び待機モードに遷移する。

図１に戻り、モード選択部４０は、リピーターモードを有効にするか又は無効にするかのいずれかを選択する。モード選択部４０は、例えば、半導体集積回路の入力端子であり、この入力端子のオン／オフによりリピーターモードの有効／無効が静的に切り替わる。リピーターモードを無効にしたとき、本半導体集積回路は従来と同様のものとなる。これにより、現行製品と同等な機能を要望するセットカスタマ（ＬＳＩ使用者）は、設計変更などをすることなく、本実施形態に係る半導体記憶装置を用いることができる。また、モード選択部４０は、リピーターモードの有効／無効を動的に切り替えるようにしてもよい。これにより、例えば、本半導体集積回路を備えた電子機器が内部バッテリーで動作しているときにはリピーターモードを有効にし、ＣＰＵ１０がパワーダウンしているときにはＬＩＮＫ２０もパワーダウンさせて消費電力を抑制する一方、商用電源で動作しているときには、ＣＰＵ１０の動作に連動してＬＩＮＫ２０を動作させることができる。

ユーザーインタフェース５０は、本実施形態に係る半導体集積回路を備えた電子機器の一部であり、本半導体集積回路の動作モードを表示する。これにより、ユーザーは、電子機器が現在どの動作モードで動作しているのかを知ることができる。

なお、本発明に係る半導体集積回路はＨＤＭＩインタフェースについても上記と同様の効果を奏する。また、本発明は、イーサネット（登録商標）に係るルータ装置やスイッチングハブ装置にも適用可能である。ルータ装置の場合、ＯＳＩ参照モデルにおける物理層、データリンク層及びネットワーク層が下位インタフェースに相当し、スイッチングハブ装置の場合、物理層及びデータリンク層が下位インタフェースに相当する。

本発明に係る半導体集積回路は、比較的少ない消費電力でリピーターとして動作するため、ＩＥＥＥ１３９４又はＨＤＭＩなどのインタフェースを有する周辺機器が複数接続される電子機器、例えば、デジタルテレビジョン装置などに有用である。

本発明の一実施形態に係る半導体集積回路の構成図である。一実施形態に係る検出確定回路の構成図である。別の実施形態に係る検出確定回路の構成図である。本発明に係る半導体集積回路における動作モードの遷移図である。本発明の一実施形態に係る半導体集積回路のタイミングチャートである。従来のＩＥＥＥ１３９４インタフェースの構成図である。

符号の説明

１０ＣＰＵ
２０リンク層（上位インタフェース）
３０物理層（下位インタフェース）
３１挿抜検出回路
３２検出確定回路
４０モード選択部
５０ユーザーインタフェース
３２１カウンタ回路
３２２Ａ，３２２Ｂクロック生成回路

Claims

周辺機器のケーブル接続状況及び内部又は外部のＣＰＵの動作状況に応じて動作モードを切り替える半導体集積回路であって、
周辺機器のケーブルの信号を送受信する下位インタフェースと、
前記下位インタフェースと前記ＣＰＵとの間の通信を行う上位インタフェースとを備え、
前記下位インタフェースは、
少なくとも１本の周辺機器のケーブルが挿されたとき、第１の信号を第１の論理レベルに変化させる一方、すべての周辺機器のケーブルが抜かれたとき、前記第１の信号を第２の論理レベルに変化させる挿抜検出回路と、
前記第１の信号の論理レベルが変化してから所定時間後に、前記第１の信号が前記第１の論理レベルのとき、第２の信号を第１の論理レベルに設定する一方、前記第１の信号が前記第２の論理レベルのとき、前記第２の信号を第２の論理レベルに設定する検出確定回路とを有するものであり、
前記第２の信号が前記第２の論理レベルのとき、前記挿抜検出回路のみが動作する第１のモードで動作し、前記第２の信号が前記第１の論理レベルであり、かつ、前記ＣＰＵが休止状態であるとき、前記下位インタフェースのみが動作する第２のモードで動作し、前記第２の信号が前記第１の論理レベルであり、かつ、前記ＣＰＵが動作状態であるとき、前記下位インタフェース及び前記上位インタフェースのいずれもが動作する第３のモードで動作する
ことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記検出確定回路は、
前記第１の信号の論理レベルが変化したとき、与えられたクロック信号のパルスカウントを開始し、当該パルスカウント値が所定値となったとき、当該パルスカウントを停止し、かつ、このときの前記第１の信号の論理レベルに応じて前記第２の信号の論理レベルを設定するカウンタ回路と、
前記第１の信号の論理レベルが変化したとき、前記クロック信号の生成を開始し、前記パルスカウントが停止したときであって前記第１の信号が前記第１の論理レベルのとき又は前記第２の信号が前記第２の論理レベルのとき、前記クロック信号の生成を停止するクロック生成回路とを有するものであり、
前記下位インタフェースは、前記第２の信号が前記第１の論理レベルであり、かつ、前記ＣＰＵが動作状態であるとき、前記クロック信号を前記上位インタフェースに供給するものであり、
前記上位インタフェースは、前記クロック信号の供給により動作するものである
ことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記第２のモードの有効及び無効のいずれかを選択するモード選択部を備えた
ことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記周辺機器との通信は、ＩＥＥＥ１３９４規格に準拠したものであり、
前記下位インタフェースは、物理層である
ことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記周辺機器との通信は、ＨＤＭＩ規格に準拠したものであり、
前記下位インタフェースは、物理層である
ことを特徴とする半導体集積回路。
ケーブルの接続状態を検出する半導体集積回路であって、
少なくとも１本のケーブルが挿されたとき、第１の信号を第１の論理レベルに変化させる一方、すべてのケーブルが抜かれたとき、前記第１の信号を第２の論理レベルに変化させる挿抜検出回路と、
前記第１の信号の論理レベルが変化したとき、与えられたクロック信号のパルスカウントを開始し、当該パルスカウント値が所定値となったとき、当該パルスカウントを停止し、かつ、このときの前記第１の信号の論理レベルに応じて第２の信号の論理レベルを設定するカウンタ回路と、
前記第１の信号の論理レベルが変化したとき、前記クロック信号の生成を開始し、前記パルスカウントが停止したときであって前記第１の信号が前記第２の論理レベルのとき又は前記第２の信号が所定の論理レベルのとき、前記クロック信号の生成を停止するクロック生成回路とを備え、
前記第２の信号をケーブル接続検出信号として出力する
ことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路を備え、
前記半導体集積回路の動作モードをユーザーインタフェースに表示する
ことを特徴とする電子機器。