JP5217946B2 - 半導体回路及び信号伝送システム - Google Patents
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Description
図1は、本発明の第1の実施形態に係るPCボード100の構成を示すブロック図である。図2は、L0ステートからL1ステートへの遷移時の図1のPCボード100の動作を示すタイミングチャートであり、図3は、L1ステートからL0ステートへの遷移時の図1のPCボード100の動作を示すタイミングチャートである。
図4は、本発明の第2の実施形態に係るPCボード100Aの構成を示すブロック図である。図4において、PCボード100Aは、CPU1と、CPU1をPCIエキスプレスリンク4に接続するルートコンプレックスデバイス2と、ルートコンプレックスデバイス2にPCIエキスプレスリンク4を介して接続されたエンドポイントデバイス5Aと、基準クロック信号発生回路3と、例えば水晶発振回路である発振回路54Aを備えて構成される。また、エンドポイントデバイス5Aは、リンクコントローラ51と、PHY回路52と、クロックコントローラ53と、スイッチSWと、終端抵抗Rtとを備えた回路モデルで構成される。
(a)30メガヘルツの周波数で繰り返すパルス形状を有するクロック信号CL2Aを発生してエンドポイントデバイス5AのスイッチSWの接点aに出力する発振回路54Aをさらに備えたこと。
(b)発振回路54からのクロック信号CL2に代えて、発振回路54Aによって発生されたクロック信号CL2AをスイッチSWの接点aに入力するエンドポイントデバイス5Aを備えたこと。
(1)エンドポイントデバイスに発振回路が搭載されていないとき。
(2)エンドポイントデバイスに発振回路が搭載されているときであって、当該発振回路によって発生されるクロック信号の周波数が例えば、基準クロック信号REFCLKの周波数である100メガヘルツより高く、L1ステートにおいて当該発振回路の動作を停止して消費電流を削減する必要があるとき。
図5は、本発明の第3の実施形態に係るPCボード100Bの構成を示すブロック図である。図5において、PCボード100Bは、CPU1と、CPU1をPCIエキスプレスリンク4に接続するルートコンプレックスデバイス2と、ルートコンプレックスデバイス2にPCIエキスプレスリンク4を介して接続されたエンドポイントデバイス5Bと、基準クロック信号発生回路3とを備えて構成される。また、エンドポイントデバイス5Bは、リンクコントローラ51と、PHY回路52と、クロックコントローラ53と、発振回路56a及びPLL回路56bを備えたクロック信号発生回路56と、スイッチSWと、終端抵抗Rtとを備えた回路モデルで構成される。
(a)発振回路54に代えて、発振回路56aによって発生されたクロック信号CL3に基づいてPLL回路56bを用いて基準クロック信号REFCLKの周波数と同一の周波数(100メガヘルツである。)を有するクロック信号CL2Bを発生し、スイッチSWの接点aに出力するクロック信号発生回路56を備えたエンドポイントデバイス5Bを備えたこと。
図6は本発明の第4の実施形態に係るPCボード100Cの構成を示すブロック図であり、図7は図6のPCIエキスプレスリンク4のステートと、パワーダウン信号POWERDOWN[1:0]の値と、PHY回路52Aのステートとの関係を示す表である。図6において、PCボード100CはCPU1と、CPU1をPCIエキスプレスリンク4に接続するルートコンプレックスデバイス2と、ルートコンプレックスデバイス2にPCIエキスプレスリンク4を介して接続されたエンドポイントデバイス5Cと、基準クロック信号発生回路3とを備えて構成される。また、エンドポイントデバイス5Cは、リンクコントローラ51Aと、PLL回路55を備えたPHY回路52Aと、クロックコントローラ53と、発振回路54と、スイッチSWと、終端抵抗Rtとを備えた回路モデルで構成される。
(a)L1ステート通知信号SL1をPHY回路52Aに送信してからスイッチSWを接点cから接点bに切り換えるまでの期間において、PHY回路52AのPLL回路55の動作を強制的に停止するためのパワーダウン信号POWERDOWN[1:0]を発生してPHY回路52Aに出力することにより、PLL回路55の動作を強制的に停止するリンクコントローラ51Aを備えたエンドポイントデバイス5Cを備えたこと。
2…ルートコンプレックスデバイス、
3…基準クロック信号発生回路、
4…PCIエキスプレスリンク、
5,5A,5B,5C…エンドポイントデバイス、
21,55,56b…PLL回路、
51,51A…リンクコントローラ、
52,52A…PHY回路、
53…クロックコントローラ、
54,54A,56a…発振回路、
56…クロック信号発生回路、
100,100A,100B,100C…PCボード、
SW…スイッチ。
Claims (10)
- PCIエキスプレス(PCI Express)規格に準拠し、リンク伝送路がアクティブであるL0ステートと、上記リンク伝送路が電気的なアイドル状態であるL1ステートとを有するリンク伝送路に接続されたインターフェース回路を備え、入出力機能を有する半導体回路において、
上記半導体回路の外部に設けられ基準クロック信号を発生する基準信号発生手段に接続された第1の接点と、接地された第2の接点と、上記半導体装置の内部に設けられ別のクロック信号を発生する発振回路に接続された第3の接点とを備え、上記基準クロック信号と、上記クロック信号とのうちの1つのクロック信号を選択して上記インターフェース回路に出力するスイッチ手段と、
上記L0ステートにおいて上記基準クロック信号を上記第1の接点を介して上記インターフェース回路に出力し、上記L1ステートにおいて上記別のクロック信号を上記第3の接点を介して上記インターフェース回路に出力するように上記スイッチ手段を制御するクロック制御手段とを備え、
上記クロック制御手段は、
上記リンク伝送路のステートが上記L0ステートから上記L1ステートに遷移するときに、所定の第1の時間期間だけ上記第2の接点に切り換えることにより上記基準クロック信号の上記インターフェース回路への出力を上記第1の時間期間だけ停止した後に、上記別のクロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御し、
上記リンク伝送路のステートが上記L1ステートから上記L0ステートに遷移する前に、所定の第2の時間期間だけ上記第2の接点に切り換えることにより上記別のクロック信号の上記インターフェース回路への出力を上記第2の時間期間だけ停止した後に、上記基準クロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御することを特徴とする半導体回路。 - 上記インターフェース回路は、上記L1ステートにおいて、上記リンク伝送路から受信されるデータパケットの有無を上記別のクロック信号を用いて検出することを特徴とする請求項1記載の半導体回路。
- 上記クロック制御手段は、上記L1ステートにおいて、上記基準クロック信号の発生を停止するように上記基準クロック信号発生手段を制御することを特徴とする請求項1又は2請求項記載の半導体回路。
- 上記別のクロック信号を発生する発振手段をさらに備えたことを特徴とする請求項1乃至3のうちのいずれか1つの請求項記載の半導体回路。
- 上記別のクロック信号は、上記半導体回路の外部に設けられた発振手段によって発生されたことを特徴とする請求項1乃至3までのいずれか1つの請求項記載の半導体回路。
- 上記別のクロック信号の周波数は上記基準クロック信号の周波数と同一であるように設定されたことを特徴とする請求項1乃至5のうちのいずれか1つの請求項記載の半導体回路。
- 上記半導体回路は、上記リンク伝送路のステートを上記L0ステートとL1ステートとの間で遷移させるリンク制御手段をさらに備え、
上記インターフェース回路は、上記L0ステートにおいて上記基準クロック信号に基づいてデータパケットを上記リンク伝送路に対して出力するための信号伝送用クロック信号を発生するPLL回路を備え、
上記リンク制御手段は、上記L1ステートにおいて上記PLL回路の動作を停止するように制御することを特徴とする請求項1乃至6のうちのいずれか1つの請求項記載の半導体回路。 - 上記インターフェース回路と上記リンク制御手段とは、PIPE(PHY Interface for the PCI Express Architecture)インターフェース規格に準拠する信号伝送路を介して接続されたことを特徴とする請求項7記載の半導体回路。
- 上記半導体回路はエンドポイントデバイスであることを特徴とする請求項1乃至8のうちのいずれか1つの請求項記載の半導体回路。
- 請求項1乃至9のうちのいずれか1つの請求項記載の半導体回路と、
上記リンク伝送路を介して上記半導体回路のインターフェース回路に接続され、上記インターフェース回路とデータパケットを送受信する別の半導体回路と、
上記基準クロック信号発生回路とを備えたことを特徴とする信号伝送システム。
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