JP2010057150A - 協動回路 - Google Patents
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Abstract
【解決手段】第1制御信号と第2制御信号を生成し、該第1制御信号のパルス幅は該第2制御信号のパルス幅により決定する第1制御モジュールと、該第1制御モジュールに接続されて該第1制御信号と第2制御信号を受け取り、並びに該第1制御信号と該第2制御信号に基づき第3制御信号を生成する第2制御モジュールと、を包含し、該第2制御モジュールが該第1制御信号と該第2制御信号に基づき該第3制御信号の周波数とデューティ−サイクルを該第2制御信号の周波数とデューティ−サイクルと同じとなすが、位相は第2制御信号の位相に較べて位相遅延を発生する。
【選択図】図1
Description
1.SPI以外は、いずれも別にアドレスを必要とし、高周波数の切り換え時に、クロック周波数が低すぎ、7ビット解析度、500kHzのパルス幅変調では、そのクロック周波数は60MHzが必要である。
2.SPIは環状トポロジーを使用し、アドレス不要であるが、低周波数の状況では起動できず、高周波数時にはパワー消耗し且つ電磁干渉とノイズの問題を解決しなければならない。
3.マスタ制御回路が設定データ、例えば数量、解析度或いは位相シフト等をスレーブ回路に伝送する場合、これらのスレーブ回路はクロックを具備してデータ伝送する必要がある。もし、外部クロックを採用するとパワー消耗し電磁干渉の問題も発生する。もし、各スレーブ回路内にそれぞれクロックジェネレータをビルトインするとなると、コストアップしパワー消耗する。且つ各集積回路のクロックは同じでなく、このため各集積回路のパルス幅変調周波数の差異を形成する。
第1制御モジュールであって、第1制御信号と第2制御信号を生成し、該第1制御信号の周波数とパルス幅は該第2制御信号の周波数とパルス幅により決定される、上記第1制御モジュールと、
第2制御モジュールであって、該第1制御モジュールに接続されて該第1制御信号と該第2制御信号を受け取り、並びに該第1制御信号と該第2制御信号に基づき第3制御信号を生成する、上記第2制御モジュールと、
を包含し、該第2制御モジュールが、該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
請求項2の発明は、請求項1記載の協動回路において、更に複数の第3制御モジュールを包含し、これら第3制御モジュールは、該第1制御信号を受け取り、これら第3制御モジュール中の第1ステージは該第2制御モジュールに接続され並びに該第1制御信号及び該第3制御信号を受け取り、これにより現ステージの制御モジュールの第3制御信号を生成し、その他の第3制御モジュールはいずれも前ステージの第3制御モジュールに接続され、並びに前ステージの第3制御信号及び該第1制御信号を受け取って現ステージの制御モジュールの第3制御信号を生成し、該第2制御モジュールは該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相と較べての位相遅延を発生させ、これら第3制御モジュールは該第1制御信号及び前ステージの第3制御信号に基づき、現ステージの制御モジュールの第3制御信号の位相に、前ステージの第3制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
請求項3の発明は、請求項1記載の協動回路において、更に複数の第3制御モジュールを包含し、これら第3制御モジュール中の第1ステージは該第2制御モジュールに接続され、その他の第3制御モジュールはいずれも前ステージの第3制御モジュールに接続され、該第2制御モジュールは、該第1制御信号に基づき該第1ステージの第3制御モジュールに発送する第1制御信号を生成し、その他の各ステージの第3制御モジュールは前ステージの第3制御モジュールの第1制御信号に基づき、後ステージの第3制御モジュールに発送する第1制御信号を生成し、各ステージの制御モジュールは前ステージの制御モジュールの生成する第1制御信号と該第3制御信号に基づき、現ステージの制御モジュールの制御信号を生成し、該第2制御モジュールは該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相と較べての位相遅延を発生させ、これら第3制御モジュールは前ステージの制御モジュールの生成する第1制御信号及び前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
請求項4の発明は、請求項1記載の協動回路において、該第3制御信号は該第1制御モジュールにフィードバックされ、該第1制御モジュールは第4制御信号を生成し、該第4制御信号がある状態の時、該第2制御モジュールは、該第1制御信号及び該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させ、該第4制御信号が別の状態の時、該第1制御信号、該第2制御信号及び該第3制御信号はそれぞれ各自の周波数、パルス、及び位相を有し、該第1制御モジュールが該第1制御信号及び該第2制御信号を該第2制御モジュールに伝送し、並びに、該第2制御モジュールが該第1制御モジュールにフィードバックする第3制御信号に基づき、該第2制御モジュールの数量を判定することを特徴とする、協動回路としている。
請求項5の発明は、請求項2記載の協動回路において、そのうち最後のステージの制御モジュールの制御信号が該第1制御モジュールにフィードバックされ、該第1制御モジュールが第4制御モジュールを生成し、このモード設定信号がある状態の時、該第2制御モジュールが該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させ、これら第3制御モジュールは該第1制御信号と前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相に較べての位相遅延を発生させ、該第4制御信号が別の状態の時、該第1制御信号、該第2制御信号及び該第3制御信号はそれぞれの周波数、パルス幅及び位相を有し、該第1制御モジュールが該第1制御信号を該第2制御モジュールに伝送し、並びに該第1制御信号が順にこれら第3制御モジュールを通過し、該第1制御モジュールにフィードバックされる最後のステージの制御モジュールの制御信号に基づき、該第2制御モジュール及びこれら第3制御モジュールの総数量を判定することを特徴とする、協動回路としている。
請求項6の発明は、請求項3記載の協動回路において、そのうち最後のステージの制御モジュールの第1制御信号及び第3制御信号が該第1制御モジュールにフィードバックされ、該第1制御モジュールが第4制御モジュールを生成し、該第4制御信号が別の状態の時、該第2制御モジュールが、該第1制御信号及び該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させ、これら第3制御モジュールは前ステージの制御モジュールを通過した第1制御信号及び前ステージの第3制御信号に基づき、前該前ステージの制御信号の位相に、前ステージの第3制御信号の位相に較べての位相遅延を生成させ、該第4制御信号が別の状態の時、該第1制御信号、該第2制御信号及び該第3制御信号はそれぞれの周波数、パルス幅及び位相を有し、該第1制御モジュールが該第1制御信号を該第2制御モジュールに伝送し、並びに該第1制御信号に順にこれら第3制御モジュールを通過させ、該第1制御モジュールにフィードバックされる最後のステージの制御モジュールの第3制御信号に基づき、該第2制御モジュール及びこれら第3制御モジュールの総数量を判定することを特徴とする、協動回路としている。
請求項7の発明は、請求項1記載の協動回路において、該第1制御信号の周波数は該第2制御信号の周波数に、これらイネーブルされた協動制御モジュールの数量の総和を乗じたものに等しく、且つ該第1制御信号のパルス幅は、該第2制御信号のパルス幅を該第1制御信号の周期で除算した余数とされることを特徴とする、協動回路としている。
請求項8の発明は、請求項1記載の協動回路において、該第2制御信号の上縁がトリガされた後、該第3制御信号は該第1制御信号の次の信号上縁にトリガされ高準位となり、該第2制御信号の下縁がトリガされた後、該第3制御信号は該第1制御信号の次の信号下縁にトリガされて高準位となることを特徴とする、協動回路としている。
請求項9の発明は、請求項2記載の協動回路において、該第2制御信号の上縁がトリガされた後、各該第3制御信号は該第1制御信号の次の信号上縁にトリガされ高準位となり、該第2制御信号の下縁がトリガされた後、該第3制御信号は該第1制御信号の次の信号下縁にトリガされて高準位とされることを特徴とする、協動回路としている。
請求項10の発明は、請求項3記載の協動回路において、該第2制御信号の上縁がトリガされた後、各該第3制御信号は該第1制御信号の次の信号上縁にトリガされ高準位となり、該第2制御信号の下縁がトリガされた後、該第3制御信号は該第1制御信号の次の信号下縁にトリガされて高準位とされることを特徴とする、協動回路としている。
請求項11の発明は、請求項1記載の協動回路において、該第1制御信号の下縁がトリガされ且つ該第2制御信号が高準位とされる時、該第3制御信号は該第1制御信号の次の信号上縁にトリガされ高準位となり、該第1制御信号の上縁がトリガされ且つ該第2制御信号が低準位とされる時、該第3制御信号は該第1制御信号の次の信号下縁にトリガされて低準位とされることを特徴とする、協動回路としている。
請求項12の発明は、請求項2記載の協動回路において、該第1制御信号の下縁がトリガされ且つ前ステージの制御信号が高準位とされる時、現ステージの制御モジュールの第3制御信号が該第1制御信号の次の信号上縁にトリガされて高準位となり、該第1制御信号の上縁がトリガされ且つ前ステージの制御信号が低準位とされる時、現ステージの制御モジュールの第3制御信号が該第1制御信号の次の信号下縁にトリガされて低準位となることを特徴とする、協動回路としている。
請求項13の発明は、請求項3記載の協動回路において、該第1制御信号の下縁がトリガされ且つ前ステージの制御信号が高準位とされる時、現ステージの制御モジュールの第3制御信号が該第1制御信号の次の信号上縁にトリガされて高準位となり、該第1制御信号の上縁がトリガされ且つ前ステージの制御信号が低準位とされる時、現ステージの制御モジュールの第3制御信号が該第1制御信号の次の信号下縁にトリガされて低準位となることを特徴とする、協動回路としている。
請求項14の発明は、協動回路において、
第1制御モジュールであって、第1制御信号と第2制御信号及び第5制御信号を生成し、該第5制御信号は該第2制御信号のパルス幅と周波数データを包含し、且つ該第1制御信号の周波数とパルス幅は該該第2制御信号の周波数とパルス幅により決定される、上記第1制御モジュールと、
第2制御モジュールであって、該第1制御モジュールに接続されて該第1制御信号と該第2制御信号を受け取り、並びに該第1制御信号により該第2制御モジュールがトリガされて、該第5制御信号を受け取り並びに後ステージの制御モジュールの第3制御信号及び第5制御信号を生成する、上記第2制御モジュールと、
を包含し、該第2制御モジュールが、該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
請求項15の発明は、請求項14記載の協動回路において、更に複数の第3制御モジュールを包含し、この第3制御モジュールは、該第1制御信号を受け取り、これら第3制御モジュール中の第1ステージは該第2制御モジュールに接続され並びに該第1制御信号及び該第5制御信号を受け取り、これにより現ステージの制御モジュールの第3制御信号及び第5制御信号を生成し、現ステージの制御モジュールの第5制御信号は、該第3制御信号のパルス幅と周波数データを包含し、その他の第3制御モジュールはいずれも前ステージの第3制御モジュールに接続され、並びに前ステージの第5制御信号及び該第1制御信号を受け取って現ステージの制御モジュールの第3制御信号及び該第2制御信号を受け取り、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させ、これら第3制御モジュールは該第1制御信号及び前ステージの第3制御信号に基づき、現ステージの制御モジュールの第3制御信号の位相に、前ステージの第3制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
本発明は大幅に信号伝送の周波数を低減し、協動回路がどのような周波数で作動する時も、低パワー消耗、低電磁干渉、及び各ステージの回路の作動周波数が同じであるという効果を達成する。
4 第3制御モジュール 5 第3制御モジュール
CLK 第1制御信号 D デューティ−サイクル
T 第2制御信号の周期 DOUT 0 第2制御信号
DOUT 1 第3制御信号 DOUT 2 第3制御信号
DOUT 3 第3制御信号 MODE 第4制御信号
SDOUT 0 第5制御信号 SDOUT 1 第5制御信号
SDOUT 2 第5制御信号 SDOUT 3 第5制御信号
Claims (15)
- 協動回路において、
第1制御モジュールであって、第1制御信号と第2制御信号を生成し、該第1制御信号の周波数とパルス幅は該第2制御信号の周波数とパルス幅により決定される、上記第1制御モジュールと、
第2制御モジュールであって、該第1制御モジュールに接続されて該第1制御信号と該第2制御信号を受け取り、並びに該第1制御信号と該第2制御信号に基づき第3制御信号を生成する、上記第2制御モジュールと、
を包含し、該第2制御モジュールが、該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。 - 請求項1記載の協動回路において、更に複数の第3制御モジュールを包含し、これら第3制御モジュールは、該第1制御信号を受け取り、これら第3制御モジュール中の第1ステージは該第2制御モジュールに接続され並びに該第1制御信号及び該第3制御信号を受け取り、これにより現ステージの制御モジュールの第3制御信号を生成し、その他の第3制御モジュールはいずれも前ステージの第3制御モジュールに接続され、並びに前ステージの第3制御信号及び該第1制御信号を受け取って現ステージの制御モジュールの第3制御信号を生成し、該第2制御モジュールは該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相と較べての位相遅延を発生させ、これら第3制御モジュールは該第1制御信号及び前ステージの第3制御信号に基づき、現ステージの制御モジュールの第3制御信号の位相に、前ステージの第3制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。
- 請求項1記載の協動回路において、更に複数の第3制御モジュールを包含し、これら第3制御モジュール中の第1ステージは該第2制御モジュールに接続され、その他の第3制御モジュールはいずれも前ステージの第3制御モジュールに接続され、該第2制御モジュールは、該第1制御信号に基づき該第1ステージの第3制御モジュールに発送する第1制御信号を生成し、その他の各ステージの第3制御モジュールは前ステージの第3制御モジュールの第1制御信号に基づき、後ステージの第3制御モジュールに発送する第1制御信号を生成し、各ステージの制御モジュールは前ステージの制御モジュールの生成する第1制御信号と該第3制御信号に基づき、現ステージの制御モジュールの制御信号を生成し、該第2制御モジュールは該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相と較べての位相遅延を発生させ、これら第3制御モジュールは前ステージの制御モジュールの生成する第1制御信号及び前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。
- 請求項1記載の協動回路において、該第3制御信号は該第1制御モジュールにフィードバックされ、該第1制御モジュールは第4制御信号を生成し、該第4制御信号がある状態の時、該第2制御モジュールは、該第1制御信号及び該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させ、該第4制御信号が別の状態の時、該第1制御信号、該第2制御信号及び該第3制御信号はそれぞれ各自の周波数、パルス、及び位相を有し、該第1制御モジュールが該第1制御信号及び該第2制御信号を該第2制御モジュールに伝送し、並びに、該第2制御モジュールが該第1制御モジュールにフィードバックする第3制御信号に基づき、該第2制御モジュールの数量を判定することを特徴とする、協動回路。
- 請求項2記載の協動回路において、そのうち最後のステージの制御モジュールの制御信号が該第1制御モジュールにフィードバックされ、該第1制御モジュールが第4制御モジュールを生成し、このモード設定信号がある状態の時、該第2制御モジュールが該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させ、これら第3制御モジュールは該第1制御信号と前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相に較べての位相遅延を発生させ、該第4制御信号が別の状態の時、該第1制御信号、該第2制御信号及び該第3制御信号はそれぞれの周波数、パルス幅及び位相を有し、該第1制御モジュールが該第1制御信号を該第2制御モジュールに伝送し、並びに該第1制御信号が順にこれら第3制御モジュールを通過し、該第1制御モジュールにフィードバックされる最後のステージの制御モジュールの制御信号に基づき、該第2制御モジュール及びこれら第3制御モジュールの総数量を判定することを特徴とする、協動回路。
- 請求項3記載の協動回路において、そのうち最後のステージの制御モジュールの第1制御信号及び第3制御信号が該第1制御モジュールにフィードバックされ、該第1制御モジュールが第4制御モジュールを生成し、該第4制御信号が別の状態の時、該第2制御モジュールが、該第1制御信号及び該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させ、これら第3制御モジュールは前ステージの制御モジュールを通過した第1制御信号及び前ステージの第3制御信号に基づき、前該前ステージの制御信号の位相に、前ステージの第3制御信号の位相に較べての位相遅延を生成させ、該第4制御信号が別の状態の時、該第1制御信号、該第2制御信号及び該第3制御信号はそれぞれの周波数、パルス幅及び位相を有し、該第1制御モジュールが該第1制御信号を該第2制御モジュールに伝送し、並びに該第1制御信号に順にこれら第3制御モジュールを通過させ、該第1制御モジュールにフィードバックされる最後のステージの制御モジュールの第3制御信号に基づき、該第2制御モジュール及びこれら第3制御モジュールの総数量を判定することを特徴とする、協動回路。
- 請求項1記載の協動回路において、該第1制御信号の周波数は該第2制御信号の周波数に、これらイネーブルされた協動制御モジュールの数量の総和を乗じたものに等しく、且つ該第1制御信号のパルス幅は、該第2制御信号のパルス幅を該第1制御信号の周期で除算した余数とされることを特徴とする、協動回路。
- 請求項1記載の協動回路において、該第2制御信号の上縁がトリガされた後、該第3制御信号は該第1制御信号の次の信号上縁にトリガされ高準位となり、該第2制御信号の下縁がトリガされた後、該第3制御信号は該第1制御信号の次の信号下縁にトリガされて高準位となることを特徴とする、協動回路。
- 請求項2記載の協動回路において、該第2制御信号の上縁がトリガされた後、各該第3制御信号は該第1制御信号の次の信号上縁にトリガされ高準位となり、該第2制御信号の下縁がトリガされた後、該第3制御信号は該第1制御信号の次の信号下縁にトリガされて高準位とされることを特徴とする、協動回路。
- 請求項3記載の協動回路において、該第2制御信号の上縁がトリガされた後、各該第3制御信号は該第1制御信号の次の信号上縁にトリガされ高準位となり、該第2制御信号の下縁がトリガされた後、該第3制御信号は該第1制御信号の次の信号下縁にトリガされて高準位とされることを特徴とする、協動回路。
- 請求項1記載の協動回路において、該第1制御信号の下縁がトリガされ且つ該第2制御信号が高準位とされる時、該第3制御信号は該第1制御信号の次の信号上縁にトリガされ高準位となり、該第1制御信号の上縁がトリガされ且つ該第2制御信号が低準位とされる時、該第3制御信号は該第1制御信号の次の信号下縁にトリガされて低準位とされることを特徴とする、協動回路。
- 請求項2記載の協動回路において、該第1制御信号の下縁がトリガされ且つ前ステージの制御信号が高準位とされる時、現ステージの制御モジュールの第3制御信号が該第1制御信号の次の信号上縁にトリガされて高準位となり、該第1制御信号の上縁がトリガされ且つ前ステージの制御信号が低準位とされる時、現ステージの制御モジュールの第3制御信号が該第1制御信号の次の信号下縁にトリガされて低準位となることを特徴とする、協動回路。
- 請求項3記載の協動回路において、該第1制御信号の下縁がトリガされ且つ前ステージの制御信号が高準位とされる時、現ステージの制御モジュールの第3制御信号が該第1制御信号の次の信号上縁にトリガされて高準位となり、該第1制御信号の上縁がトリガされ且つ前ステージの制御信号が低準位とされる時、現ステージの制御モジュールの第3制御信号が該第1制御信号の次の信号下縁にトリガされて低準位となることを特徴とする、協動回路。
- 協動回路において、
第1制御モジュールであって、第1制御信号と第2制御信号及び第5制御信号を生成し、該第5制御信号は該第2制御信号のパルス幅と周波数データを包含し、且つ該第1制御信号の周波数とパルス幅は該該第2制御信号の周波数とパルス幅により決定される、上記第1制御モジュールと、
第2制御モジュールであって、該第1制御モジュールに接続されて該第1制御信号と該第2制御信号を受け取り、並びに該第1制御信号により該第2制御モジュールがトリガされて、該第5制御信号を受け取り並びに後ステージの制御モジュールの第3制御信号及び第5制御信号を生成する、上記第2制御モジュールと、
を包含し、該第2制御モジュールが、該第1制御信号と該第2制御信号に基づき、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。 - 請求項14記載の協動回路において、更に複数の第3制御モジュールを包含し、この第3制御モジュールは、該第1制御信号を受け取り、これら第3制御モジュール中の第1ステージは該第2制御モジュールに接続され並びに該第1制御信号及び該第5制御信号を受け取り、これにより現ステージの制御モジュールの第3制御信号及び第5制御信号を生成し、現ステージの制御モジュールの第5制御信号は、該第3制御信号のパルス幅と周波数データを包含し、その他の第3制御モジュールはいずれも前ステージの第3制御モジュールに接続され、並びに前ステージの第5制御信号及び該第1制御信号を受け取って現ステージの制御モジュールの第3制御信号及び該第2制御信号を受け取り、該第3制御信号の位相に、該第2制御信号の位相に較べての位相遅延を発生させ、これら第3制御モジュールは該第1制御信号及び前ステージの第3制御信号に基づき、現ステージの制御モジュールの第3制御信号の位相に、前ステージの第3制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。
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US20050225365A1 (en) * | 2002-02-15 | 2005-10-13 | John Wood | Electronic circuits |
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KR100594258B1 (ko) * | 2004-02-26 | 2006-06-30 | 삼성전자주식회사 | 위상 합성된 출력신호를 이용하여 지터를 줄이는 듀티싸이클 보정 회로 및 그 방법 |
US6980042B2 (en) * | 2004-04-05 | 2005-12-27 | Micron Technology, Inc. | Delay line synchronizer apparatus and method |
KR100733420B1 (ko) * | 2005-06-30 | 2007-06-29 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 장치 |
US7453301B1 (en) * | 2005-08-05 | 2008-11-18 | Xilinx, Inc. | Method of and circuit for phase shifting a clock signal |
KR100705502B1 (ko) | 2005-12-10 | 2007-04-09 | 한국전자통신연구원 | 클록 편차를 제거하는 클록 발생 장치 및 클록 수신 장치 |
KR100752548B1 (ko) * | 2006-01-10 | 2007-08-29 | (주)이앤아이 | 하이브리드 전동기의 제어 장치 및 그 제어 방법 |
DE102007020005B3 (de) * | 2007-04-27 | 2008-10-09 | Texas Instruments Deutschland Gmbh | Integrierte Schaltung zur Takterzeugung für Speicherbausteine |
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JPN6011068719; 湯山俊夫著: 「ディジタルIC回路の設計」 , 19870110, 169〜174頁、182〜184頁, CQ出版株式会社 * |
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