KR101043571B1 - 협동 회로 - Google Patents

협동 회로 Download PDF

Info

Publication number
KR101043571B1
KR101043571B1 KR1020080133324A KR20080133324A KR101043571B1 KR 101043571 B1 KR101043571 B1 KR 101043571B1 KR 1020080133324 A KR1020080133324 A KR 1020080133324A KR 20080133324 A KR20080133324 A KR 20080133324A KR 101043571 B1 KR101043571 B1 KR 101043571B1
Authority
KR
South Korea
Prior art keywords
control signal
control
stage
control module
module
Prior art date
Application number
KR1020080133324A
Other languages
English (en)
Other versions
KR20100025455A (ko
Inventor
푸-양 신
켄-탕 우
Original Assignee
매크로블록 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매크로블록 인코포레이티드 filed Critical 매크로블록 인코포레이티드
Publication of KR20100025455A publication Critical patent/KR20100025455A/ko
Application granted granted Critical
Publication of KR101043571B1 publication Critical patent/KR101043571B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명은 제 1 제어 신호 및 제 2 제어 신호를 생성할 수 있는, 제 1 제어 모듈로서, 제 1 제어 신호의 펄스폭은 제 2 제어 신호의 펄스폭에 의해 결정되는, 상기 제 1 제어 모듈; 및 상기 제 1 제어 모듈에 결합되어 제 1 제어 신호 및 제 2 제어 신호를 수신하고 제 1 제어 신호 및 제 2 제어 신호에 따라서 제 3 제어 신호를 생성하는 제 2 제어 모듈을 포함하고, 제 1 제어 신호 및 제 2 제어 신호에 따라서, 제 2 제어 모듈은 제 3 제어 신호 및 제 2 제어 신호가 위상 지연을 갖는 동일한 주파수 및 동일한 듀티 사이클을 나타내도록 하는, 협동 회로를 개시한다.
Figure R1020080133324
제어 신호, 제어 모듈, 위상 지연, 듀티 사이클

Description

협동 회로{COOPERATION CIRCUIT}
본 발명은 일반적으로 협동 회로(cooperation circuit)에 관한 것이고, 특히 현재-스테이지 제어 신호(present-stage control signal)의 위상 및 이전-스테이지 제어 신호(previous-stage control signal)의 위상 간의 위상 지연과의 협동 회로에 관한 것이다.
대-전류 제어(large-current control)에 현재 사용되고 있는, 협동 회로는 일반적으로 주변 장치용 직렬 인터페이스(serial peripheral interface; SPI) 버스, I2C 버스, SM 버스, 또는 PM 버스를 갖는 내부 스위치들에 의해 제어되는데, 이는 다음과 같은 결점들을 야기한다.
1. 어드레싱(addressing)의 외부 세팅은 I2C 버스, SM 버스 또는 PM 버스에 대해 요구된다. 클럭 주파수는 고-주파수 스위칭(high-frequency switching)용으로 너무 낮다(400kHz보다 작음). 예를 들면, 클럭 주파수는 7-비트 레졸루션(resolution)을 갖는 500-kHz 펄스폭 변조(pulse width modulation; PWM)에 대해 60MHz가 되도록 요구된다.
2. SPI 버스가 외부 어드레싱 없이 링 토폴로지(ring topology)를 사용할 수 있을 지라도, 상술된 낮은 클럭 주파수는 동작과 정합할 수 없다. 게다가, 높은 클럭 주파수 동작은 많은 전력을 소모하고 EMI 및 잡음을 야기한다.
3. 마스터(master)가 듀티(duty), 레졸루션(resolution), 또는 위상 시프트 등과 같은 세팅 데이터를 슬레이브(slave)로 전송할 필요가 있다면, 슬레이브들은 듀티를 카운트하기 위하여 내부 osc/클럭을 가져야만 하는데, 이는 비용과 전력을 더욱 소모하게 한다. 외부 클럭이 사용되면, 이는 높은 전력 소모와 EM 간섭을 야기할 수 있다. 더욱 나쁘게는, 각 IC의 클럭 주파수가 상이하면, 각 IC의 PWM 주파수는 상이하게 된다.
그러므로, 낮은 전력 소모, 낮은 EMI 및 동일한 PWM 주파수를 성취할 수 있는 부가적인 어드레싱 없이 협동 회로를 제공할 필요성이 존재한다.
본 발명의 목적은 소 전력 리플들(small power ripples), 낮은 EMI 및 위상 지연들을 갖는 모듈들 간의 동일한 PWM 주파수를 성취할 수 있는 협동 회로를 제공하는 것이다.
상술한 목적을 성취하기 위하여, 일 실시예에서, 본 발명은, 제 1 제어 신호 및 제 2 제어 신호를 생성할 수 있는 제 1 제어 모듈로서, 제 1 제어 신호의 주파수 및 펄스폭은 제 2 제어 신호의 주파수 및 펄스폭에 의해 결정되는, 상기 제 1 제어 모듈; 제 1 제어 모듈에 결합되어 제 1 제어 신호 및 제 2 제어 신호를 수신하고 제 1 제어 신호 및 제 2 제어 신호에 따라서, 제 3 제어 신호를 생성하는 제 2 제어 모듈을 포함하고; 제 2 제어 모듈은 제 1 제어 신호 및 제 2 제어 신호에 따라서 제 3 제어 신호의 위상 및 제 2 제어 신호의 위상 간에 위상 지연을 야기한다.
본 발명의 바람직한 실시예의 목적들, 원리들 및 장점들이 첨부한 도면들과 상한 설명들을 통해서 쉽게 이해될 것이다.
본 발명은 일반적으로 협동 회로(cooperation circuit)에 관한 것이고, 특히 현재-스테이지 제어 신호(present-stage control signal)의 위상 및 이전-스테이지 제어 신호(previous-stage control signal)의 위상 간의 위상 지연과의 협동 회로에 관한 것이다.
본 발명은 후술되는 바와 같은 바람직한 실시예들로 예시될 수 있다.
도 1은 본 발명의 바람직한 실시예를 따른 협동 회로의 개요도이다. 도 1을 참조하면, 본 발명의 협동 회로(1)는 제 1 제어 모듈(2) 및 제 2 제어 모듈(3)을 포함한다. 제 1 제어 모듈(2)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)를 생성할 수 있다. 제 1 제어 신호(CLK)의 펄스폭은 제 2 제어 신호(DOUT0)의 펄스폭 및 협동 회로 모듈들의 수에 의해 결정된다. 제 2 제어 모듈(3)은 제 1 제어 모듈(2)에 결합되어 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)를 수신하고 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)에 따라서 제 3 제어 신호(DOUT1)를 생성한다. 제 2 제어 모듈(3)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)에 따라서 제 3 제어 신호(DOUT1)의 위상 및 제 2 제어 신호(DOUT0)의 위상 간에 위상 지연을 야기한다. 제 3 제어 신호(DOUT1)의 주파수 및 듀티 사이클(duty cycle)은 제 2 제어 신호(DOUT0)의 주파수 및 듀티 사이클과 동일하다.
일 실시예에서, 사용자의 요구에 따라서, 제 3 제어 신호(DOUT1)는 제 1 제어 모듈(2)로 피드백된다(fed back). 또 다른 실시예에서, 제 1 제어 모듈(2)은 제 4 제어 신호(MODE)를 생성한다. 제 4 제어 신호(MODE)가 한 상태일 때, 제 1 제어 모듈(2)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)를 제 2 제어 모듈(3)에 전송하고 제 2 제어 모듈(3)로부터 제 1 제어 모듈(2)로 제 3 제어 신호(DOUT1)에 따라서 제 2 제어 모듈(3)의 수를 결정한다. 제 4 제어 신호(MODE)가 상기 한 상태에 있을 때, 제 1 제어 모듈(2)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)를 제 2 제어 모듈(3)로 전송하여, 제 2 제어 모듈(3)을 인에이블링(enabling)한다. 제 4 제어 신호(MODE)가 다른 상태에 있을 때, 제 2 제어 모듈(3)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)에 따라서 제 3 제어 신호(DOUT1)의 위상 및 제 2 제어 신호(DOUT0)의 위상 간에 위상 지연을 야기한다. 주파수 및 펄스폭의 계산을 위하여, 제 1 제어 신호(CLK)의 주파수는 제 1 제어 모듈(2)의 수 및 인에이블링된 제 2 제어 모듈들(3)과 승산된 제 2 제어 신호(DOUT0)의 주파수와 바람직하게 동일하다. 제 1 제어 신호(CLK)의 펄스폭은 제 1 제어 신호(CLK)의 사이클에 의해 나누어지는 제 2 제어 신호(DOUT0)의 펄스폭의 나머지와 바람직하게 동일하다.
제 1 제어 모듈(2) 및 제 2 제어 모듈(3)의 트리거링(triggering)을 위하여, 제 2 제어 신호(DOUT0)가 높게되도록 트리거링된 상승 에지(rising edge)가 된 후 제 1 제어 신호(CLK)가 다음 시간 동안 트리거링된 상승 에지일 때 제 3 제어 신호(DOUT1)가 높게 되는 것이 바람직하다; 그렇지 않으면, 제 1 제어 신호(CLK)가 트리거링된 하강 에지(falling edge)가 되고 제 2 제어 신호(DOUT0)가 높게 된 후 제 1 제어 신호(CLK)가 다음 시간 동안 트리거링된 상승 에지일 때 제 3 제어 신호(DOUT1)는 높게된다. 제 2 제어 신호(DOUT0)가 낮게되도록 트리거링된 하강 에지가 된 후 제 1 제어 신호 (CLK)가 다음 시간 동안 트리거링된 하강 에지일 때 제 3 제어 신호(DOUT1)은 낮게된다; 그렇지 않으면, 제 1 제어 신호(CLK)가 트리거링된 하강 에지가 되고 제 2 제어 신호(DOUT0)가 낮게 된 후 제 1 제어 신호(CLK)가 다음 시간 동안 트리거링된 하강 에지일 때 제 3 제어 신호(DOUT1)는 낮게된다. 제어 모듈의 듀티 사이클은 제 2 제어 신호(DOUT0)(또는 제 3 제어 신호 DOUT1)가 높게되도록 트리거링된 상승 에지가 되는 타이밍 및 제 2 제어 신호(DOUT0)(또는 제 3 제어 신호 DOUT1)가 낮게되도록 트리거링된 하강 에지가 되는 타이밍 사이로 규정된다. 그 후, 상세한 트리거 파형은 복수의 제 3 제어 모듈들과 관련하여 설명될 것이다.
도 2는 본 발명의 또 다른 실시예를 따른 협동 회로의 개요도이고 도 3은 도 2의 협동 회로의 트리거 파형이다. 본 실시예에서, 2개의 제 3 제어 모듈들은 본 발명을 예시하기 위하여 추가된다. 즉, 제 1 제어 모듈(2) 및 제 2 제어 모듈(3) 이외에, 제 3 제어 모듈(4) 및 제 3 제어 모듈(5)은 직렬로 제 2 제어 모듈(3)에 접속된다. 제 2 제어 모듈(3), 제 3 제어 모듈(4) 및 제 3 제어 모듈(5)은 동일한 것이 바람직하다. 도 2 및 도 3을 참조하면, 제 1 제어 모듈(2) 및 제 2 제어 모듈(3) 이외에, 본 발명의 협동 회로(1)는 복수의 제 3 제어 모듈들(예를 들면, 제 3 제어 모듈(4) 및 제 3 제어 모듈(5))를 더 포함한다. 제 3 제어 모듈들(4 및 5) 및 제 2 제어 모듈(3) 모두는 제 1 제어 신호(CLK)를 수신한다. 제 3 제어 모듈(4)은 제 2 제어 모듈(3)에 결합되어 제 1 제어 신호(CLK) 및 제 3 제어 신호(DOUT1)를 수신하여, 현재-스테이지 제어 신호(DOUT2)를 생성한다. 제 3 제어 모듈(5)은 이전-스테이지 제 3 제어 모듈(4)에 결합되어 이전-스테이지 제어 신호(DOUT2) 및 제 1 제어 신호(CLK)를 수신하여 현재-스테이지 제어 신호(DOUT3)를 생성한다. 제 2 제어 모듈(3)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)에 따라서 제 3 제어 신호(DOUT1)의 위상 및 제 2 제어 신호(DOUT0)의 위상 간에 위상 지연을 야기한다. 각 제 3 제어 모듈들(예를 들면, 제 3 제어 모듈(4) 및 제 3 제어 모듈(5))은 제 1 제어 신호(CLK) 및 현재-스테이지 제어 신호에 따라서 현재-스테이지 제어 신호의 위상 및 이전-스테이지 제어 신호의 위상 간에 위상 지연을 야기한다. 제 2 제어 신호(DOUT0), 제 3 제어 신호(DOUT1), 제어 신호(DOUT2) 및 제어 신호(DOUT3) 모두는 한 상태에 있다.
사용자의 요구에 따라서, 최종-스테이지(last-stage) 제어 모듈로부터 제어 신호(DOUT3)는 제 1 제어 모듈(2)로 피드백되어 회로는 정상적으로 기능하는지의 여부를 결정한다. 제 1 제어 모듈(2)은 제 4 제어 신호(MODE)를 생성하여 제어 모듈들의 수를 결정하고 제 2 또는 제 3 제어 모듈을 인에이블링하는 것이 바람직하다. 제 4 제어 신호(MODE)가 제어 모듈들의 수를 결정하고 제 2 제어 모듈(3) 또는 제 3 제어 모듈을 인에이블링하기 위한 한 상태에 있을 때, 제 1 제어 모듈(2)은 제 2 제어 신호(DOUT0)가 전송되는 핀(pin)으로부터 파라미터들의 세트(이는 제 2 제어 신호(DOUT0)에 포함될 수 있다)를 전송하여야만 하고 임의의 주파수의 제 1 제어 신호(CLK)를 전송하여 다음 스테이지 제어 모듈(제 2 제어 모듈(3) 또는 제 3 제어 모듈과 같은)을 트리거링하여 파라미터들의 세트를 판독하고 제 3 제어 모듈들을 통과시키도록 한다. 따라서, 제 1 제어 모듈(2)은 피드백 제어 신호(DOUT3)에 따라서 제 2 제어 모듈(3) 및 제 3 제어 모듈의 수를 결정할 수 있고 파라미터들의 세트에 따라서 제 2 제어 모듈(3) 또는 제 3 제어 모듈들(제 3 제어 모듈(4) 또는 제 3 제어 모듈(5)과 같은)을 인에이블링 또는 디스에이블링(disabling)한다.
제 4 신호 신호(MODE)가 다른 상태에 있을 때, 제 2 제어 모듈(3)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)에 따라서 제 3 제어 신호(DOUT1)의 위상 및 제 2 제어 신호(DOUT0)의 위상 간에 위상 지연을 야기한다. 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은) 각각은 제 1 제어 신호(CLK) 및 이전-스테이지 제어 신호에 따른 현재-스테이지 제어 신호의 위상 및 이전-스테이지 제어 신호의 위상 간에 위상 지연을 야기한다. 한편, 제 1 제어 신호(CLK), 제 2 제어 신호(DOUT0) 및 제 3 제어 신호(DOUT1)는 각각의 주파수, 각각의 펄스폭 및 각각의 위상을 나타내는데, 이는 실제 요구에 따라서 사용자에 의해 조정될 수 있다. 또한, 제 1 제어 모듈(2)은 사용자의 요구에 따라서 제 2 제어 모듈(3) 및 인에이블링된 제 3 제어 모듈들의 수(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은)를 결정한다. 주파수 및 펄스폭은 상술된 바와 같이 계산될 수 있다. 바람직하게는, 제 1 제어 신호(CLK)의 주파수는 제 1 제어 모듈(2), 인에이블링된 제 2 제어 모듈(3) 및 인에이블링된 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은)의 수로 나누어지는 제 2 제어 신호(DOUT0)의 주파수와 동일하다. 제 1 제어 신호(CLK)의 펄스폭은 제 1 제어 신호(CLK)의 사이클로 나누어지는 제 2 제어 신호 (DOUT0)의 펄스폭의 나머지와 바람직하게 동일하다. 제 1 제어 모듈(2), 제 2 제어 모듈(3) 및 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은)을 트리거링하기 위한 트리거 파형이 도 3에 도시된다. 이전-스테이지 제어 신호가 높게되도록 트리거링된 상승 에지 다음에, 제 1 제어 신호가 다음 시간 동안 트리거링된 상승 에지가 될 때 현재-스테이지 제어 신호는 높게된다. 이전-스테이지 제어 신호가 낮게되도록 트리거링된 하강 에지 다음에, 제 1 제어 신호가 다음 시간 동안 트리거링되는 하강 에지일 때 현재-스테이지 제어 신호는 낮게된다. 듀티 사이클(D)은 현재-스테이지 제어 신호가 높게되도록 트리거링되는 상승 에지가 되는 타이밍 및 현재-스테이지 제어 신호가 낮게되도록 트리거링되는 하강 에지가 되는 타이밍 사이로 규정된다. 그러므로, 각 제어 모듈들을 위한 제어 신호는 듀티 사이클(D)에 의해 얻어진다.
도 4는 도 2의 협동 회로의 또 다른 트리거 파형이다. 도 4 및 도 2를 참조하면, 제 4 제어 신호(MODE)가 다른 상태에 있을 때, 제 2 제어 모듈(3)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)에 따라서 제 3 제어 신호(DOUT1)의 위상 및 제 2 제어 신호(DOUT0)의 위상 간에 위상 지연을 야기한다. 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은) 각각은 제 1 제어 신호(CLK) 및 이전-스테이지 제어 신호에 따른 현재-스테이지 제어 신호의 위상 및 이전-스테이지 제어 신호의 위상 간에 위상 지연을 야기한다. 한편, 제 1 제어 신호(CLK), 제 2 제어 신호(DOUT0) 및 제 3 제어 신호(DOUT1)는 각각의 주파수, 각각의 펄스폭 및 각각의 위상을 나타내는데, 이는 실제 요구에 따라서 사용자에 의해 조정될 수 있다. 또한, 제 1 제어 모듈(2)은 사용자의 요구에 따라서 제 2 제어 모듈(3) 및 인에이블링된 제 3 제어 모듈들의 수(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은)를 결정한다. 주파수 및 펄스폭은 상술된 바와 같이 계산될 수 있다. 바람직하게는, 제 1 제어 신호(CLK)의 주파수는 제 1 제어 모듈(2), 인에이블링된 제 2 제어 모듈(3) 및 인에이블링된 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은)의 수로 나누어지는 제 2 제어 신호(DOUT0)의 펄스폭과 동일하다. 제 1 제어 신호(CLK)가 트리거되는 하강 에지이고 이전-스테이지 제어 신호가 높을 때, 현재-스테이지 제어 모듈 제어 신호는 제 1 제어 신호(CLK)가 다음 시간 동안 트리거링된 상승 에지일 때 높게될 것이다. 제 1 제어 신호(CLK)가 트리거링된 상승 에지이고 이전-스테이지 제어 신호가 낮을 때, 현재-스테이지 제어 모듈 제어 신호는 제 1 제어 신호가 다음 시간 동안 트리거되는 하강 에지일 때 낮게될 것이다. 듀티 사이클(D)은 현재-스테이지 제어 신호가 높게되도록 트리거링되는 상승 에지가 되는 타이밍 및 현재-스테이지 제어 신호가 낮게되도록 트리거링되는 하강 에지가 되는 타이밍 사이로 규정된다. 그러므로, 각 제어 모듈들을 위한 제어 신호는 듀티 사이클(D)에 의해 얻어질 수 있다.
도 3 및 도 4로부터, 위상 지연은 트리거 파형들이 동일하지 않을지라도 두가지 경우들에서 생성된다는 것이 관찰된다. 그러므로, 당업자는 파형을 손쉽게 수정하여 본 발명의 범위 내에서 위상 지연을 성취한다.
도 5는 본 발명의 또 다른 실시예를 따른 협동 회로의 개요도이다. 도 5를 참조하면, 제 1 제어 신호(CLK)가 제 1 제어 모듈(2)로부터 직접 각각 다른 제어 모듈들로 전송되는 것 이외에도, 제 1 제어 신호(CLK)는 또한 각 제어 모듈들을 통과할 수 있다. 도 5에서, 제 1-스테이지 제 3 제어 모듈(즉, 제 3 제어 모듈(4))은 제 2 제어 모듈(3)에 결합되는 반면, 다른 제 3 제어 모듈(즉, 제 3 제어 모듈(5))은 이전-스테이지 제 3 제어 모듈(즉, 제 3 제어 모듈(4))에 결합된다. 제 2 제어 모듈(3)은 제 1 제어 신호(CLK)에 따라서 제 1-스테이지 제 3 제어 모듈(즉, 제 3 제어 모듈(4))로 전송되는 제 1 제어 신호(CLK)를 생성하는 반면, 다른 제 3 제어 모듈(즉, 제 3 제어 모듈(5)) 각각은 이전-스테이지 제 3 제어 모듈(즉, 제 3 제어 모듈(4))로부터 제 1 제어 신호(CLK)에 따라서 다음-스테이지 제 3 제어 모듈로 전송되는 제 1 제어 신호(CLK)를 생성한다. 제어 모듈들 각각은 이전-스테이지 제어 모듈에 의해 생성된 제 1 제어 신호(CLK) 및 제 3 제어 신호에 따라서 현재-스테이지 제어 신호를 생성한다. 바람직하게는, 최종-스테이지 제어 모듈(즉, 제 3 제어 모듈(5))에 의해 생성된 제 1 제어 신호는 제 1 제어 모듈(2)로 피드백된다. 바람직하게는, 제 2 제어 모듈(3) 및 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은) 각각은 버퍼 회로(buffer circuit)와 같은, 버퍼 유닛(buffer unit)(도시되지 않음)를 포함하여, 제 1 제어 신호(CLK)를 버퍼링하거나 향상시킨다. 그러므로, 제어 모듈들 각각의 제 1 제어 신호(CLK) 및 제 3 제어 신호들의 전송 지연은 다음-스테이지 제어 모듈에 의한 에러 판단을 방지하도록 조정될 수 있다. 제 2 제어 모듈(3)은 제 1 제어 신호(CLK) 및 제 2 제어 신호 (DOUT0)에 따라서 제 3 제어 신호(DOUT1)의 위상 및 제 2 제어 신호(DOUT0)의 위상 간에 위상 지연을 야기한다. 제 3 제어 모듈(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은) 각각은 이전-스테이지 제어 모듈 및 이전-스테이지 제어 신호를 통과하는 제 1 제어 신호(CLK)에 따라서 현재-스테이지 제어 신호의 위상 및 이전-스테이지 제어 신호의 위상 간의 위상 지연을 야기한다. 제 2 제어 신호(DOUT0), 제 3 제어 신호(DOUT1), 제 3 제어 신호(DOUT2) 및 제 3 제어 신호(DOUT3) 모두는 한 상태에 있게 된다.
사용자의 요구에 따라서, 최종-스테이지 제어 모듈의 제어 신호(DOUT3)는 제 1 제어 모듈(2)로 피드백되어 회로가 정상적으로 기능하는지의 여부를 결정한다. 제 1 제어 모듈(2)은 제 4 제어 신호(MODE)를 생성하여 제어 모듈들의 수를 결정하고 제 2 또는 제 3 제어 모듈을 인에이블링한다. 제 4 제어 신호(MODE)가 제어 모 듈들의 수를 결정하고 제 2 제어 모듈(3) 또는 제 3 제어 모듈을 인에이블링하기 위하여 한 상태에 있게 될 때, 제 1 제어 모듈(2)만이 제 2 제어 신호(DOUT0)가 전송되는 핀으로부터 파라미터들의 세트(이는 제 2 제어 신호(DOUT0)에 포함될 수 있다)를 전송하여야만 하고 임의의 주파수의 제 1 제어 신호(CLK)를 전송하여 다음-스테이지 제어 모듈(제 2 제어 모듈(3) 또는 제 3 제어 모듈과 같은)을 트리거링하여 파라미터들의 세트를 판독하고 제 3 제어 모듈들을 통과시키도록 한다. 따라서, 제 1 제어 모듈(2)은 피드백 제어 신호(DOUT3)을 따라서 제 2 제어 모듈(3) 및 제 3 제어 모듈의 수를 결정할 수 있고 파라미터들의 세트에 따라서 제 2 제어 모듈(3) 또는 제 3 제어 모듈들(제 3 제어 모듈(4) 또는 제 3 제어 모듈(5)과 같은)을 인에이블링 또는 디스에이블링할 수 있다.
한편, 제 1 제어 신호(CLK), 제 2 제어 신호(DOUT0) 및 제 3 제어 신호(DOUT1)는 각각의 주파수, 각각의 펄스폭 및 각각의 위상을 나타내는데, 이는 실제 요구에 따라서 사용자에 의해 조정될 수 있다. 제 4 제어 신호(MODE)가 또 다른 상태에 있을 때, 제 2 제어 모듈(3)은 제 1 제어 신호(CLK) 및 제 2 제어 신호(DOUT0)에 따라서 제 3 제어 신호(DOUT1)의 위상 및 제 2 제어 신호(DOUT0)의 위상 간의 위상 지연을 야기한다. 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은) 각각은 이전-스테이지 제어 모듈을 통과하는 제 1 제어 신호(CLK) 및 이전-스테이지 제어 신호에 따라서 현재-스테이지 제어 신호의 위상 및 이전-스테이지 제어 신호의 위상 간에 위상 지연을 야기한다. 제 1 제어 모듈(2)은 사용자의 요구에 따라서 제 2 제어 모듈(3) 및 인에이블링된 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은)의 수를 결정한다. 주파수 및 펄스폭은 상술된 바와 같이 계산될 수 있다. 바람직하게는, 제 1 제어 신호(CLK)의 주파수는 제 1 제어 모듈(2), 인에이블링된 제 2 제어 모듈(3) 및 인에이블링된 제 3 제어 모듈들(제 3 제어 모듈(4) 및 제 3 제어 모듈(5)과 같은)의 수로 나누어지는 제 2 제어 신호(DOUT0)의 주파수와 동일하다. 제어 모듈들의 트리거링에 대해, 도 3 및 도 4와 관련한 설명들을 참조하라. 도 5에서, 제 1 제어 신호(CLK)가 도 2와 비교하여 상이한 방식으로 전송될 지라도, 위상 지연이 또한 생성된다. 그러므로, 당업자는 본 발명의 협동 회로를 사용함으로써, 제 1 제어 신호(CLK)가 전송되는 방법에 대한 어떠한 수정도 본 발명의 범위 내에 있다.
도 6은 본 발명의 또 다른 실시예를 따른 협동 회로의 개요도이다. 도 6 및 도 5를 참조하면, 도 6의 협동 회로는 도 6에서, 제 1 제어 모듈(2)이 제 1 제어 신호(CLK), 제 2 제어 신호(도시되지 않음) 및 제 5 제어 신호(SDOUT0)를 생성하는 것을 제외하면 도 5의 협동 회로와 유사하다. 제 5 제어 신호(SDOUT0)는 제 2 제어 신호의 펄스폭 및 주파수의 정보를 포함한다. 제 1 제어 신호(CLK)의 주파수 및 펄스폭은 제 2 제어 신호의 주파수 및 펄스폭에 의해 결정된다. 제 2 제어 모듈(3)은 제 1 제어 신호(CLK)를 수신하여, 제 2 제어 모듈(3)을 트리거링하여, 제 5 제어 신호(SDOUT0)를 수신하고 다음-스테이지 제어 모듈(4)로 전송될 제 3 제어 신호(도시되지 않음) 및 제 5 제어 신호(SDOUT1)를 생성한다. 제 5 제어 신호(SDOUT2)는 다수의 스테이지들이 존재할 때 유사하게 생성될 수 있다. 최종-스테이지 제어 모듈의 제 5 제어 신호(SDOUT3)는 제 1 제어 모듈(2)로 피드백된다. 제 2 제어 신호 및 제 3 제어 신호들은 이전 실시예에서 제 4 제어 신호(MODE)없이 제어 모듈들에 의해 생성된다. 제 5 제어 신호들(SDOUT0 내지 SDOUT3)이 디지털 제어 신호들이고 제 1 제어 신호(CLK)가 다음-스테이지 제어 모듈을 트리거링하여 신호들을 수신하기 때문에, 위상 지연을 갖는 듀티 사이클(D)은 제 1 제어 신호(CLK)를 상술된 바와 같이 높게/낮게되도록 변조함으로써 다음-스테이지 제어 모듈로 전송될 수 있다. 예를 들면, 듀티 사이클 D=TCLK*n+m이고, 여기서 TCLK는 제 1 제어 신호(CLK)의 사이클이고, "m"은 제 1 제어 신호(CLK)가 높고/낮을 때의 지속기간이고, E는 인에이블링된 제어 모듈들의 수이다. "n" 및 E는 제 5 제어 신호(SDOUT0)상에 전송된다. 제 5 제어 신호(SDOUT0)는 제 1 제어 신호(CLK)의 주파수에 따라서 헤더, 예를 들면, 111111111를 전송함으로써, 다음-스테이지 제어 모듈은 듀티 사이클(D)을 세팅하기 위한 신호를 식별할 수 있도록 한다. 예를 들면, E=4 및 n=3일 때, 01000011이 전송되고, 전자의 4개의 디지트들(digits) 0100은 E=4를 표시하는 반면에, 후자의 4개의 디지트들 0011은 n=3을 표시한다. 다음-스테이지 제어 모듈이 제 1 제어 신호(CLK)를 수신하고 제 1 제어 신호(CLK) 상승 에지가 제 5 제어 신호(SDOUT0)를 트리거링하기 때문에, 현재-스테이지 제어 모듈의 듀티 사이클(D)은 제 1 제어 신호(CLK)의 사이클 만큼 제 2 제어 신호를 뒤로 래깅하고(lags behind)(예를 들면 4개의 제어 모듈들을 취한) 제 1 제어 신호(CLK)의 제 4 하강 에지에서 종료되기 전에 제 1 제어 신호(CLK)의 3개의 사이클들 동안 유지된다. 다음 듀티 사이클(D)은 제 1 제어 신호(CLK)의 사이클의 일정한 위상 지연과 함께, 다음 상승 에지에서 시작된다, 여기서, D=TCLK*n+m이다. 제 2 제어 모듈은 제 1 제어 신호(CLK)의 사이클의 위상 지연과 함께 제 5 제어 신호(SDOUT1) 및 제 5 제어 신호(SDOUT0)를 유지하고, 다음-스테이지 제어 모듈로 그 안의 콘텐트(content)를 전송한다. 다른 제어 신호들은 유사하게 전송될 수 있다. 듀티 사이클은 제어 모듈들의 각 스테이지가 듀티 사이클을 세팅하기 위한 업그레이드된 신호를 수신할 때 업그레이드됨으로써, 위상 지연을 갖는 듀티 사이클은 다음-스테이지 제어 모듈로 전송된다. 이로 인해, 헤더(header) 또는 콘텐트의 코딩(coding)과 같은, 디지털 데이터의 세팅은, 본 발명이 범위 내에서 다양한 방법들에 의해 동일한 목적을 성취하도록 실현될 수 있다. 그러므로, 당업자는 본 발명의 협동 회로를 사용함으로써 위상 지연을 성취하도록 제 5 제어 신호들(SDOUT0 내지 SDOUT3)의 세팅/코팅에 대한 수정을 행할 수 잇다.
이전 실시예들에서, 예들은 단지 예시화하기 위해 제공되지만, 본 발명을 제한하고자 하는 것은 아니다. 회로도들, 트리거 파형들, 제 1 제어 신호 및 다양한 제어 신호들간의 위상 지연들은 사용자에 의해 등가적으로 수정되어 사용자의 요구에 따른 다양한 목적들을 성취한다.
따라서, 본 발명은 낮은 전력 소모, 낮은 EMI 및 동일한 PWM 주파수를 성취할 수 있는 협동 회로를 제공한다. 그러므로, 본 발명은 진보적이고, 유용하며 비-명백하다(non-obvious).
본 발명이 특정한 실시예들과 관련하여 개시되고 도시되었지만, 수반된 원리 들은 당업자에게 명백한 수많은 다른 실시예들에서 사용을 위해 받아들여질 수 있다. 그러므로, 본 발명은 첨부된 청구항들의 범위로만 제한되어야 한다.
도 1은 본 발명의 바람직한 실시예를 따른 협동 회로의 개요도.
도 2는 본 발명의 또 다른 실시예를 따른 협동 회로의 개요도.
도 3은 도 2의 협동 회로의 트리거 파형.
도 4는 도 2의 협동 회로의 또 다른 트리거 파형.
도 5는 본 발명의 또 다른 실시예를 따른 협동 회로의 개요도.
도 6은 본 발명의 또 다른 실시예를 따른 협동 회로의 개요도.

Claims (15)

  1. 협동 회로(cooperation circuit)에 있어서,
    제 1 제어 신호 및 제 2 제어 신호를 생성할 수 있는 제 1 제어 모듈로서, 상기 제 1 제어 신호의 주파수 및 펄스폭은 상기 제 2 제어 신호의 주파수 및 펄스폭에 의해 결정되는, 상기 제 1 제어 모듈; 및
    상기 제 1 제어 모듈에 결합되어 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 수신하고 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라서 제 3 제어 신호를 생성하는 제 2 제어 모듈을 포함하고,
    상기 제 1 제어 신호의 주파수는 인에이블링된(enabled) 협동된 제어 모듈들의 수가 곱해진 상기 제 2 제어 신호의 주파수와 동일하고, 상기 제 1 제어 신호의 펄스폭은 상기 제 1 제어 신호의 사이클로 나누어진 상기 제 2 제어 신호의 펄스폭의 나머지와 동일하고,
    상기 제 2 제어 모듈은 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라서 상기 제 3 제어 신호의 위상 및 상기 제 2 제어 신호의 위상 간에 위상 지연을 야기하는, 협동 회로.
  2. 제 1 항에 있어서,
    상기 제 1 제어 신호를 수신할 수 있는 복수의 제 3 제어 모듈들을 더 포함하고,
    제 1-스테이지 제 3 제어 모듈은 상기 제 2 제어 모듈에 결합되어 상기 제 1 제어 신호 및 상기 제 3 제어 신호를 수신하여 상기 제 1-스테이지 제 3 제어 모듈의 현재-스테이지 제 3 제어 신호를 생성하고,
    다음의 제 3 제어 모듈들은 상기 제 1-스테이지 제 3 제어 모듈에 직렬로 결합되고, 현재-스테이지 제 3 제어 신호들은 이전 제 3 제어 모듈에 의해 생성되는 동안, 다음의 제 3 제어 모듈 각각은 차례로 현재-스테이지 제 3 제어 모듈이 되고,
    상기 현재-스테이지 제 3 제어 모듈은 상기 이전 제 3 제어 모듈로부터의 상기 현재-스테이지 제 3 제어 신호 및 상기 제 1 제어 신호를 수신하고 새로운 현재-스테이지 제 3 제어 신호를 생성하고,
    다음의 제 3 제어 모듈 각각은 상기 이전 제 3 제어 모듈에 의해 생성된 상기 제 3 제어 신호 및 상기 제 1 제어 신호에 따라 상기 현재-스테이지 제 3 제어 신호의 위상 및 상기 이전 제 3 제어 모듈에 의해 생성된 현재-스테이지 제 3 제어 신호의 위상 간의 위상 지연을 야기하는, 협동 회로.
  3. 제 1 항에 있어서,
    다수의 제 3 제어 모듈들을 더 포함하고,
    제 1-스테이지 제 3 제어 모듈은 상기 제 2 제어 모듈에 결합되고 다른 제 3 제어 모듈들은 이전-스테이지 제 3 제어 모듈에 결합되고,
    상기 제 2 제어 모듈은 상기 제 1 제어 신호에 따라서 상기 제 1-스테이지 제 3 제어 모듈로 전송되는 상기 제 1 제어 신호를 생성하고, 상기 다른 제 3 제어 모듈들 각각은 이전-스테이지 제 3 제어 모듈의 제 1 제어 신호에 따라서 다음-스테이지 제 3 제어 모듈로 전송되는 제 1 제어 신호를 생성하고,
    제어 모듈들 각각은 이전-스테이지 제어 모듈에 의해 생성된 상기 제 3 제어 신호 및 상기 제 1 제어 신호에 따라서 현재-스테이지 제 3 제어 신호 및 현재-스테이지 제 1 제어 신호를 생성하고,
    상기 제 2 제어 모듈은 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라서 상기 제 3 제어 신호의 위상 및 상기 제 2 제어 신호의 위상 간에 위상 지연을 야기하고,
    상기 제 3 제어 모듈들 각각은 상기 이전-스테이지 제 3 제어 모듈에 의해 생성된 이전-스테이지 제어 신호 및 제 1 제어 신호에 따라서 상기 현재-스테이지 제 3 제어 신호의 위상 및 이전-스테이지 제 3 제어 신호의 위상 간에 위상 지연을 야기하는, 협동 회로.
  4. 제 1 항에 있어서,
    상기 제 3 제어 신호는 제 4 제어 신호를 생성하는 상기 제 1 제어 모듈로 피드백되고(fed back), 상기 제 2 제어 모듈은 상기 제 4 제어 신호가 한 상태에 있을 때 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라서 상기 제 3 제어 신호의 위상 및 상기 제 2 제어 신호의 위상 간에 위상 지연을 야기하고, 상기 제 1 제어 신호, 상기 제 2 제어 신호, 및 상기 제 3 제어 신호는 각각의 주파수, 각각의 펄스폭, 및 각각의 위상을 나타내어, 상기 제 1 제어 모듈이 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 상기 제 2 제어 모듈로 전송하고 상기 제 4 제어 신호가 다른 상태에 있을 때 상기 제 2 제어 모듈로부터 상기 제 1 제어 모듈로 피드백되는 상기 제 3 제어 신호에 따라서 인에이블링된 제 2 제어 모듈들의 수를 결정하는, 협동 회로.
  5. 제 2 항에 있어서,
    최종-스테이지 제 3 제어 모듈의 최종-스테이지 제어 신호는 제 4 제어 신호를 생성하는 상기 제 1 제어 모듈로 피드백되고, 상기 제 2 제어 모듈은 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라서 상기 제 3 제어 신호의 위상 및 상기 제 2 제어 신호의 위상 간에 위상 지연을 야기하고, 상기 제 3 제어 모듈들은 상기 제 4 제어 신호가 한 상태에 있을 때 상기 제 1 제어 신호 및 이전-스테이지 제어 신호에 따라서 상기 현재-스테이지 제어 신호의 위상 및 상기 이전-스테이지 제어 신호의 위상 간에 위상 지연을 야기하고, 상기 제 1 제어 신호, 상기 제 2 제어 신호, 및 상기 제 3 제어 신호는 각각의 주파수, 각각의 펄스폭, 및 각각의 위상을 나타내어, 상기 제 1 제어 모듈은 상기 제 1 제어 신호를 상기 제 2 제어 모듈로 전송하여 상기 제 3 제어 모듈들 각각을 또한 통과하도록 하고 상기 제 4 제어 신호가 다른 상태에 있을 때 상기 제 1 제어 모듈로 피드백되는 상기 최종-스테이지 제어 신호에 따라서 인에이블링된 제 2 및 제 3 제어 모듈들의 수를 결정하는, 협동 회로.
  6. 제 3 항에 있어서,
    최종-스테이지 제 3 제어 모듈의 상기 제 3 제어 신호 및 상기 제 1 제어 신호는 제 4 제어 신호를 생성하는 상기 제 1 제어 모듈로 피드백되고, 상기 제 2 제어 모듈은 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라서 상기 제 3 제어 신호의 위상 및 상기 제 2 제어 신호의 위상 간에 위상 지연을 야기하고, 상기 제 3 제어 모듈들은 상기 제 4 제어 신호가 한 상태에 있을 때 상기 이전-스테이지 제 3 제어 모듈을 통과하는 상기 제 1 제어 신호 및 상기 이전-스테이지 제 3 제어 신호에 따라서 현재-스테이지 제어 신호의 위상 및 상기 이전-스테이지 제 3 제어 신호의 위상 간에 위상 지연을 야기하고, 상기 제 1 제어 신호, 상기 제 2 제어 신호, 및 상기 제 3 제어 신호는 각각의 주파수, 각각의 펄스폭, 및 각각의 위상을 나타내어, 상기 제 1 제어 모듈은 상기 제 1 제어 신호를 상기 제 2 제어 모듈로 전송하여 상기 제 3 제어 모듈들 각각을 또한 통과하도록 하고 상기 제 4 제어 신호가 다른 상태에 있을 때 상기 최종-스테이지 제 3 제어 모듈로부터 상기 제 1 제어 모듈로 피드백되는 상기 제 3 제어 신호에 따라서 인에이블링된 제 2 및 제 3 제어 모듈들의 수를 결정하는, 협동 회로.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 2 제어 신호가 트리거링된(triggered) 상승 에지(rising edge) 후 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 상승 에지일 때 상기 제 3 제어 신호는 높게 되고, 상기 제 2 제어 신호가 트리거링된 하강 에지(falling edge) 후 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 하강 에지일 때 상기 제 3 제어 신호는 높게 되는, 협동 회로.
  9. 제 2 항에 있어서,
    상기 제 2 제어 신호가 트리거링된 상승 에지 후 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 상승 에지일 때 상기 제 3 제어 신호들 각각은 높게 되고, 상기 제 2 제어 신호가 트리거링된 하강 에지 후 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 하강 에지일 때 상기 제 3 제어 신호들 각각은 높게 되는, 협동 회로.
  10. 제 3 항에 있어서,
    상기 제 2 제어 신호가 트리거링된 상승 에지 후 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 상승 에지일 때 상기 제 3 제어 신호들 각각은 높게 되고, 상기 제 2 제어 신호가 트리거링된 하강 에지 후 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 하강 에지일 때 상기 제 3 제어 신호들 각각은 높게 되는, 협동 회로.
  11. 제 1 항에 있어서,
    상기 제 1 제어 신호가 트리거링된 하강 에지이고 상기 제 2 제어 신호가 높게 되면 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 상승 에지일 때 상기 제 3 제어 신호는 높게 되고, 상기 제 1 제어 신호가 트리거링된 상승 에지이고 상기 제 2 제어 신호가 낮게 되면 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 하강 에지일 때 상기 제 3 제어 신호는 낮게 되는, 협동 회로.
  12. 제 2 항에 있어서,
    상기 제 1 제어 신호가 트리거링된 하강 에지이고 상기 이전 제 3 제어 모듈로부터의 현재-스테이지 제 3 제어 신호가 높게 되면 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 상승 에지일 때 현재-스테이지 제어 모듈의 제 3 제어 신호는 높게 되고, 상기 제 1 제어 신호가 트리거링된 상승 에지이고 상기 이전 제 3 제어 모듈로부터의 현재-스테이지 제 3 제어 신호가 낮게 되면 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 하강 에지일 때 상기 현재-스테이지 제어 모듈의 제 3 제어 신호는 낮게 되는, 협동 회로.
  13. 제 3 항에 있어서,
    상기 제 1 제어 신호가 트리거링된 하강 에지이고 상기 이전 제 3 제어 모듈로부터의 현재-스테이지 제 3 제어 신호가 높게 되면 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 상승 에지일 때 현재-스테이지 제어 모듈의 제 3 제어 신호는 높게 되고, 상기 제 1 제어 신호가 트리거링된 상승 에지이고 상기 이전 제 3 제어 모듈로부터의 현재-스테이지 제 3 제어 신호가 낮게 되면 상기 제 1 제어 신호가 다음 시간 동안 트리거링된 하강 에지일 때 상기 현재-스테이지 제어 모듈의 제 3 제어 신호는 낮게 되는, 협동 회로.
  14. 협동 회로에 있어서,
    제 1 제어 신호, 제 2 제어 신호, 및 상기 제 2 제어 신호의 펄스폭 및 주파수의 정보를 포함하는 제 5 제어 신호를 생성할 수 있는 제 1 제어 모듈로서, 상기 제 1 제어 신호의 주파수 및 펄스폭은 상기 제 2 제어 신호의 주파수 및 펄스폭에 의해 결정되는, 상기 제 1 제어 모듈; 및
    상기 제 1 제어 모듈에 결합되어 상기 제 1 제어 신호가 제 2 제어 모듈을 트리거링한 후 상기 제 1 제어 신호 및 상기 제 5 제어 신호를 수신하고 다음-스테이지 제어 모듈의 제 3 제어 신호 및 상기 제 5 제어 신호를 생성하는, 상기 제 2 제어 모듈을 포함하고,
    상기 제 2 제어 모듈은 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라서 상기 제 3 제어 신호의 위상 및 상기 제 2 제어 신호의 위상 간에 위상 지연을 야기하는, 협동 회로.
  15. 제 14 항에 있어서,
    상기 제 1 제어 신호를 수신할 수 있는, 복수의 제 3 제어 모듈들을 더 포함하고,
    제 1-스테이지 제 3 제어 모듈은 상기 제 2 제어 모듈에 결합되어 상기 제 1 제어 신호 및 상기 제 5 제어 신호를 수신하여 현재-스테이지 제어 모듈의 제 3 제어 신호 및 제 5 제어 신호를 생성하고,
    상기 현재-스테이지 제어 모듈의 제 5 제어 신호는 상기 제 3 제어 신호의 펄스폭 및 주파수의 정보를 포함하고,
    다른 제 3 제어 모듈들은 이전-스테이지 제 3 제어 모듈에 결합되어 상기 이전-스테이지 제 3 제어 모듈로부터 제 5 제어 신호 및 제 1 제어 신호를 수신하여, 현재-스테이지 제 3 제어 모듈의 제 3 제어 신호 및 제 5 제어 신호를 생성하고,
    상기 제 2 제어 모듈은 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라서 상기 제 3 제어 신호의 위상 및 상기 제 2 제어 신호의 위상 간의 위상 지연을 야기하고,
    상기 제 3 제어 모듈들 각각은 상기 제 1 제어 신호 및 이전-스테이지 제 3 제어 신호에 따라서 현재-스테이지 제 3 제어 신호의 위상 및 상기 이전-스테이지 제 3 제어 신호의 위상 간에 위상 지연을 야기하는, 협동 회로.
KR1020080133324A 2008-08-27 2008-12-24 협동 회로 KR101043571B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW097132691 2008-08-27
TW097132691A TW201009586A (en) 2008-08-27 2008-08-27 Coordinated operation circuit

Publications (2)

Publication Number Publication Date
KR20100025455A KR20100025455A (ko) 2010-03-09
KR101043571B1 true KR101043571B1 (ko) 2011-06-23

Family

ID=41055365

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080133324A KR101043571B1 (ko) 2008-08-27 2008-12-24 협동 회로

Country Status (7)

Country Link
US (1) US7816965B2 (ko)
EP (1) EP2163998B1 (ko)
JP (1) JP5489440B2 (ko)
KR (1) KR101043571B1 (ko)
ES (1) ES2398850T3 (ko)
PL (1) PL2163998T3 (ko)
TW (1) TW201009586A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742814B2 (en) 2009-07-15 2014-06-03 Yehuda Binder Sequentially operated modules
US8602833B2 (en) 2009-08-06 2013-12-10 May Patents Ltd. Puzzle with conductive path
US11330714B2 (en) 2011-08-26 2022-05-10 Sphero, Inc. Modular electronic building systems with magnetic interconnections and methods of using the same
US9019718B2 (en) 2011-08-26 2015-04-28 Littlebits Electronics Inc. Modular electronic building systems with magnetic interconnections and methods of using the same
US9597607B2 (en) 2011-08-26 2017-03-21 Littlebits Electronics Inc. Modular electronic building systems with magnetic interconnections and methods of using the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026573A (ko) * 1998-10-21 2000-05-15 윤종용 클럭 주파수 배주 회로
KR20050087286A (ko) * 2004-02-26 2005-08-31 삼성전자주식회사 위상 합성된 출력신호를 이용하여 지터를 줄이는 듀티싸이클 보정 회로 및 그 방법
US20070002641A1 (en) * 2005-06-30 2007-01-04 Hynix Semiconductor Inc. Synchronous semiconductor memory device
KR100705502B1 (ko) 2005-12-10 2007-04-09 한국전자통신연구원 클록 편차를 제거하는 클록 발생 장치 및 클록 수신 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015232B2 (ja) * 1997-07-25 2007-11-28 富士通株式会社 プリスケーラ、分周器及びｐｌｌ回路
JP3566051B2 (ja) * 1997-11-14 2004-09-15 株式会社ルネサステクノロジ 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路
US6023420A (en) * 1998-11-17 2000-02-08 Creare, Inc. Three-phase inverter for small high speed motors
JP2001136059A (ja) * 1999-11-01 2001-05-18 Fujitsu Ltd プリスケーラ及びｐｌｌ回路
IL163526A0 (en) * 2002-02-15 2005-12-18 Multigig Ltd Electronic circuits
US6847239B2 (en) * 2002-04-16 2005-01-25 Research In Motion Limited Frequency divider system
US6744296B1 (en) * 2003-05-05 2004-06-01 Linear Technology Corporation Circuits and methods for accurately setting a phase shift
US6947493B2 (en) * 2003-10-10 2005-09-20 Atmel Corporation Dual phase pulse modulation decoder circuit
US7920601B2 (en) * 2003-12-19 2011-04-05 Gentex Corporation Vehicular communications system having improved serial communication
US7053687B1 (en) * 2004-02-05 2006-05-30 Xilinx, Inc. Binary hysteresis comparator circuits and methods
US6980042B2 (en) * 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7453301B1 (en) * 2005-08-05 2008-11-18 Xilinx, Inc. Method of and circuit for phase shifting a clock signal
KR100752548B1 (ko) * 2006-01-10 2007-08-29 (주)이앤아이 하이브리드 전동기의 제어 장치 및 그 제어 방법
DE102007020005B3 (de) * 2007-04-27 2008-10-09 Texas Instruments Deutschland Gmbh Integrierte Schaltung zur Takterzeugung für Speicherbausteine

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026573A (ko) * 1998-10-21 2000-05-15 윤종용 클럭 주파수 배주 회로
KR20050087286A (ko) * 2004-02-26 2005-08-31 삼성전자주식회사 위상 합성된 출력신호를 이용하여 지터를 줄이는 듀티싸이클 보정 회로 및 그 방법
US20070002641A1 (en) * 2005-06-30 2007-01-04 Hynix Semiconductor Inc. Synchronous semiconductor memory device
KR100705502B1 (ko) 2005-12-10 2007-04-09 한국전자통신연구원 클록 편차를 제거하는 클록 발생 장치 및 클록 수신 장치

Also Published As

Publication number Publication date
TWI371692B (ko) 2012-09-01
KR20100025455A (ko) 2010-03-09
US7816965B2 (en) 2010-10-19
TW201009586A (en) 2010-03-01
EP2163998B1 (en) 2012-12-05
ES2398850T3 (es) 2013-03-22
EP2163998A1 (en) 2010-03-17
PL2163998T3 (pl) 2013-05-31
US20100052757A1 (en) 2010-03-04
JP2010057150A (ja) 2010-03-11
JP5489440B2 (ja) 2014-05-14

Similar Documents

Publication Publication Date Title
KR101043571B1 (ko) 협동 회로
US8023602B2 (en) Serial data communication apparatus and methods of using a single line
US7307558B1 (en) Dual shift register data serializer
US11251706B2 (en) Multiphase switched mode power supply clocking circuits and related methods
US20180039598A1 (en) Triple-data-rate technique for a synchronous link
JPH11250006A (ja) シリアルバス高速化回路
CN110768778B (zh) 一种单线通信电路、通信方法及通信系统
US7489915B2 (en) Squelch circuit and communication apparatus used with the same
JPH0936922A (ja) デジタル信号変調方式
EP1920346A2 (en) Microcontroller waveform generation
CN112292673A (zh) I3c从机接口、具有i3c从机接口的集成电路及用于运行i3c从机接口的方法
CN112951149A (zh) 发光二极管显示驱动电路
CN101677243B (zh) 协同运作电路
CN100422901C (zh) 可编程时钟生成
US7272069B2 (en) Multiple-clock controlled logic signal generating circuit
US7159138B2 (en) Method and apparatus for data transfer between at least two modules interconnected by a serial data bus
US6882206B2 (en) Enabling method to prevent glitches in waveform of arbitrary phase
CN211429283U (zh) 用于选择时钟的系统
JPH10200586A (ja) データ信号伝送方法および半導体装置の信号入力回路
JP3487228B2 (ja) マンチェスタ符号化装置
JP2002190838A (ja) シリアルデータ転送方法および装置
JP2003121506A5 (ko)
US7471117B2 (en) Circuit for detecting maximal frequency of pulse frequency modulation and method thereof
JP2005167590A (ja) 伝送線路
JPH07119818A (ja) リニアソレノイド駆動信号発生装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140402

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150420

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160404

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee