JPH07119818A

JPH07119818A - リニアソレノイド駆動信号発生装置

Info

Publication number: JPH07119818A
Application number: JP27009593A
Authority: JP
Inventors: Masahiro Kawaguchi; 正洋川口; Yasuo Mizuno; 康夫水野; Masayuki Sugiura; 正幸杉浦; Shinichi Matsui; 真一松井; Kenji Suzuki; 研司鈴木
Original assignee: Aisin AW Co Ltd
Current assignee: Aisin AW Co Ltd
Priority date: 1993-10-28
Filing date: 1993-10-28
Publication date: 1995-05-12

Abstract

(57)【要約】（修正有）【目的】高周波妨害をなくし、低コストで、簡単な構
成により、必要なデューティ信号を出力し得る、リニア
ソレノイド駆動信号発生装置を提供する。【構成】フリーランニングカウンタ２１に接続される
第１の比較器２２と、第１のアウトプットコンペアレジ
スタ２３と、前記フリーランニングカウンタに接続され
る第２の比較器２４と、第２のアウトプットコンペアレ
ジスタ２５を含むフリーランニングタイマと、該フリー
ランニングタイマの第１のアウトプットコンペア出力信
号を得る第１のアウトプットコンペア出力手段と、前記
第１のアウトプットコンペア出力信号より位相がずれる
フリーランニングタイマの第２のアウトプットコンペア
出力を得る第２のアウトプットコンペア出力手段と、前
記第１のアウトプットコンペア出力信号と第２のアウト
プットコンペア出力信号がそれぞれ入力され、リニアソ
レノイド駆動信号を出力する排他的論理和回路４１とを
設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、自動変速機の電子制御
装置に用いられるリニアソレノイド駆動信号発生装置に
関するものである。

【０００２】

【従来の技術】従来、自動変速機の電子制御装置に用い
られるリニアソレノイド駆動信号は、パルス信号発生専
用ＬＳＩで発生させるようにしていた。図８はかかる従
来のリニアソレノイド駆動信号発生装置の構成図であ
る。この図に示すように、シングルチップマイクロコン
ピュータ１は８本のデータバス２、１６本のアドレスバ
ス３、２本のコントロールバス４により、パルス信号発
生専用ＬＳＩ５に接続され、シングルチップマイクロコ
ンピュータ１からの制御信号により、パルス信号発生専
用ＬＳＩ５を駆動して、リニアソレノイド駆動回路６に
リニアソレノイド駆動信号を出力し、このリニアソレノ
イド駆動回路６により、リニアソレノイド７を駆動させ
るようにしていた。

【０００３】ここで、リニアソレノイド駆動信号である
パルスの周期Ｔは一定であり（周波数３００Ｈｚ）、そ
のパルスの幅ｗはリニアソレノイドに流す電流に応じて
変える。最小パルス幅は、約１０μｓである。ところ
で、従来、リニアソレノイドの駆動信号を発生させる際
に、デューティ比を極値（１％、９９％）で出力する場
合、極短時間で出力を０−１−０にする必要があるが、
この出力の最小時間は、ソフトで計算させる時間が必要
であり、また、他の処理にも行う必要があるために、Ｃ
ＰＵの内部クロックの最小時間で出力を変更することは
できない。

【０００４】したがって、リニアソレノイドを駆動する
ためのパルス信号を出力するためには、上記したよう
に、シングルチップマイクロコンピュータ１とは別個
に、専用のＬＳＩを設ける必要があった。

【０００５】

【発明が解決しようとする課題】しかしながら、上記し
たように、シングルチップマイクロコンピュータ１とは
別個に、パルス信号発生専用ＬＳＩを用いると、以下の
ような問題があった。（１）シングルチップマイクロコンピュータの外部に、
更に、パルス信号発生専用ＬＳＩが必要なため、コスト
が高くなる。

【０００６】（２）シングルチップマイクロコンピュー
タが、外部のパルス信号発生専用ＬＳＩにアクセスする
ために、プリント基板上に数ＭＨｚの高速信号が伝搬す
るアドレスバス、データバスや、コントロールバスを設
けなければならないため、高周波妨害（ＲＦＩ）対策が
問題になる。（３）プリント基板上に、アドレスバス、データバス、
コントロールバスのパターン形成が必要なため、プリン
ト基板の設計が複雑となる。

【０００７】本発明は、上記問題点を解決するために、
パルス信号発生専用ＬＳＩを設けることなく、シングル
チップマイクロコンピュータ内のフリーランニングタイ
マと、簡単な附属回路を用いて、高周波妨害をなくし、
低コストで、簡単な構成により、必要なデューティ信号
を出力し得る、リニアソレノイド駆動信号発生装置を提
供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために、自動変速機の電子制御装置に用いられる
リニアソレノイド駆動信号発生装置において、シングル
チップコンピュータの内部に設けられ、フリーランニン
グカウンタと、該フリーランニングカウンタに接続され
る第１の比較器と、該第１の比較器に接続される第１の
アウトプットコンペアレジスタと、前記フリーランニン
グカウンタに接続される第２の比較器と、該第２の比較
器に接続される第２のアウトプットコンペアレジスタを
含むフリーランニングタイマと、該フリーランニングタ
イマの第１のアウトプットコンペア出力信号を得る第１
のアウトプットコンペア出力手段と、前記第１のアウト
プットコンペア出力信号より位相がずれるフリーランニ
ングタイマの第２のアウトプットコンペア出力を得る第
２のアウトプットコンペア出力手段と、前記第１のアウ
トプットコンペア出力信号と第２のアウトプットコンペ
ア出力信号がそれぞれ入力され、リニアソレノイド駆動
信号を出力する排他的論理和回路（ＥＸ−ＯＲ）とを設
けるようにしたものである。

【０００９】また、前記第１のアウトプットコンペア出
力手段は、必要とされるリニアソレノイド駆動信号のパ
ルス周波数の１／２の周波数でデューティ比５０％の信
号を出力し、前記第２のアウトプットコンペア出力手段
は、第１のアウトプットコンペア出力信号が「１」に切
り換えられてから目標デューティ比の１パルスの「１」
信号の時間だけずらして「１」信号に切り換えるように
デューティ比５０％の信号を出力するようにしたもので
ある。

【００１０】更に、前記必要とされるリニアソレノイド
駆動信号は３００Ｈｚである。また、前記リニアソレノ
イド駆動信号のパルス周波数は前記第１の第１のアウト
プットコンペアレジスタの値を変えることにより変更可
能である。更に、前記リニアソレノイド駆動信号のパル
ス幅は前記第２のアウトプットコンペアレジスタの値を
変えることにより変更可能である。

【００１１】

【作用及び発明の効果】本発明によれば、例えば、上記
したように、第１のアウトプットコンペア出力信号とし
て、必要とされるリニアソレノイド駆動信号の周波数を
３００Ｈｚとすると、その１／２の１５０Ｈｚでデュー
ティ比５０％の信号を出力する。一方、第２のアウトプ
ットコンペア出力信号として、前記第１の出力信号が
「１」信号に切り換えられてから目標デューティ比の１
パルスの「１」信号の時間だけずらして「１」信号に切
り換えるように、前記１／２の周波数でデューティ比５
０％の信号を出力し、前記第１のアウトプットコンペア
出力信号と、第２のアウトプットコンペア出力信号を排
他的論理和回路により出力する。

【００１２】したがって、従来のようにパルス信号発生
専用ＬＳＩを設ける必要がなく、シングルチップマイク
ロコンピュータ内のフリーランニングタイマと、簡単な
排他的論理和回路を用いて、高周波妨害をなくし、低コ
ストで、簡単な構成により、必要なデューティ信号を出
力することができる。

【００１３】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すリ
ニアソレノイド駆動信号発生装置の概略全体構成図、図
２は各部の出力信号のタイミングチャートである。図１
に示すように、シングルチップマイクロコンピュータ１
０におけるフリーランニングタイマ（ＦＲＴ）２０は、
フリーランニングカウンタ（ＦＲＣ）２１、第１の比較
器Ａ２２、第１のアウトプットコンペアレジスタＡ（Ｏ
ＣＲＡ）２３、第２の比較器Ｂ２４、第２のアウトプッ
トコンペアレジスタＢ（ＯＣＲＢ）２５、コントロール
ロジック回路２７等からなる。詳細は図３において後述
する。

【００１４】そして、コントロールロジック回路２７か
ら第１のアウトプットコンペア出力信号Ａと、この第１
のアウトプットコンペア出力Ａと位相がずれる第２のア
ウトプットコンペア出力信号Ｂを出力し、これらの出力
信号を排他的論理和回路４１に入力し、排他的論理和回
路４１からリニアソレノイド駆動信号Ｃを出力し、リニ
アソレノイド駆動回路４２を駆動して、リニアソレノイ
ドバルブ５０を作動させる。

【００１５】ここで、リニアソレノイドバルブ５０は、
油圧回路のライン圧の細かな制御を行うためのリニアソ
レノイド５１と調圧機構５６からなり、リニアソレノイ
ド５１は、端子部５２、ソレノイドコイル５３、スプー
ル５４、スプールシャフト５５等からなり、調圧機構５
６はコントロールバルブ５７、リターンスプリング５８
等からなる。

【００１６】そこで、上記した各部の出力信号の波形
は、例えば、図２（Ａ）に示すように、アウトプットコ
ンペア出力信号Ａは、ｔ₁時点で立上がり、ｔ₃時点で
立下がるパルスとなり、周期がＴで一定であり、例え
ば、周波数が３００Ｈｚである。また、図２（Ｂ）に示
すように、アウトプットコンペア出力信号Ｂは、ｔ₂時
点で立上がり、ｔ₄時点で立下がるパルスとなり、周期
がＴで一定であり、例えば、周波数が３００Ｈｚとな
る。

【００１７】そして、図２（Ｃ）に示すように、排他的
論理和回路４１の出力信号Ｃはｔ₁時点で立上がり、ｔ
₂時点で立下がるパルスとなり、デューテイ比は、パル
ス幅ｗ₁／パルス間隔ｗ₂となる。そこで、リニアソレ
ノイド５１への通電パルスのデューティ比を変えて、中
間的な吸引力を発生させ、リニアソレノイド５１のスプ
ール５４のストロークをリニアに制御することができ
る。

【００１８】以下、リニアソレノイド駆動信号の発生方
法について詳細に説明する。図３はシングルチップマイ
クロコンピュータにおけるフリーランニングタイマの構
成図、図４はリニアソレノイド駆動信号発生装置の各部
の出力信号のタイミングチャート、図５は電源のオン時
に行うパルス発生のための初期設定フローチャート、図
６は第１のコンペアレジスタＡのコンペアマッチ割込み
処理フローチャート、図７は第２のコンペアレジスタＢ
のコンペアマッチ割込み処理フローチャートである。

【００１９】まず、フリーランニングタイマ（ＦＲＴ）
について説明する。図３に示すように、フリーランニン
グタイマ（ＦＲＴ）２０は、以下のような構成になって
いる。フリーランニングカウンタ（ＦＲＣ）２１は、１
６ビットのリード／ライト可能なアップカウンタであ
り、入力したクロックによりカウントアップされる。入
力するクロックは、タイマコントロールレジスタ（ＴＣ
Ｒ）３０のクロックセレクト「１」、「０」ビット（Ｃ
ＫＳ１，ＣＫＳ０）で選択する。

【００２０】更に、ＦＲＣ２１がオーバーフロー（Ｈ’
ＦＦＦＦ→Ｈ’００００）すると、タイマコントロール
／ステータスレジスタ（ＴＣＳＲ）２９のオーバーフロ
ーフラグ（ＯＶＦ）が「１」にセットされる。また、こ
では、ＦＲＣ２１はコンペアマッチＡによりクリアさ
れ、リセット、又はスタンバイモード時に、Ｈ’０００
０にイニシァライズされる。

【００２１】アウトプットコンペアレジスタＡ，Ｂ（Ｏ
ＣＲＡ，Ｂ）２３，２５は、１６ビットのリード／ライ
ト可能なレジスタであり、それぞれのＯＣＲの内容は、
ＦＲＣ２１の値と常に比較されている。両者が一致する
と、タイマコントロール／ステータスレジスタ（ＴＣＳ
Ｒ）２９のアウトプットコンペアフラグが、「１」にセ
ットされる。

【００２２】更に、ＯＣＲＡ，Ｂ２３，２５の値とＦＲ
Ｃ２１の値が一致した（コンペアマッチ）とき、タイマ
コントロールレジスタ（ＴＣＲ）３０のアウトプットイ
ネーブルビット（ＯＥＡ，Ｂ）が「１」にセットされて
いると、ＴＣＳＲ２９のアウトプットレベルビット（Ｏ
ＬＶＬＡ，Ｂ）で設定した出力レベルの値が、アウトプ
ットコンペア出力端子に、アウトプットコンペア出力Ｆ
ＴＯＡ，ＦＴＯＢが得られる。

【００２３】リセット後、最初のコンペアマッチが起こ
るまでのアウトプットコンペア出力ＦＴＯＡ，ＦＴＯＢ
は「０」である。また、ＯＣＲＡ，Ｂ２３，２５はリセ
ット、又はスタンバイモード時に、Ｈ’ＦＦＦＦにイニ
シアライズされる。インプットキャプチャレジスタ（Ｉ
ＣＲ）２８は、１６ビットのリード専用のレジスタであ
り、インプットキャプチャ信号の立上がり又は立下がり
エッジが検出されると、その時のＦＲＣ２１の値がＩＣ
Ｒ２８に転送される。このとき同時にＴＣＳＲ２９のイ
ンプットキャプチャフラグ（ＩＣＦ）が「１」にセット
される。入力信号のエッジはＴＣＳＲ２９のインプット
エッジセレクトビット（ＩＥＤＧ）により選択できる。

【００２４】タイマコントロールレジスタ（ＴＣＲ）３
０は、８ビットのリード／ライト可能なレジスタであ
り、ＦＲＣ２１の入力クロックの選択、アウトプットコ
ンペア出力の許可及び割込み要求の許可を制御する。Ｔ
ＣＲ３０はリセット又はスタンバイモード時に、Ｈ’０
０にイニシャライズされる。以下各ビットについて述べ
と、ビット７はインプットキャプチャインタラプトイネ
ーブル（ＩＣＩＥ）であり、ＴＣＳＲ２９のＩＣＦが
「１」にセットされた時、ＩＣＦによる割込み要求の許
可又は禁止を選択する。

【００２５】ビット６はアウトプットコンペアインタラ
プトイネーブル（ＯＣＩＥＢ）であり、ＴＣＳＲ２９の
ＯＣＦＢが「１」にセットされたとき、ＯＣＦＢによる
割込み要求（ＯＣＩＢ）の許可又は禁止を選択する。ビ
ット５はアウトプットコンペアインタラプトイネーブル
Ａ（ＯＣＩＥＡ）であり、ＴＣＳＲ２９のＯＣＦＡが
「１」にセットされた時、ＯＣＦＡによる割込み要求
（ＯＣＩＡ）の許可又は禁止を選択する。

【００２６】ビット４はタイマオーバーフローインタラ
プトイネーブル（ＯＶＩＥ）であり、ＴＣＳＲ２９のＯ
ＶＦが「１」にセットされた時、ＯＶＦによる割込み要
求（ＦＯＶＩ）の許可又は禁止を選択する。ビット３は
アウトプットイネーブルＢ（ＯＥＢ）であり、ＦＲＣ２
１の値とＯＣＲＢ２５の値が一致した時、ＴＣＳＲ２９
のＯＬＶＬＢで設定した出力レベルの値を、アウトプッ
トコンペアＢ出力端子に出力するか、又は禁止するかを
選択する。

【００２７】ビット２はアウトプットイネーブルＡ（Ｏ
ＥＡ）であり、ＦＲＣ２１の値とＯＣＲＡ２３の値が一
致した時、ＴＣＳＲ２９のＯＬＶＬＡで設定した出力レ
ベルの値をアウトプットコンペアＡ出力端子に出力する
か、又は禁止するかを選択する。ビット１，０はクロッ
クセレクト（ＣＫＳ１，０）であり、ＦＲＣ２１に入力
するクロックを内部クロック３種類φ／４，φ／８，φ
／３２又は外部クロックＦＴＣＩから選択する。外部ク
ロックＦＴＣＩは立上がりエッジでカウントする。

【００２８】タイマコントロール／ステータスレジスタ
（ＴＣＳＲ）２９は、８ビットのリード／ライト可能な
レジスタであり、カウンタクリアの選択、インプットキ
ャプチャ入力エッジの選択、アウトプットコンペア出力
レベルの選択、及び各ステータスの表示をする。また、
ＴＣＳＲ２９はリセット、又はスタンバイモード時に、
Ｈ’００にイニシャライズされる。

【００２９】以下各ビットについて述べると、ビット７
はインプットキャプチャフラグ（ＩＣＦ）であり、イン
プットキャプチャ信号によってＦＲＣ２１の値が、ＩＣ
Ｒ２８に転送されたことを示すステータスフラグであ
る。ビット６はアウトプットコンペアフラグＢ（ＯＣＦ
Ｂ）であり、ＦＲＣ２１とＯＣＲＢ２５の値が一致した
ことを示すステータスフラグである。

【００３０】ビット５はアウトプットコンペアフラグＡ
（ＯＣＦＡ）であり、ＦＲＣ２１とＯＣＲＡ２３の値が
一致したことを示すステータスフラグである。ビット４
はタイマオーバーフロー（ＯＶＦ）であり、ＦＲＣ２１
の値がオーバーフロー（Ｈ’ＦＦＦＦ→Ｈ’０００）し
たことを示すステータスフラグである。

【００３１】ビット３はアウトプットレベルＢ（ＯＬＶ
ＬＢ）であり、コンペアマッチＢにより、コンペアマッ
チＢ出力端子に出力するレベルを選択する。ビット２
は、アウトプットレベルＡ（ＯＬＶＬＡ）であり、コン
ペアマッチＡにより、コンペアマッチＡ出力端子に出力
するレベルを選択する。ビット１は、インプットエッジ
セレクト（ＩＥＤＧ）であり、インプットキャプチャ入
力信号の立上がりエッジ又は立下がりエッジを選択す
る。

【００３２】ビット０はカウンタクリアＡ（ＣＣＬＲ
Ａ）であり、コンペアマッチＡによりＦＲＣ２１の値を
クリアするか、しないかを選択する。なお、図３におい
て、２６はクロック選択回路、２７はコントロールロジ
ック回路、３１はモジュールデータバス、３２は内部デ
ータバスと接続するためのバスインターフェースであ
る。

【００３３】そこで、まず、図５に示すように、電源の
オン時に行うパルス発生のための初期設定を以下のよう
に行う。（１）第１のアウトプットコンペアレジスタＡ（ＯＣＲ
Ａ）のコンペアマッチで、フリーランニングカウンタ
（ＦＲＣ）２１がリセットされるように、フリーランニ
ングタイマ（ＦＲＴ）の動作を設定する（ステップＳ
１）。

【００３４】（２）次に、第１のアウトプットコンペア
レジスタＡ（ＯＣＲＡ）の値Ｅ〔図４の（Ｄ）参照〕を
設定する（ステップＳ２）。（３）次に、第２のアウトプットコンペアレジスタＢ
（ＯＣＲＢ）の値Ｆ〔図４の（Ｄ）参照〕を設定する
（ステップＳ３）。なお、ここでは、自動変速機の油圧
回路のライン圧制御用のリニアソレノイドに使用するた
めに、初期状態でもある値を出力する。

【００３５】（４）次に、第１のアウトプットコンペア
Ａのレベルを設定する。例えば、第１のアウトプットコ
ンペアＡをＬｏｗとすれば、第２のアウトプットコンペ
アＢをＨｉｇｈとする（ステップＳ４）。（５）次に、第２のアウトプットコンペアＢのレベルを
設定する。第１のアウトプットコンペアＡの逆のレベル
とする（ステップＳ５）。

【００３６】（６）次に、フリーランニングカウンタ
（ＦＲＣ）２１をクリアする（ステップＳ６）。また、
第１のアウトプットコンペアレジスタＡ（ＯＣＲＡ）の
コンペアマッチ割込みは図６のように行う。（１）コンペアマッチフラグをクリアする（ステップＳ
１１）。

【００３７】（２）次回のコンペアマッチの時の出力レ
ベルを設定する。これは現在のレベルを反転することに
より行う（ステップＳ１２）。次に、第２のアウトプッ
トコンペアレジスタＢ（ＯＣＲＢ）のコンペアマッチ割
込みは図７のように行う。（１）コンペアマッチフラグをクリアする（ステップＳ
２１）。

【００３８】（２）第２のアウトプットコンペアレジス
タＢ（ＯＣＲＢ）にパルス幅ｗ₁に相当する値を設定す
る（ステップＳ２２）。（３）次回のコンペアマッチの時の出力レベルを設定す
る。これは現在のレベルを反転することにより行う（ス
テップＳ２３）。このようにして、コンペアマッチの割
込みを行う。

【００３９】そこで、リニアソレノイド駆動信号の発生
について図４を用いて説明すると、図４（Ｄ）に示すよ
うに、フリーランニングカウンタ（ＦＲＣ）２１の値
は、「０」（時点ｔ₁₁）から直線的に増加していき、ア
ウトプットコンペアレジスタＡ（ＯＣＲＡ）の値（時点
ｔ₁₃）になる、つまり、コンペアマッチＡでクリアされ
る。これが同様に繰り返され、鋸歯状の波形となる。

【００４０】アウトプットコンペア出力Ａは、図４
（Ａ）に示すように、フリーランニングカウンタ（ＦＲ
Ｃ）２１の値が、「０」（時点ｔ₁₁）で立上がり
「１」、コンペアマッチＡ（時点ｔ₁₃）で立下がり
「０」となる。次の周期のフリーランニングカウンタ
（ＦＲＣ）２１の動作では、立下がり「０」が続き、コ
ンペアマッチＡ（時点ｔ₁₅）で立上がる。つまり、第１
のアウトプットコンペア出力信号として、必要とされる
リニアソレノイド駆動信号の周波数の１／２のデューテ
ィ比５０％の信号を出力する。

【００４１】次に、アウトプットコンペア出力Ｂは、図
４（Ｂ）に示すように、フリーランニングカウンタ（Ｆ
ＲＣ）２１の値が、コンペアレジスタＢの値Ｆ（時点ｔ
₁₂）に至ると立上がり「１」、フリーランニングカウン
タ（ＦＲＣ）２１の値がクリアされて、次のアウトプッ
トコンペアレジスタＢ（ＯＣＲＢ）の値Ｆ（時点ｔ₁₄）
に至ると立下がる「０」。そして、立下がった「０」が
続き、次のアウトプットコンペアレジスタＢ（ＯＣＲ
Ｂ）の値Ｆ（時点ｔ₁₆）に至ると立上がる。

【００４２】すなわち、第２のアウトプットコンペア出
力Ｂ信号として、前記第１の出力信号が「１」信号に切
り換えられてから、目標デューティ比の１パルスの
「１」信号の時間だけずらして「１」信号に切り換える
ように、前記１／２の周波数でデューティ比５０％の信
号を出力する。そこで、上記した第１のアウトプットコ
ンペア出力Ａと、第２のアウトプットコンペア出力Ｂと
を、排他的論理和回路（ＥＲ−ＯＲ）４１の入力端子に
それぞれ入力することにより、図４（Ｃ）に示すよう
に、第１のアウトプットコンペア出力Ａの立上がり（時
点ｔ₁₁）で立上がり「１」、第２のアウトプットコンペ
ア出力Ｂ信号の立上がり（時点ｔ₁₂）で立下がり
「０」、この「０」が続き、第１のアウトプットコンペ
ア出力Ａの立下がり（時点ｔ₁₃）で立上がり「１」、第
２のアウトプットコンペア出力Ｂ信号の立下がり（時点
ｔ₁₄）で立下がり「０」となるパルス幅ｗ₃のリニアソ
レノイド駆動信号を得ることができる。

【００４３】そして、上記したアウトプットコンペア出
力Ａ，Ｂのパルス周波数（パルス幅）は、アウトプット
コンペアレジスタＡ，Ｂの値を変えることにより、変更
することができる。また、上記したリニアソレノイド駆
動信号のパルス幅は、第２のアウトプットコンペアレジ
スタＢの値を変えることにより、変更することができ
る。

【００４４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【図面の簡単な説明】

【図１】本発明の実施例を示すリニアソレノイド駆動信
号発生装置の概略全体構成図である。

【図２】本発明の実施例を示すリニアソレノイド駆動信
号発生装置の各部の出力信号のタイミングチャートであ
る。

【図３】本発明の実施例を示すリニアソレノイド駆動信
号発生装置のマイクロコンピュータのフリーランニング
タイマの全体構成図である。

【図４】本発明の実施例を示すリニアソレノイド駆動信
号発生装置の各部の出力信号のタイミングチャートであ
る。

【図５】本発明の実施例を示すマイクロコンピュータの
フリーランニングタイマの電源のオン時に行うパルス発
生のための初期設定フローチャートである。

【図６】本発明の実施例を示すマイクロコンピュータの
フリーランニングタイマの第１のコンペアレジスタＡの
コンペアマッチ割込み処理フローチャートである。

【図７】本発明の実施例を示すマイクロコンピュータの
フリーランニングタイマの第２のコンペアレジスタＢの
コンペアマッチ割込み処理フローチャートである。

【図８】従来のリニアソレノイド駆動信号発生装置の構
成図である。

【符号の説明】

１０シングルチップマイクロコンピュータ２０フリーランニングタイマ２１フリーランニングカウンタ（ＦＲＣ）２２第１の比較器Ａ２３第１のアウトプットコンペアレジスタＡ（ＯＣ
ＲＡ）２４第２の比較器Ｂ２５第２のアウトプットコンペアレジスタＢ（ＯＣ
ＲＢ）２６クロック選択回路２７コントロールロジック回路２８インプットキャプチャレジスタ（ＩＣＲ）２９タイマコントロール／ステータスレジスタ（Ｔ
ＣＳＲ）３０タイマコントロールレジスタ（ＴＣＲ）３１モジュールデータバス３２バスインターフェース４１排他的論理和回路４２リニアソレノイド駆動回路５０リニアソレノイドバルブ５１リニアソレノイド５２端子部５３ソレノイドコイル５４スプール５５スプールシャフト５６調圧機構５７コントロールバルブ５８リターンスプリング

フロントページの続き (72)発明者松井真一愛知県安城市藤井町高根10番地アイシン・エィ・ダブリュ株式会社内 (72)発明者鈴木研司愛知県安城市藤井町高根10番地アイシン・エィ・ダブリュ株式会社内

Claims

【特許請求の範囲】

【請求項１】自動変速機の電子制御装置に用いられる
リニアソレノイド駆動信号発生装置において、シングル
チップコンピュータの内部に設けられ、フリーランニン
グカウンタと、該フリーランニングカウンタに接続され
る第１の比較器と、該第１の比較器に接続される第１の
アウトプットコンペアレジスタと、前記フリーランニン
グカウンタに接続される第２の比較器と、該第２の比較
器に接続される第２のアウトプットコンペアレジスタを
含むフリーランニングタイマと、該フリーランニングタ
イマの第１のアウトプットコンペア出力信号を得る第１
のアウトプットコンペア出力手段と、前記第１のアウト
プットコンペア出力信号より位相がずれるフリーランニ
ングタイマの第２のアウトプットコンペア出力を得る第
２のアウトプットコンペア出力手段と、前記第１のアウ
トプットコンペア出力信号と第２のアウトプットコンペ
ア出力信号がそれぞれ入力され、リニアソレノイド駆動
信号を出力する排他的論理和回路とを具備することを特
徴とするリニアソレノイド駆動信号発生装置。
【請求項２】前記第１のアウトプットコンペア出力手
段は必要とされるリニアソレノイド駆動信号のパルス周
波数の１／２の周波数でデューティ比５０％の信号を出
力し、前記第２のアウトプットコンペア出力手段は第１
のアウトプットコンペア出力信号が「１」に切り換えら
れてから目標デューティ比の１パルスの「１」信号の時
間だけずらして「１」信号に切り換えるようにデューテ
ィ比５０％の信号を出力することを特徴とする請求項１
記載のリニアソレノイド駆動信号発生装置。
【請求項３】前記必要とされるリニアソレノイド駆動
信号は３００Ｈｚである請求項２記載のリニアソレノイ
ド駆動信号発生装置。
【請求項４】前記リニアソレノイド駆動信号のパルス
周波数は前記第１の第１のアウトプットコンペアレジス
タの値を変えることにより変更可能な請求項１記載のリ
ニアソレノイド駆動信号発生装置。
【請求項５】前記リニアソレノイド駆動信号のパルス
幅は前記第２のアウトプットコンペアレジスタの値を変
えることにより変更可能な請求項１記載のリニアソレノ
イド駆動信号発生装置。