CN100422901C - 可编程时钟生成 - Google Patents

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CN100422901C CNB2005800066366A CN200580006636A CN100422901C CN 100422901 C CN100422901 C CN 100422901C CN B2005800066366 A CNB2005800066366 A CN B2005800066366A CN 200580006636 A CN200580006636 A CN 200580006636A CN 100422901 C CN100422901 C CN 100422901C
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Abstract

一种机制，用于生成集成电路或其中一部分的时钟信号，使得其频率能够被安全地连续地改变(即，通过频率渐变)，而不会在时钟输出线上产生乱真信号或干扰。一种根据典型实施例的电子设备包括具有两个输入信号的多路复用器(10)，第二个信号是第一个信号的延迟形式，该第二个信号是通过将输入经由一组普通组合延迟元件(12)馈送给多路复用器(10)而产生的，并且多路复用器输出被经由反相器(14)馈送给输出(外)。该元件还包括D型触发器(16)，该触发器具有编程信号Fk作为其“D”输入，并且来自该D型触发器的两个输出“Q”和“Qn”提供各自的驱动信号给多路复用器(10)。输出信号(Out)相对于输入信号(In)的的延迟取决于编程信号(Fk)的值，该编程信号(Fk)在本地时钟(sync ck)的上升沿被同步。

Description

可编程时钟生成
技术领域
本发明涉及可编程加/减时钟发生器、其制造方法、可编程时钟信号生成方法、以及由这种方法所生成的时钟信号。
背景技术
在很多情况下需要改变集成电路中的工作时钟信号的频率，以便于功率或性能管理。例如，许多半导体设备具有运行和待机工作模式。相对于在运行模式中的功耗，在待机模式中的功耗降低了，从而在设备加电但是空闲的时期增加了效率。在待机模式中减少功耗的一个方法是减少多个必须在设备加电时连续工作的电路的工作频率。这可以通过提供双振荡器频率来实现：较高频率在运行模式中工作期间以全速驱动电路，而较低频率以较低速度驱动电路，由此减少了在待机模式中工作期间电路的功耗。
类似地，通常对计算机、特别对微处理器和微控制器更高的性能需要，已经引发各种进步，包括更高的时钟频率和更简单的指令集。结果，对于所有集成电路来说，时钟速度和频率的控制和灵活性已经变得十分关键。
发明内容
现在我们已经发明一种改进的装置，本发明的目的是提供一种方法和装置，用于生成集成电路或其一部分的时钟信号，以便可以实质上连续地改变其频率(即，通过频率渐变，同时当时钟信号在不同频率之间改变时保持它的连续性)，而不会在时钟输出线上产生任何乱真信号(spurious signal)或干扰(glitch)。
按照本发明，提供了用于生成集成电路的时钟信号的电子设备，该设备包括：用于生成第一频率的第一输出时钟信号的模块；用于依靠可变控制信号来延迟所述第一输出时钟信号的模块，所述可变控制信号被同步到本地时钟信号；和用于生成由所述可变控制信号定义的第二频率的第二输出时钟信号的模块。
本发明扩展为制造如上定义的电子设备的方法、以及依靠如上定义的电子设备所生成的时钟信号。
根据本发明，还提供了一种用于生成集成电路的时钟信号的方法，该方法包括：生成第一频率的第一输出时钟信号；依靠可变控制信号来延迟所述第一输出时钟信号；将所述可变控制信号同步到本地时钟信号；并生成由所述可变控制信号定义的第二频率的第二输出时钟信号。
可以将该电子设备设计成在至少两个频率之间切换，并且用于延迟第一输出时钟信号的模块可以包括双路或多路延迟元件，例如D型触发器等。该延迟元件在优选情况下具有可变控制信号和本地时钟信号作为它的输入。该延迟元件的输出可以作为驱动信号馈送给位于该设备的输入和输出之间的多路复用器等。
本发明可以扩展为生成时钟信号的装置，其包括如上定义的多个电子设备。所述电子设备可以串联在回路中，每个设备具有各自的可变控制信号和输出，其中由振荡器生成的时钟信号的频率可以通过改变各自的电子设备的输出来改变。该振荡器还可以包括加/减FIFO等，用于接收定义了在输出时钟信号的频率中所要求的改变的信号，并用于相应地改变电子设备的输出，以实现输出时钟信号频率中所要求的改变。
根据在此描述的实施例，本发明的这些和其他方面将变得清楚，并参考该实施例来说明本发明的这些和其他方面。
附图说明
现在，将只通过例子的方式并参考附图来描述本发明的实施例，其中：
图1是在根据本发明典型实施例的时钟发生装置中使用的双路延迟元件的示意电路图；
图2是图1的元件的示意电路图，其中为了清楚说明而省略了D型触发器；
图3是说明根据本发明典型实施例的振荡器的拓扑结构的示意框图；
图4是根据本发明典型实施例的振荡器的示意电路图；以及
图5是使用根据本发明典型实施例的装置可获得的时钟波形的图形说明。
具体实施方式
在已知的方案中，时钟生成通常需要参考时钟，该参考时钟然后可以被用于产生频率为参考时钟频率的倍数的时钟信号。然而，这些已知方案的主要缺点在于，只有是参考时钟频率倍数的频率是可利用的，并且标准的解决方案易于在时钟线上引入干扰。
美国专利No.5,808,486描述了一种时钟使能电路，当存在使能信号时，该时钟使能电路生成具有与输入时钟信号相同频率、相同占空比和固定相位关系的输出时钟信号。该电路包括正边沿触发的第一D触发器、负边沿触发的第二D触发器、以及两输入的AND门。该时钟使能电路旨在生成输出时钟信号，使得在使能输出信号改变为逻辑假时，该输出时钟信号以不产生任何干扰的方式返回到它的稳态值，并保留输入时钟的占空比。
美国专利No.6,275,546通常涉及一种切换电路，用于在两个单独的、通常自由运行的、可以具有相同或者不同频率和相位的输入时钟信号之间进行切换，以便产生无干扰的输出时钟信号，该输出时钟信号被同步到输入时钟信号中的一个。
美国专利申请公开No.2003/0074595 A1描述了一种电路，其包含根据输入时钟值生成的动态可变输出时钟值、和作为上升沿对齐使能信号的取样周期输出，维持在取样周期确定和上升沿对齐事件之间的一对一关系，而不管整数值中的动态变化。该电路提供了根据输入时钟基于整数值的动态可变输出时钟，其中该整数可以被连续地修改。
如上所述，本发明旨在提供一种机制，来生成集成电路或者其中一部分的时钟信号，使得其频率可以被安全地连续地改变(即，通过频率渐变)。
参考附图的图1，根据本发明典型实施例的可编程加/减时钟发生器，包括同步双路元件，该同步双路元件在最佳情况下被构造为单个的单元。可以理解，本发明的电路实现是可以改变的，尽管其基本功能没有改变。
在所说明的例子中，所述元件包括具有两个输入信号的多路复用器10，第二个输入信号是第一个输入信号的延迟形式，第二个输入信号是通过将输入经由一组普通组合延迟元件12馈送给多路复用器10而产生的，并且多路复用器的输出被经由反相器14馈送给输出(Out，即“出”)。该元件还包括D型触发器16，该D型触发器具有编程信号(Fk)作为其“D”输入。通常，D型触发器是数字逻辑设备，每当其时钟输入(CP)做出某种转换(即，低到高或者高到低)时，该数字逻辑设备就存储其“D”输入的状态，并且(多个)输出“Q”显示当前存储的值。在这种本发明的典型实施例的情况下，来自D型触发器的两个输出“Q”和“Qn”提供各自的驱动信号给多路复用器10，并且输出信号(Out)相对于输入信号(In，即“入”)的延迟取决于编程信号Fk的值。该信号在本地时钟(sync_ck)的上升沿被进行同步。正是后者这一方面使得该电路能够达到本发明的目的。
参考附图的图2，说明了图1的典型元件，其中省略了同步上升沿触发器16，以便更清楚地阐明该电路的整个操作。因此，如本专业的技术人员将会清楚的那样，根据本发明的电路的基本操作是使用可变控制信号Fk来延迟时钟发生器的输出信号(Out)，其中使用例如包含在图1的电路中的D型触发器16来将该可变控制信号Fk同步到本地时钟。
参考附图的图3，可以通过将多个这样的元件20串联到回路中而创建振荡器，每一个元件具有各自的控制信号F。用于图3中说明的振荡器的驱动电路被示意性地显示在附图的图4中。该驱动电路包括加/减FIFO 22，并且振荡器的频率可以通过改变R1-R9信号上的值而改变。为了改变振荡器的频率，R1-R9信号上的模式必须是这样的，即一次只有一个延迟元件24被重新编程。这可以使用加/减FIFO22来实现，该加/减FIFO 22能够通过简单的逻辑移位使模式0000001变成1111111(反之亦然)。在本典型实施例的情况下，左移增加振荡器频率(“加”信号)而右移减少频率(“减”信号)。
为了保证正确工作和避免问题，有必要使用例如在图4中只说明了一个的D型触发器26来使上述模式与生成的时钟信号(CK)保持同步。正是由于这个原因，在图1的电路中的触发器16是必要的，其中触发器必须位于其各自的延迟元件的邻近以避免竞争(race)。该触发器的存在(或者其等效物)暗含于图2的电路中，并且当使用图1的电路时，该电路应该被包含于振荡器回路的延迟元件中。
本发明的装置允许连续地改变时钟频率而没有任何乱真转换，并且附图的图5中说明了典型的波形，其中说明了相对于将时钟频率从2GHz改变为大约100MHz所执行的测试。对所生成的时钟的频率的控制是相对非常简单的，因为不需要像这样的时钟工作。相反，使用仅两个信号“加”和“减”来实现期望的控制。
因此，本发明提供了一种机制来生成集成电路或者其中一部分的时钟信号，这使得其频率能够被安全地实质上连续地改变(即，通过频率渐变)，而没有任何乱真转换。本发明不要求使用外部振荡器，并且与例如扫描链这样的标准结构测试解决方案兼容。如上面讨论的，根据本发明的装置在为了性能和功率管理而改变频率的系统中找到其应用。
本发明的实施例已经仅通过例子在前面进行了描述，并且本领域的技术人员将会清楚，在不离开由所附权利要求定义的本发明的范围的情况下，可以对所描述的实施例做出多种修改和变化。例如，在图1中所示的并参考图1来描述的典型实施例中，使用D型触发器来配置双路延迟元件。然而，在替换的实施例中，可以采用多路延迟元件。本专业的技术人员将会理解，该振荡器的拓扑结构可以与附图的图3中所说明的不同。本发明工作需要的同步接口可以通过与实施例所说明的同步接口不同的方式来实现，并且可以构想对于图4电路中的加/减FIFO的多种设计。
此外，在权利要求中，置于圆括号之间的任何参考标记将不被解释为限制权利要求。术语“包括”不排除没有在权利要求中列出的元件或步骤的存在。术语“一个”不排除多个的意思。本发明可以依靠包括多种分离元件的硬件、和依靠合适地编程的计算机来实现。在装置权利要求中列举了多个模块，这些模块中的一部分可以通过同一个硬件零件来实施。在相互不同的独立权利要求中细述了多种措施这一事实并不表示这些措施的组合的使用不具有优势。

Claims (8)

1. 一种用于生成集成电路的时钟信号的电子电路，所述电子电路包括串联在构成振荡器的回路中的多个电子元件(24)，每个电子元件包括：
延迟模块，用于使电子元件的时钟输入信号延迟由电子元件的各个可变控制信号(Fk)控制的延迟，所述可变控制信号(Fk)被同步到本地时钟信号(sync_ck)，电子元件的延迟模块的输出耦合到回路中的下一电子元件的输入；以及
用于生成由所述回路中的各个可变控制信号(Fk)定义的第二频率的第二输出时钟信号(Out)的模块。
2. 根据权利要求1所述的电子电路，其中由所述电子电路生成的所述时钟信号的频率能够通过改变各个电子元件(24)的可变控制信号(Fk)来改变。
3. 根据权利要求1或2所述的电子电路，还包括
加/减FIFO(22)，具有用于接收定义了所述输出时钟信号的频率中所要求的改变的信号的输入，并用于相应地改变电子元件(24)的所述可变控制信号(Fk)，以实现输出时钟信号频率中所期望的改变。
4. 根据权利要求1所述的电子电路，其中用于延迟所述第一输出时钟信号的模块(16)包括双路或多路延迟元件。
5. 根据权利要求4所述的电子设备，其中所述延迟元件包括D型触发器(16)，具有耦合用于接收可变控制信号(Fk)的数据输入、耦合用于接收本地时钟信号(sync_ck)的时钟输入和输出，所述D型触发器(16)的输出控制所述延迟。
6. 根据权利要求3或权利要求4所述的电子电路，其中所述延迟元件(16)具有所述可变控制信号(Fk)和所述本地时钟信号(sync_ck)作为其输入。
7. 根据权利要求3或4所述的电子电路，其中所述延迟元件(16)的输出(Q，Qn)被作为驱动信号(S0，S1)馈送给位于所述电子元件的输入(In)和输出(Out)之间的多路复用器(10)。
8. 一种用于生成集成电路的时钟信号的方法，所述方法包括
从串联的电子电路的回路中生成时钟信号，
将可变控制信号同步到本地时钟信号(sync_ck)，以及
在所述可变控制信号(Fk)的控制下延迟至少一个电子元件中的信号。
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