KR0183798B1 - 리모콘의 반송파 발생기 - Google Patents
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Abstract
본 발명은 리모콘의 반송파 발생기에 관해 개시한다. 본 발명은 클럭 신호의 주파수를 분주하는 분주기와 상기 분주기의 출력 신호를 반송파로 전환시키는 다운 카운터부 및 상기 반송파를 래취시키는 토글플립플롭을 구비하는 리모콘의 반송파 발생기에 있어서, 상기 분주기와 상기 다운 카운터부 사이에 연결되며 상기 분주기의 출력 신호의 주파수를 체배시켜서 상기 다운 카운터부로 제공하는 주파수 체배기를 구비함으로써 본 발명에 의한 미로콘의 반송파 발생기를 채용하는 리모콘 송신기의 전력 소모가 감소된다.
Description
제1도는 종래의 리모콘의 반송파(carrier) 발생기(generator)의 블록도.
제2도는 상기 제1도의 클럭 신호의 타이밍도.
제3도는 본 발명의 리모콘의 반송파 발생기의 블록도.
제4도는 상기 제3도의 가장자리 검출기(Edge Detector)의 회로도.
제5도는 상기 제3도의 클럭 신호의 타이밍도.
본 발명은 리모콘의 반송파 발생기에 관한 것으로서, 특히 리모콘 송신기에 이용되는 반송파 발생기에 관한 것이다.
리모콘은 전파를 이용하여 시스템의 작동여부를 제어하는 수단이다. 시스템의 작동여부를 제어하기 위해서 리모콘은 반송파를 이용하여 시스템 제어 데이터를 포함하는 송신부호를 전송한다. 상기 반송파를 생성하기 위해서 리모콘을 제어하는 마이크로콘트롤러(MCU:Micro Controll Unit)는 반송파 발생기를 내장하고 있다. 상기 반송파 발생기는 다양한 반송파를 생성하기 위하여 고주파의 클럭 장치를 분주하는 방법을 사용하게 됨으로써 전력소모가 많게 된다. 이와 같이 전력소모가 많은 리모콘은 제품이 소형화되고 저전력화되는 경향에 비추어볼 때 바람직하지 못하다.
제1도는 종래의 리모콘의 반송파 발생기의 블록도를 나타낸다. 제1도의 구조는 클럭 신호(clock signal)의 상승 가장자리(rising edge) 또는 하강 가장자리(falling edge)에서 동기시키는 카운터(11)와, 상기 카운터(11)에서 출력되는 클럭주파수를 그대로 또는 1/2, 1/4, 1/8로 분주하는 분주기(Prescaler)(13)와, 상기 분주기(13)의 출력주파수를 반송파로 전환시키는 8비트 다운 카운터(down counter)부(15)와, 상기 반송파를 래취(latch)시키는 토글 플립플롭(Toggle Flip-Flop)(17)으로 구성되어 있다. 상기 클럭은 고주파수의 클럭 신호이다.
제2도는 상기 제1도의 클럭 신호의 타이밍도를 나타낸다. F1(클럭)이 분주기(제1도의 13)를 통과함으로 F1의 1/2로 분주된 주파수인 F2를 보여준다.
상술한 종래의 리모콘의 반송파 발생기를 채용하는 리모콘 송신기는 고주파 반송파를 만들기 위해 고주파 오실레이터(oscillator)를 사용하여야하기 때문에 많은 전력을 소모한다. 따라서, 리모콘 송신기에 전력을 공급하는 전지(battery)의 수명을 단축시킨다.
따라서 본 발명의 목적은 전력소모를 감소시키는 리모콘의 반송파 발생기를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 클럭 신호의 주파수를 분주하는 분주기와 상기 분주기의 출력 신호를 반송파로 전환시키는 다운 카운터부 및 상기 반송파를 래취시키는 토글 플립플롭을 구비하는 리모콘의 반송파 발생기에 있어서, 상기 분주기와 상기 다운 카운터부 사이에 연결되며 상기 분주기의 출력 신호의 주파수를 체배시켜서 상기 다운 카운터부로 제공하는 주파수 체배기를 구비하는 것을 특징으로 하는 리모콘의 반송파 발생기를 제공한다.
바람직하기는, 상기 주파수 체배기는 상기 분주기의 출력 신호의 가장자리를 검출하여 상기 출력 신호의 주파수를 2배로 체배시키는 가장자리 검출기이다.
상기 본 발명에 의한 리모콘의 반송파 발생기를 채용하는 리모콘 송신기는 그 전력 소모가 감소된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명의 리모콘의 반송파 발생기의 블록도를 나타낸다. 제3도를 참조하면, 리모콘의 반송파 발생기는 스위치(30), 카운터(31), 분주기(33), 가장자리 검출기(35), 다운 카운터부(37) 및 토글 플립플롭(39)을 구비한다.
카운터(31)는 클럭 신호(CLK)의 펄스를 카운트하기 위하여 제어 신호를 발생하고, 상기 제어 신호가 발생할 때마다 상기 스위치(30)는 턴온(turn-on)되므로 클럭 신호(CLK)는 분주기(33)로 입력된다.
분주기(33)는 클럭 신호(CLK)의 주파수를 분주하여 클럭 신호(F4)로써 출력한다. 예컨대, 분주기(33)는 클럭 신호(CLK)의 주파수를 1, 1/2, 1/4, 1/8 중 한가지 방법으로 선택적으로 분주한다.
가장자리 검출기(35)는 분주기(33)의 출력 신호(F4)의 주파수를 체배한다. 즉, 가장자리 검출기(35)는 분주기(33)의 출력 신호(F4)의 가장자리를 검출하고, 출력 신호(F4)의 전압 레벨이 변환될 때마다 즉, 출력 신호(F4)의 전압 레벨이 논리 '1'에서 논리 '0'으로, 논리 '0'에서 논리 '1'로 변환될 때마다 펄스 신호를 발생함으로써 출력 신호(F4)의 주파수의 2배로 체배된 신호(F5)를 발생한다. 따라서, 가장자리 검출기는 주파수 체배기의 기능을 갖는다. 가장자리 검출기(35)에 대해서는 제4도 및 제5도를 통하여 보다 상세히 설명하기로 한다.
다운 카운터부(37)는 출력 신호(F4)를 반송파로 전환시킨다. 다운 카운터부(37)는 8비트 다운 카운터(37a), 멀티플렉서(37b), 하이 테이터 레지스터(37d) 및 로우(low) 데이터 레지스터(37d)를 구비한다. 로우 데이터 레지스터(37d)는 반송파를 생성하기 위하여 8비트 다운 카운터(37a)의 협대역(low width) 데이터를 가지고 있으며, 보로우(borrow)가 발생시 상기 협대역 데이터를 하이 데이터 레지스터(37c)에 제공한다. 하이(high) 데이터 레지스터(37c)는 반송파를 생성하기 위하여 8비트 다운 카운터(37a)의 광대역(high width) 데이터를 가지고 있으며, 보로우(borrow) 발생시 상기 광대역 데이터와 상기 로우 데이터 레지스터(37d)의 출력을 멀티플렉서(37b)에 제공한다. 멀티플렉서(37b)는 8비트 다운 카운터(37a)의 출력과 하이 데이터 레지스터(37c)의 출력 중 하나를 선택하여 8비트 다운 카운터(37a)에 제공한다.
토글 플립플롭(39)은 상기 8비트 다운 카운터(37a)로부터 출력되는 반송파를 래취시킨다.
제4도는 상기 제3도의 가장자리 검출기(35)의 회로도이다. 제4도를 참조하면, 가장자리 검출기(35)는 분주기(제3도의 33)의 출력단에 연결된 인버터(41) 및 버퍼(43)와, 인버터(41)의 출력과 버퍼(43)의 출력단에 각각 연결된 노아 게이트(NOR Gate) 및 앤드 게이트(AND Gate)(47)와, 상기 노아 게이트(45)와 앤드 게이트(47)의 출력단에 연결된 오아 게이트(OR Gate)(49)로 구성되어있다. 여기서 상기 버퍼(43)는 4개의 인버터를 직렬로 연결하여 구성한다.
제5도는 상기 제4도의 클럭 신호(CLK)의 타이밍도를 나타낸다. 제5도를 참조하여 제4도의 동작을 설명하기로 한다. 클럭 신호(F4)는 인버터(41)와 버퍼(41)로 입력된다. 인버터(41)는 클럭 신호(F4)를 반전시켜서 신호(Fb)로써 출력한다. 버퍼(43)는 클럭 신호(F4)를 소정 시간(t1) 지연시킨 다음 신호(Fd)로써 출력한다. 노아 게이트(45)는 신호들(Fb,Fd)을 입력하고 신호들(Fb,Fd) 중 어느 하나라도 논리 '1'이면 논리 '0'을 출력하고, 신호들(Fb,Fd)이 모두 논리 '0'이면 논리 '1'을 출력한다. 따라서, 제5도에 도시된 바와 같이, 노아 게이트(45)는 제1시간(t1)동안에는 출력 신호(Fnor)로써 소정 시간(t1)의 펄스폭을 갖는 펄스 신호를 발생하고, 제2 시간(t2)동안에는 펄스 신호를 발생하지 않는다. 그 이유는 제1 시간(t1)동안에는 신호들(Fb,Fd)이 모두 논리 '0'이므로 노아 게이트(45)의 출력 신호(Fnor)는 논리 '1'로 되고, 제2시간(t2)동안에는 신호(Fb)가 논리 '1'이므로 노아 게이트(45)의 출력 신호(Fnor)는 논리 '0'으로 되기 때문이다.
앤드 게이트는 신호들(Fb,Fd)을 입력하고 신호들(Fb,Fd) 중 어느 하나라도 논리 '0'이면 논리 '0'을 출력하고, 신호들(Fb,Fd)이 모두 논리 '1'이면 논리 '1'을 출력한다. 그러므로, 제5도에 도시된 바와 같이, 앤드 게이트(47)는 제1 시간(t1)동안에는 펄스 신호를 발생하지 않고, 제2 시간(t2)동안에는 출력 신호(Fand)로써 소정 시간(t2)의 펄스폭을 갖는 펄스 신호를 발생한다. 왜냐하면, 제1 시간(t1)동안에는 신호들(Fb,Fd)이 모두 논리 '0'이므로 앤드 게이트(47)의 출력신호(Fand)는 논리 '0'으로 되고, 제2 시간(t2)동안에는 신호들(Fa,Fb)이 모두 논리 '1'이므로 앤드 게이트(47)의 출력 신호(Fand)는 논리 '1'로 되기 때문이다.
오아 게이트(49)는 노아 게이트(45)와 앤드 게이트(47)로부터 출력되는 신호들(Fnor,Fand) 중 어느 하나라도 논리 '1'이면 논리 '1'을 출력하고, 신호들(Fnor,Fand)이 모두 논리 '0'이면 논리 '0'을 출력한다. 따라서, 오아 게이트(49)로부터 출력되는 신호(F5)는 제5도에 도시된 바와 같이, 클럭 신호(F4)의 전압 레벨이 변환될 때마다 즉, 클럭 신호(F4)가 논리 '0'에서 논리 '1'로, 논리 '1'에서 논리 '0'으로 변환될 때마다 오아 게이트(49)는 펄스 신호들을 발생한다.
이와 같이, 가장자리 검출기(35)는 분주기(33)로부터 출력되는 클럭 신호(F4)의 가장자리를 검출한다. 즉, 가장자리 검출기(35)는 분주기(33)로부터 출력되는 클럭 신호(F4)의 주파수를 2배로 체배한다.
상술한 바와 같이 본 발명에 의한 리모콘의 반송파 발생기는 가장자리 검출기(35)를 사용하여 입력되는 클럭 신호(F4)의 주파수를 체배하여 고주파 신호를 발생하기 때문에 본 발명에 의한 리모콘의 반송파 발생기를 채용하는 시스템은 고주파 신호를 발생하기 위한 고주파 오실레이터를 채용하는 종래의 리모콘 송신기에 비해 전력 소모가 월등히 감소된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (3)
- 클럭 신호의 주파수를 분주하는 분주기와 상기 분주기의 출력 신호를 반송파로 전환시키는 다운 카운터부 및 상기 반송파를 래취시키는 토글 플립플롭을 구비하는 리모콘의 반송파 발생기에 있어서, 상기 분주기와 상기 다운 카운터부 사이에 연결되며 상기 분주기의 출력 신호의 주파수를 체배시켜서 상기 다운 카운터부로 제공하는 주파수 체배기를 구비하는 것을 특징으로 하는 리모콘의 반송파 발생기.
- 제1항에 있어서, 상기 주파수 체배기는 상기 분주기의 출력 신호의 가장자리를 검출하여 상기 출력 신호의 주파수를 2배로 체배시키는 가장자리 검출기인 것을 특징으로 하는 리모콘의 반송파 발생기.
- 제2항에 있어서, 상기 가장자리 검출기는 상기 클럭 신호를 반전시키는 인버터; 상기 클럭 신호를 소정 시간 지연시키는 버퍼; 상기 인버터의 출력과 상기 버퍼의 출력을 부정 논리합하는 노아 게이트; 상기 인버터의 출력과 상기 버퍼의 출력을 논리곱하는 앤드 게이트; 및 상기 노아 게이트의 출력과 상기 앤드 게이트의 출력을 논리합하여 상기 가장자리 검출기의 출력 신호를 발생하는 오아 게이트를 구비하는 것을 특징으로 하는 리모콘의 반송파 발생기.
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| KR1019950066848A KR0183798B1 (ko) | 1995-12-29 | 1995-12-29 | 리모콘의 반송파 발생기 |
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