KR20140068113A - 펄스폭 변조 데이터-세트 코히어런스의 유지 - Google Patents
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Abstract
사용자 또는 시스템 이벤트들과 관계없이 PWM 데이터-세트 코히어런스를 유지하는 다중위상인 주파수 코히어런스 펄스폭 변조(PWM) 신호들이 생성되며, PWM 데이터-세트 코히어런스는 프로세서로부터의 데이터-세트 갱신 동안에 신규 PWM 데이터를 유지하고 전송하기 위한 데이터 버퍼들을 추가함으로써 달성될 수 있다. 데이터 버퍼들로의 데이터-세트 전송이 완료된 후에, 그리고 다음 PWM 사이클이 시작하려고 할 때에, 데이터 버퍼들에 저장된 데이터-세트가 다음 PWM 사이클의 시작을 위한 시간에 액티브 PWM 레지스터들에 전송된다.
Description
본 발명은, 일반적으로 펄스폭 변조(PWM) 신호들의 생성에 관한 것으로, 특히 PWM 데이터-세트 코히어런스(coherency)의 유지에 관한 것이다.
디지털 스위치 모드 파워 서플라이(SMPS) 전력 변환 어플리케이션들이 더욱 정교해짐에 따라, 소정의 어플리케이션에서 이용되는 PWM 출력의 개수는 급속하게 증가하고 있다. 또한, 각각의 PWM 출력 신호를 정의하는 파라미터들이 증가하여, 이제는, 듀티 사이클, 주기, 위상 오프셋, 및 데드-타임을 포함한다. 또한, 이 데이터들의 모두가 갱신될 필요가 있는 비율(rate)도 증가하고 있다. 결과적으로, 매우 많은 개수의 데이터 값들이, 제한된 시간 내에, 계산되어야 하고 또한 프로세서로부터 PWM 주변장치로 전송되어야 한다. 따라서, PWM 신호 데이터 세트를 정의하는 모든 요구되는 데이터가 다음 PWM 사이클이 시작하기 전에 PWM 컨트롤러로 전송되는 것을 보장하는 것이 더욱 어려워지고 있다는 점에서 문제가 존재한다. 만일, 그 데이터가 PWM 사이클 범위를 초과하여 전송되면, PWM 모듈의 행동은 예측불가능하게 될 것이다.
그러므로, 사용자 또는 시스템 이벤트들과 관계없이 PWM 데이터-세트 코히어런스를 유지하는 다중위상(multi-phase)인 주파수 코히어런스 펄스폭 변조(PWM) 신호들을 생성하기 위한 방법이 필요하다.
PWM 데이터-세트 코히어런스는, 본 발명의 교시에 따라서, 디지털 프로세서로부터의 데이터-세트 전송 동안에 신규 PWM 데이터를 유지(hold)하고 전송하는 데이터 버퍼들을 추가함으로써 달성된다. 데이터 버퍼들로의 데이터-세트 전송이 완료된 후에 그리고 다음 PWM 사이클이 시작하려 할때에, 데이터 버퍼들에 저장된 데이터-세트는, 다음 PWM 사이클이 시작을 위한 시간에 액티브 PWM 레지스터들로 전송된다.
플립플롭 및 관련 로직이, 데이터 버퍼들로부터 액티브 PWM 데이터 레지스터들로 PWM 데이터(예를 들면, 주기, 듀티 사이클, 위상 오프셋, 등)의 전송을 제어한다. 플립플롭은 프로세서가 모든 데이터를 전송했을 때에 어플리케이션 소프트웨어에 의해 세트된다. 프로세서가 플립플롭을 세트한 후, 그리고 신규 PWM 사이클의 시작이 개시하려는 때에, 데이터 버퍼들로부터 액티브 PWM 레지스터들로 데이터-세트의 전송을 명령하도록, 플립플롭의 세트 출력이 AND 게이트를 통해 인에이블된다. 일단 실제적 데이터-세트 전송이 완료되면, 플립플롭은 소거된다.
본 발명의 구체적인 실시예에 따르면, 마스터 시간 기반 생성기(300)와 동기화되고 PWM 데이터-세트 코히어런스(coherency)를 유지하는 위상 시프트된 PWM 신호(350)를 생성하기 위한 펄스폭 변조(PWM) 생성기(302)는: 듀티 사이클값을 저장하는 듀티 사이클 레지스터(310); 복수의 클록 펄스들을 생성하는 클록에 결합된 클록 입력을 구비하며 상기 복수의 클록 펄스들의 각각이 수신될 때마다 듀티 사이클 카운트값을 증가시키는 듀티 사이클 카운터(314); 상기 듀티 사이클 레지스터(310)와 상기 듀티 사이클 카운터(314)에 결합된 듀티 사이클 비교기(312)로서, 상기 듀티 사이클 카운트값을 상기 듀티 사이클값과 비교하여, 상기 듀티 사이클 카운트값이 상기 듀티 사이클값보다 작거나 같을 때 PWM 신호(350)를 생성하는 듀티 사이클 비교기(312); 위상 오프셋값을 저장하고 상기 듀티 사이클 카운터(314)에 결합된 위상 오프셋 레지스터(316)로서, PWM 사이클 시작 신호(348)가 마스터 시간 기반 생성기(300)로부터 어서트되면 상기 위상 오프셋값이 상기 듀티 사이클 카운터(314)에 로드되어 신규 듀티 사이클 카운트 값이 되는, 위상 오프셋 레지스터(316); 상기 듀티 사이클 레지스터(310)에 결합된 듀티 사이클 버퍼 레지스터(320)로서, 신규 듀티 사이클값을 저장하는 듀티 사이클 버퍼 레지스터(320); 상기 위상 오프셋 레지스터(316)에 결합된 위상 오프셋 버퍼 레지스터(318)로서, 신규 위상 오프셋값을 저장하는 위상 오프셋 버퍼 레지스터(318); 및 다음 PWM 사이클이 시작하기 직전에 신규 데이터-세트 신호(332)를 생성하기 위한 로직을 포함하고, 상기 신규 데이터-세트 신호(332)가 어서트되면 상기 신규 듀티 사이클값이 상기 듀티 사이클값을 대체하고, 상기 신규 위상 오프셋값이 상기 위상 오프셋값을 대체한다.
본 발명의 또다른 구체적인 실시예에 따르면, 마스터 시간 기반 생성기(300)와 동기화되고 PWM 데이터-세트 코히어런스를 유지하는 복수의 펄스폭 변조(PWM) 신호들(350)을 생성하기 위한 시스템은: 마스터 시간 기반 생성기(300)로서: 마스터 주기값을 저장하는 마스터 주기 레지스터(304); 복수의 클록 펄스들을 생성하는 클록에 결합된 클록 입력단을 구비하며, 상기 복수의 클록 펄스들의 각각이 수신될 때마다 마스터 카운트값을 증가시키는 마스터 주기 카운터(308); 상기 마스터 주기 레지스터(304) 및 상기 마스터 주기 카운터(308)에 결합된 마스터 주기 비교기(306)로서, 상기 마스터 카운트값과 상기 마스터 주기값을 비교하여, 상기 마스터 카운터값이 상기 마스터 주기값과 같거나 클 때 PWM 사이클 시작 신호(348)를 생성하고, 상기 마스터 주기 카운터(308)의 상기 마스터 카운트값을 제로(0)로 리셋시키는 마스터 주기 비교기(306); 를 포함하는 상기 마스터 시간 기반 생성기(300); PWM 사이클 시작 신호(348)와 동기화되고 PWM 데이터-세트 코히어런스를 유지하는 복수의 PWM 신호들(350)을 생성하기 위한 복수의 PWM 생성기들(302)로서: 듀티 사이클값을 저장하는 듀티 사이클 레지스터(310); 상기 클록에 결합된 클록 입력단을 구비하고 상기 복수의 클록 펄스들의 각각이 수신될 때마다 듀티 사이클 카운트값을 증가시키는 듀티 사이클 카운터(314); 상기 듀티 사이클 레지스터(310)와 상기 듀티 사이클 카운터(314)에 결합된 듀티 사이클 비교기(312)로서, 상기 듀티 사이클 카운터값과 상기 듀티 사이클값을 비교하고 상기 듀티 사이클 카운트값이 상기 듀티 사이클값보다 작거나 같으면 위상 오프셋 관련 PWM 신호(350)를 생성하는 듀티 사이클 비교기(312); 위상 오프셋값을 저장하고 상기 듀티 사이클 카운터(314)에 결합된 위상 오프셋 레지스터(316)로서, 상기 PWM 사이클 시작 신호(348)가 상기 마스터 시간 기반 생성기(300)로부터 어서트되면 상기 위상 오프셋값이 상기 듀티 사이클 카운터(314) 내에 로드되어 신규 듀티 사이클 카운트값이 되는, 위상 오프셋 레지스터(316); 상기 듀티 사이클 레지스터에 결합된 듀티 사이클 버퍼 레지스터(320)로서, 신규 듀티 사이클값을 저장하는 상기 듀티 사이클 버퍼 레지스터(320); 상기 위상 오프셋 레지스터(316)에 결합된 위상 오프셋 버퍼 레지스터(318)로서, 신규 위상 오프셋값을 저장하는 위상 오프셋 버퍼 레지스터(318);를 각자가 포함하는 복수의 PWM 생성기들(302); 상기 마스터 주기 레지스터(304)에 결합된 마스터 주기 버퍼 레지스터(322)로서, 신규 마스터 주기값을 저장하는 상기 마스터 주기 버퍼 레지스터(322); 및, 다음 PWM 사이클이 시작하기 직전에 신규 데이터-세트 신호(332)를 생성하기 위한 로직;을 포함하고, 상기 신규 데이터-세트 신호(332)가 어서트되면, 상기 신규 마스터 주기값이 상기 마스터 주기 레지스터(304)의 상기 마스터 주기값을 대체하고, 상기 복수의 PWM 생성기들(302)에서 상기 신규 듀티 사이클값이 상기 듀티 사이클값을 대체하고 또한 상기 신규 위상 오프셋값이 상기 위상 오프셋값을 대체한다.
본 발명의 또다른 구체적인 실시예에 따르면, 마스터 시간 기반 생성기와 동기화되고 PWM 데이터-세트 코히어런스를 유지하는 복수의 펄스폭 변조(PWM) 신호들을 생성하기 위한 방법으로서: 마스터 주기 레지스터(304)의 마스터 주기값을 저장하는 단계; 상기 마스터 주기 카운터(308)에 의해 수신된 각각의 클록 펄스마다 마스터 주기 카운터(308)의 마스터 카운트값을 증가시키는 단계; 마스터 주기 비교기(306)로 상기 마스터 카운트값과 상기 마스터 주기값을 비교하는 단계; 상기 마스터 카운트값이 상기 마스터 주기값보다 크거나 같을 때 PWM 사이클 시작 신호를 생성하고, 그후 상기 마스터 카운트값을 제로(0)로 리셋하는 단계; 복수의 PWM 생성기들(302)을 상기 PWM 사이클 시작 신호와 동기화시키는 단계로서, 상기 복수의 PWM 생성기들(302)의 각각이 상기 PWM 사이클 시작 신호와 동기화되고 PWM 데이터-세트 코히어런스를 유지하는 PWM 신호를 생성하고, 상기 복수의 PWM 생성기들(302)의 각각의 동작은: 듀티 사이클 레지스터(310)에 듀티 사이클값을 저장하고; 상기 듀티 사이클 카운터(314)에 의해 수신된 각각의 클록 펄스마다 듀티 사이클 카운터(314)의 듀티 사이클 카운트값을 증가시키고; 듀티 사이클 비교기(312)로 상기 듀티 사이클 카운트값과 상기 듀티 사이클값을 비교하고; 상기 듀티 사이클 카운트값이 상기 듀티 사이클값보다 작거나 같으면 위상 오프셋 관련 PWM 신호를 생성하고; 위상 오프셋 레지스터(316)에 위상 오프셋값을 저장하고; 상기 PWM 사이클 시작 신호를 수신함에 따라 상기 위상 오프셋값을 상기 듀티 사이클 카운터(314)에 로딩하며, 이 경우, 로딩된 위상 오프셋값은 신규 듀티 사이클 카운트값이 되고; 듀티 사이클 버퍼 레지스터(320)에 신규 듀티 사이클값을 저장하고; 위상 오프셋 버퍼 레지스터(318)에 신규 위상 오프셋값을 저장하는 절차들을 포함하는 단계; 마스터 주기 버퍼 레지스터(322)에 신규 마스터 주기값을 저장하는 단계; 다음 PWM 사이클이 시작하기 직전에 신규 데이터-세트 신호를 생성하는 단계; 상기 신규 데이터-세트 신호가 어서트되면, 상기 복수의 PWM 생성기(302) 각각에서, 상기 듀티 사이클값을 상기 신규 듀티 사이클값으로 대체하고 그리고 상기 위상 오프셋값을 상기 신규 위상 오프셋값으로 대체하는 단계; 및 상기 신규 데이터-세트 신호가 어서트되면, 상기 마스터 주기값을 상기 신규 마스터 주기값으로 대체하는 단계를 포함한다.
본 발명은 다양한 변형물 및 대체 형태가 가능하지만, 본 발명의 구체적이고 예시적인 실시예들이 도면들에 도시되었고 여기에 상세히 설명되었다. 하지만, 여기에서 구체적이고 예시적인 실시예들의 설명은, 본 발명을 여기에 개시된 특정 형태들로 제한하려는 것이 아니며, 오히려 반대로, 본 발명은 첨부된 청구범위에 의해 정의된 모든 변형물들 및 등가물들을 포함해야 한다.
첨부한 도면과 관련된 다음의 상세한 설명을 참조하면, 본 발명을 더욱 완전하게 이해할 수 있을 것이다.
도 1은 전형적인 펄스폭 변조(PWM) 생성기 회로를 도시한다.
도 2는 마스터 시간-기반 생성기(master time-base)를 가지며 각각의 PWM 신호들 사이에 위상 오프셋들을 갖는 동기화된 PWM 신호들의 그룹들을 생성하는 데에 이용된 다중위상 PWM 신호 생성 회로의 도식적인 블록도이다.
도 3은 본 발명의 구체적이고 예시적인 실시예에 따른 데이터 버퍼들 및 관련 제어 로직을 구비하여, PWM 데이터 세트의 변경 동안 그리고 다음 PWM 사이클의 시작을 위한 시간 동안 PWM 데이터-세트 코히어런스를 유지하는, 다중위상 PWM 신호 생성 회로에 대한 도식적인 블록도이다.
도 4는 본 발명의 교시에 따른, 디지털 프로세서와 결합된 도 3의 다중위상 PWM 신호 생성 회로의 도식적인 블록도이다.
도 1은 전형적인 펄스폭 변조(PWM) 생성기 회로를 도시한다.
도 2는 마스터 시간-기반 생성기(master time-base)를 가지며 각각의 PWM 신호들 사이에 위상 오프셋들을 갖는 동기화된 PWM 신호들의 그룹들을 생성하는 데에 이용된 다중위상 PWM 신호 생성 회로의 도식적인 블록도이다.
도 3은 본 발명의 구체적이고 예시적인 실시예에 따른 데이터 버퍼들 및 관련 제어 로직을 구비하여, PWM 데이터 세트의 변경 동안 그리고 다음 PWM 사이클의 시작을 위한 시간 동안 PWM 데이터-세트 코히어런스를 유지하는, 다중위상 PWM 신호 생성 회로에 대한 도식적인 블록도이다.
도 4는 본 발명의 교시에 따른, 디지털 프로세서와 결합된 도 3의 다중위상 PWM 신호 생성 회로의 도식적인 블록도이다.
도면들을 참조하면, 예시적인 실시예들의 상세 내용이 도식적으로 도시되어 있다. 도면들에서 동일 요소들은 동일 번호들로 표시될 것이며, 유사한 요소들은 다른 소문자 첨자를 갖는 동일 번호들로 표시될 것이다.
도 1은, 전형적인 펄스폭 변조(PWM) 생성기 회로를 도시한다. PWM 생성기 회로(101)는 타이머/카운터(102), 주기 레지스터(104), 비교기(106) 및 듀티 사이클 레지스터(108)를 포함한다. 타이머/카운터(102)는, 0으로부터 주기 레지스터(104)에 지정된 값에 도달할 때까지 카운트업하며, 주기 레지스터(104)에 지정된 값은 비교기(106)에 의해 결정된다. 주기 레지스터(104)는 PWM 주기를 결정하는 최대 카운터값을 표시하는 사용자 지정값을 함유한다. 타이머/카운터(102)가 주기 레지스터(104) 값과 일치하면, 타이머/카운터(102)는 비교기(106)로부터의 리셋 신호에 의해 소거되고, 사이클은 반복된다. 듀티 사이클 레지스터(108)는 사용자 지정 듀티 사이클값을 저장한다. PWM 출력 신호(150)는, 타이머/카운터(102) 값이 듀티 사이클 레지스터(108)에 저장된 듀티 사이클 값보다 작을 때마다, 어서트된다(하이(high)로 구동된다). PWM 출력 신호(150)는, 타이머/카운터(102) 값이 듀티 사이클 레지스터(108)에 저장된 듀티 사이클 값보다 같거나 커질 때, 디-어서트(de-assert)된다(로우(low)로 구동된다).
도 2는, 마스터 시간-기반 생성기를 가지며 각각의 PWM 신호들 간의 위상 오프셋들을 갖는 동기화된 PWM 신호들의 그룹들을 생성하기 위해 이용되는 다중위상 PWM 신호 생성 회로의 도식적인 블록도이다. 다중위상 PWM 생성 회로는, 마스터 시간-기반 생성기(200) 및 복수의 PWM 생성기들(101)을 포함한다. 마스터 시간-기반 생성기(200)는, PWM 생성기들(101a~101n)로부터의 각각의 PWM 신호들의 주기를 제어하는, 주기 카운터(202), 주기 레지스터(204) 및 주기 비교기(206)를 포함한다. 각각의 PWM 생성기들(101)은, 각각의 PWM 생성기들(101)로부터의 각자의 PWM 출력 신호의 위상 오프셋을 결정하는 데에 이용되는 위상 오프셋 레지스터(212)를 포함한다. PWM 주기 레지스터(204), 듀티 사이클 레지스터들(108) 및 위상 오프셋 레지스터들(212)은, 각각의 PWM 생성기들(101)을 위해 소망하는 동작 주파수(주기), 듀티 사이클 및 위상 오프셋의 각각을 획득하는 데에 필요한 값들로 프로그램된다. 로컬 듀티 사이클 카운터들(102)은, 주기 비교기(206)로부터의 PWM 사이클 시작 신호(248)에 의해, 마스터 시간-기반 생성기(200)와 동기화된다. 개별적인 PWM 신호 출력들(150)은, 각자의 위상 오프셋 레지스터(212)에 의해 결정되는 위상에 있어서는 서로 다를 수 있지만, 주기 레지스터(204)의 컨텐츠에 의해 결정되는 주파수(주기)에 있어서는 서로 다르지 않다. 듀티 사이클 카운터들(102)로의 클록 입력들은, 도식적 블록도를 간단하게 하기 위해서 도시되지 않았다.
도 3은, 본 발명의 구체적이고 예시적인 실시예에 따른, 데이터 버퍼들 및 관련 제어 로직을 구비하여 PWM 데이터 세트의 변경 동안 그리고 다음 PWM 사이클의 시작을 위한 시간 동안 PWM 데이터-세트 코히어런스를 유지하는 다중위상 PWM 신호 생성 회로의 도식적 블록도이다. 마스터 시간-기반 생성기(300)는, PWM 생성기들(302a~302n)로부터의 각각의 PWM 신호들의 주기를 제어하는, 주기 레지스터(304), 주기 비교기(306), 및 주기 카운터(308)를 포함한다. 주기 버퍼 레지스터(322)는 마스터 시간-기반 생성기(300)에 추가되어 주기 레지스터(304)에 결합된다. 주기 버퍼 레지스터(322)는 PWM 주기를 위해 신규 주기값을 저장하여, 로드(load) 신규 데이터-세트 신호(332)가 위상 오프셋 레지스터(316)의 로드 입력에 어서트되면 그 신규 주기값은 주기 레지스터(304)로 전송된다.
각각의 PWM 생성기 회로들(302)은, 각각의 PWM 생성기들(302)로부터의 각각의 PWM 출력(350)의 위상 오프셋을 결정하는 데에 이용되는 위상 오프셋 레지스터(316)를 포함한다. 듀티 사이클 레지스터들(310) 및 위상-오프셋 레지스터들(316)의 각각은, 각각의 PWM 출력들(350)을 위해 소망하는 듀티 사이클 및 위상-오프셋을 획득하는 데에 필요한 값들로 프로그램된다. 듀티 사이클 카운터들(314)은, 주기 비교기(306)로부터의 PWM 사이클 시작 신호(348)에 의해서 마스터 시간-기반 생성기(300)와 동기화된다. 개별적인 PWM 신호 출력들(150)은, (각각의 위상 오프셋 레지스터(316)에 의해 결정되는) 위상에 있어서는 서로 다를 수 있지만, 주기 레지스터(304)의 컨텐츠들에 의해서 결정되는 주파수(주기)에 있어서는 서로 다르지 않다. 듀티 사이클 버퍼 레지스터(320) 및 위상 오프셋 버퍼 레지스터(318)는, 각각의 PWM 생성기들(302)에 추가되어 듀티 사이클 레지스터(310) 및 위상 오프셋 레지스터(316)에 각각 결합된다. 듀티 사이클 버퍼 레지스터(320)는 PWM 듀티 사이클을 위해 신규 듀티 사이클값을 저장하고, 로드 신규 데이터-세트 신호(332)가 듀티 사이클 레지스터(310)의 로드 입력에 어서트되면 그 신규 듀티 사이클값은 듀티 사이클 레지스터(310)로 전송된다. 위상 오프셋 버퍼 레지스터(318)는 PWM 위상 오프셋을 위한 신규 위상 오프셋값을 저장하고, 로드 신규 데이터-세트 신호(332)가 듀티 사이클 레지스터(310)의 로드 입력에 어서트되면 그 신규 위상 오프셋값은 위상 오프셋 레지스터(316)로 전송된다.
플립플롭(324) 및 관련 로직, 예를 들면, AND 게이트들(326 및 330)과 인버터(328)는, 버퍼 레지스터들(322, 320 및 318)로부터 액티브 PWM 레지스터들(304, 310 및 316) 각각으로의 PWM 데이터-세트(주기, 듀티 사이클, 및 위상 오프셋)의 전송을 제어하는 로드 신규 데이터-세트 신호(332)를 생성하는 데에 이용될 수 있다. 로직 기능들의 다른 조합들이 로드 신규 데이터-세트 신호(332)를 만드는 데에 이용될 수 있고, 디지털 로직 회로들을 설계하는 데에 통상의 기술을 가지고 본 발명의 혜택을 받는 자가 그 방법을 쉽게 이해할 수 있을 것이 예상되며 본 발명의 범위 내에 있다. 버퍼 레지스터들 로드 완료 신호(336)가 로직 로우(low)이면, 플립플롭(324)은 리셋되고, 즉, Q-출력은 로직 로우이고, 로드 신규 데이터-세트 신호(332)는 로직 로우를 유지한다. 버퍼 레지스터들 로드 완료 신호(336)가 버퍼 레지스터들(322, 320 및 318)로 로딩되는 신규 데이터 세트의 완료를 나타내면서 로직 하이(high)이면; 플립플롭(324)은 다음 클록 펄스에서 세트되고, 즉, Q-출력은 로직 하이이지만, 로드 신규 데이터-세트 신호(332)는 로직 로우(low)를 유지한다. 신규 사이클이 시작하려고 할 때까지는 개시 신규 PWM 사이클 신호(334)는 로직 하이로 어서트되지 않을 것이고, 이로써, 개시 신규 PWM 사이클 신호(334)가 어서트되면, AND 게이트(330)는 로드 신규 데이터-세트 신호(332)를 로직 하이로 어서트한다. 로드 신규 데이터-세트 신호(332)가 로직 하이로 진행하면, 신규 PWM 데이터-세트(주기, 듀티 사이클, 및 위상 오프셋)는 버퍼 레지스터들(322, 320 및 318)로부터 액티브 PWM 레지스터들(304, 310 및 316)로 각각 전송되고, 플립플롭(324)은 다음 클록 펄스에서 리셋된다(플립플롭(324)의 D-입력에서 로직 로우임). 개시 신규 PWM 사이클 신호(334)를 언제 어서트할지는, 주기 카운터(308)의 카운트값을 모니터링함으로써 결정될 수 있다. 대안으로, 로드 신규 데이터-세트 신호(332)의 로직 상태는, 신규 PWM 사이클 신호(334)의 어서션(assertion)을 생성하는 데에 이용될 수 있는데, 예를 들면, 주기 레지스터(304), 듀티 사이클 레지스터들(310) 및 위상 오프셋 레지스터들(316)은 버퍼 레지스터들(322, 320, 및 318)에 이용할 수 있는 신규 PWM 데이터-세트가 있을 때와 대체로 같은 시간에 로딩된다. 카운터들(314)로의 클록 입력들은 도식적 블록도를 간략화하기 위해 도시되지 않았다.
도 4는, 본 발명의 교시들에 따른, 디지털 프로세서에 결합된 도 3의 다중위상 PWM 신호 생성 회로의 도식적 블록도이다. 디지털 프로세서 및 메모리(450)는, 버퍼 레지스터들(322, 320 및 318)로 신규 PWM 데이터-세트들을 송신할 수 있고, 데이터-세트 로드 완료 신호(336) 및 개시 신규 PWM 사이클 신호(334)를 생성할 수 있다. 데이터-세트 로드 완료 신호(336) 및 개시 신규 PWM 사이클 신호(334)는, 디지털 프로세서(450)에서 구동하는 어플리케이션 소프트웨어에 의해 초기화될 수 있다. 디지털 프로세서 및 메모리(450)는 신규 PWM 사이클이 시작하려는 시점을 결정하기 위해 마스터 시간-기반 생성기(300)의 상태, 예를 들어 카운터(308)의 주기값을 신호 버스(454)를 통해 모니터링할 수 있다. 클록(452)은, 마스터 시간-기반 생성기(300), 디지털 프로세서 및 메모리(450), 그리고 PWM 생성기들(302)의 클록 입력들을 구동하기 위해 적어도 하나의 클록 출력을 구비할 수 있다. 카운터들(314)로의 클록 입력들은, 도식적 블록도의 간략화를 위해 도시되지 않았다. 디지털 프로세서는, 예를 들면, 마이크로컨트롤러, 마이크로프로세서, 디지털 신호 처리기(DSP) 등일 수 있지만, 이에 한정되는 것은 아니며, 별개의 집적 회로이거나, 상술한 PWM 생성 회로들을 포함하는 동일한 집적 회로의 일부일 수 있다.
본 발명의 실시예들이 본 발명의 예시적인 실시예들을 참조하여 설명되고, 묘사되고 정의되었을지라도, 그러한 참조는 본 발명의 한정을 암시하는 것이 아니며 이러한 한정이 추론되어서도 안된다. 개시된 주제는, 본 발명과 관련된 기술분야에서 통상의 기술을 가진 자 및 본 발명의 이득을 얻는 자에게 있어서, 형태 및 기능에서 다양한 수정물, 대체물 및 등가물이 가능하다. 본 발명의 설명되고 묘사된 실시예들은 단지 예시로서, 본 발명의 범위의 전부가 아니다.
Claims (20)
- 마스터 시간 기반 생성기(300)와 동기화되고 PWM 데이터-세트 코히어런스(coherency)를 유지하는 위상 시프트된 PWM 신호(350)를 생성하기 위한 펄스폭 변조(PWM) 생성기(302)로서:
듀티 사이클값을 저장하는 듀티 사이클 레지스터(310);
복수의 클록 펄스들을 생성하는 클록에 결합된 클록 입력을 구비하며 상기 복수의 클록 펄스들의 각각이 수신될 때마다 듀티 사이클 카운트값을 증가시키는 듀티 사이클 카운터(314);
상기 듀티 사이클 레지스터(310)와 상기 듀티 사이클 카운터(314)에 결합된 듀티 사이클 비교기(312)로서, 상기 듀티 사이클 카운트값을 상기 듀티 사이클값과 비교하여, 상기 듀티 사이클 카운트값이 상기 듀티 사이클값보다 작거나 같을 때 PWM 신호(350)를 생성하는 듀티 사이클 비교기(312);
위상 오프셋값을 저장하고 상기 듀티 사이클 카운터(314)에 결합된 위상 오프셋 레지스터(316)로서, PWM 사이클 시작 신호(348)가 마스터 시간 기반 생성기(300)로부터 어서트되면 상기 위상 오프셋값이 상기 듀티 사이클 카운터(314)에 로드되어 신규 듀티 사이클 카운트 값이 되는, 위상 오프셋 레지스터(316);
상기 듀티 사이클 레지스터(310)에 결합된 듀티 사이클 버퍼 레지스터(320)로서, 신규 듀티 사이클값을 저장하는 듀티 사이클 버퍼 레지스터(320);
상기 위상 오프셋 레지스터(316)에 결합된 위상 오프셋 버퍼 레지스터(318)로서, 신규 위상 오프셋값을 저장하는 위상 오프셋 버퍼 레지스터(318); 및
다음 PWM 사이클이 시작하기 직전에 신규 데이터-세트 신호(332)를 생성하기 위한 로직을 포함하고,
상기 신규 데이터-세트 신호(332)가 어서트되면 상기 신규 듀티 사이클값이 상기 듀티 사이클값을 대체하고, 상기 신규 위상 오프셋값이 상기 위상 오프셋값을 대체하는 펄스폭 변조 생성기. - 제1항에 있어서,
상기 PWM 사이클 시작 신호(348)가 상기 마스터 시간 기반 생성기(300)로부터 어서트되면 상기 신규 데이터-세트 신호(332)가 어서트되는 펄스폭 변조 생성기. - 제1항에 있어서,
상기 신규 데이터-세트 신호(332)를 생성하기 위한 로직은:
제1 및 제2 입력단들 및 출력단을 구비한 제1 AND 게이트(326)로서, 상기 제1 입력단은 데이터-세트 로드 완료 신호(336)에 결합되는, 제1 AND 게이트(326);
상기 클록에 결합된 클록 입력단과 상기 제1 AND 게이트(326)의 상기 출력단에 결합된 D-입력단을 구비한 D 플립플롭(324);
상기 D 플립플롭(324)의 Q-출력단에 결합된 제1 입력단, 개시 신규 PWM 사이클 신호(334)에 결합된 제2 입력단, 및 상기 신규 데이터-세트 신호(332)를 생성하기 위한 출력단을 구비한 제2 AND 게이트(330); 및
상기 제2 AND 게이트(330)의 상기 출력단에 결합된 입력단과 상기 제1 AND 게이트(326)의 상기 제2 입력단에 결합된 출력단을 구비한 인버터를 포함하고,
상기 데이터-세트 로드 완료 신호(336)와 상기 개시 신규 PWM 사이클 신호(334)가 모두 어서트된 때에 상기 신규 데이터-세트 신호(332)가 어서트되는 펄스폭 변조 생성기. - 제3항에 있어서,
상기 마스터 시간 기반 생성기(300)를 모니터링하고 상기 데이터-세트 로드 완료 신호(336) 및 상기 개시 신규 PWM 사이클 신호(334)를 생성하기 위한 디지털 프로세서 및 메모리(450)를 더 포함하는 펄스폭 변조 생성기. - 제4항에 있어서,
상기 디지털 프로세서는 마이크로컨트롤러인 펄스폭 변조 생성기. - 제4항에 있어서,
상기 디지털 프로세서는 마이크로프로세서인 펄스폭 변조 생성기. - 제4항에 있어서,
상기 디지털 프로세서는 디지털 신호 처리기(DSP)인 펄스폭 변조 생성기. - 마스터 시간 기반 생성기(300)와 동기화되고 PWM 데이터-세트 코히어런스를 유지하는 복수의 펄스폭 변조(PWM) 신호들(350)을 생성하기 위한 시스템으로서:
마스터 시간 기반 생성기(300)로서:
마스터 주기값을 저장하는 마스터 주기 레지스터(304);
복수의 클록 펄스들을 생성하는 클록에 결합된 클록 입력단을 구비하며, 상기 복수의 클록 펄스들의 각각이 수신될 때마다 마스터 카운트값을 증가시키는 마스터 주기 카운터(308);
상기 마스터 주기 레지스터(304) 및 상기 마스터 주기 카운터(308)에 결합된 마스터 주기 비교기(306)로서, 상기 마스터 카운트값과 상기 마스터 주기값을 비교하여, 상기 마스터 카운터값이 상기 마스터 주기값과 같거나 클 때 PWM 사이클 시작 신호(348)를 생성하고, 상기 마스터 주기 카운터(308)의 상기 마스터 카운트값을 제로(0)로 리셋시키는 마스터 주기 비교기(306); 를 포함하는 상기 마스터 시간 기반 생성기(300);
PWM 사이클 시작 신호(348)와 동기화되고 PWM 데이터-세트 코히어런스를 유지하는 복수의 PWM 신호들(350)을 생성하기 위한 복수의 PWM 생성기들(302)로서, 상기 복수의 PWM 생성기들(302)의 각각은:
듀티 사이클값을 저장하는 듀티 사이클 레지스터(310);
상기 클록에 결합된 클록 입력단을 구비하고 상기 복수의 클록 펄스들의 각각이 수신될 때마다 듀티 사이클 카운트값을 증가시키는 듀티 사이클 카운터(314);
상기 듀티 사이클 레지스터(310)와 상기 듀티 사이클 카운터(314)에 결합된 듀티 사이클 비교기(312)로서, 상기 듀티 사이클 카운터값과 상기 듀티 사이클값을 비교하고 상기 듀티 사이클 카운트값이 상기 듀티 사이클값보다 작거나 같으면 위상 오프셋 관련 PWM 신호(350)를 생성하는 듀티 사이클 비교기(312);
위상 오프셋값을 저장하고 상기 듀티 사이클 카운터(314)에 결합된 위상 오프셋 레지스터(316)로서, 상기 PWM 사이클 시작 신호(348)가 상기 마스터 시간 기반 생성기(300)로부터 어서트되면 상기 위상 오프셋값이 상기 듀티 사이클 카운터(314) 내에 로드되어 신규 듀티 사이클 카운트값이 되는, 위상 오프셋 레지스터(316);
상기 듀티 사이클 레지스터에 결합된 듀티 사이클 버퍼 레지스터(320)로서, 신규 듀티 사이클값을 저장하는 상기 듀티 사이클 버퍼 레지스터(320);
상기 위상 오프셋 레지스터(316)에 결합된 위상 오프셋 버퍼 레지스터(318)로서, 신규 위상 오프셋값을 저장하는 위상 오프셋 버퍼 레지스터(318);를 포함하는 복수의 PWM 생성기들(302);
상기 마스터 주기 레지스터(304)에 결합된 마스터 주기 버퍼 레지스터(322)로서, 신규 마스터 주기값을 저장하는 상기 마스터 주기 버퍼 레지스터(322); 및
다음 PWM 사이클을 시작하기 직전에 신규 데이터-세트 신호(332)를 생성하기 위한 로직;을 포함하고,
상기 신규 데이터-세트 신호(332)가 어서트되면, 상기 신규 마스터 주기값이 상기 마스터 주기 레지스터(304)의 상기 마스터 주기값을 대체하고, 상기 복수의 PWM 생성기들(302)에서 상기 신규 듀티 사이클값이 상기 듀티 사이클값을 대체하고 또한 상기 신규 위상 오프셋값이 상기 위상 오프셋값을 대체하는 펄스폭 변조 신호 생성 시스템. - 제8항에 있어서,
상기 PWM 사이클 시작 신호(348)가 상기 마스터 시간 기반 생성기(300)로부터 어서트되면 상기 신규 데이터-세트 신호(332)가 어서트되는 펄스폭 변조 신호 생성 시스템. - 제8항에 있어서,
상기 신규 데이터-세트 신호(332)를 생성하기 위한 로직은:
제1 및 제2 입력단들과 출력단을 구비한 제1 AND 게이트(326)로서, 상기 제1 입력단은 데이터-세트 로드 완료 신호(336)에 결합되는 제1 AND 게이트(326);
상기 클록에 결합된 클록 입력단과 상기 제1 AND 게이트(326)의 상기 출력단에 결합된 D-입력단을 구비한 D 플립플롭(324);
상기 D 플립플롭(324)의 Q-출력단에 결합된 제1 입력단, 개시 신규 PWM 사이클 신호(334)에 결합된 제2 입력단, 및 상기 신규 데이터-세트 신호(332)를 생성하기 위한 출력단을 구비한 제2 AND 게이트(330); 및
상기 제2 AND 게이트(330)의 상기 출력단에 결합된 입력단 및 상기 제1 AND 게이트(326)의 상기 제2 입력단에 결합된 출력단을 구비한 인버터를 포함하고,
상기 데이터-세트 로드 완료 신호(336) 및 상기 개시 신규 PWM 사이클 신호(334)가 모두 어서트되면 상기 신규 데이터-세트 신호(332)가 어서트되는 펄스폭 변조 신호 생성 시스템. - 제10항에 있어서,
상기 마스터 시간 기반 생성기(300)를 모니터링하고 상기 데이터-세트 로드 완료 신호(336)와 상기 개시 신규 PWM 사이클 신호(334)를 생성하기 위한 디지털 프로세서 및 메모리(450)를 더 포함하는 펄스폭 변조 신호 생성 시스템. - 제11항에 있어서,
상기 디지털 프로세서는 마이크로컨트롤러인 펄스폭 변조 신호 생성 시스템. - 제11항에 있어서,
상기 디지털 프로세서는 마이크로프로세서인 펄스폭 변조 신호 생성 시스템. - 제11항에 있어서,
상기 디지털 프로세서는 디지털 신호 처리기(DSP)인 펄스폭 변조 신호 생성 시스템. - 마스터 시간 기반 생성기와 동기화되고 PWM 데이터-세트 코히어런스를 유지하는 복수의 펄스폭 변조(PWM) 신호들을 생성하기 위한 방법으로서:
마스터 주기 레지스터(304)의 마스터 주기값을 저장하는 단계;
상기 마스터 주기 카운터(308)에 의해 수신된 각각의 클록 펄스마다 마스터 주기 카운터(308)의 마스터 카운트값을 증가시키는 단계;
마스터 주기 비교기(306)로 상기 마스터 카운트값과 상기 마스터 주기값을 비교하는 단계;
상기 마스터 카운트값이 상기 마스터 주기값보다 크거나 같을 때 PWM 사이클 시작 신호를 생성하고, 그후 상기 마스터 카운트값을 제로(0)로 리셋하는 단계;
복수의 PWM 생성기들(302)을 상기 PWM 사이클 시작 신호와 동기화시키는 단계로서, 상기 복수의 PWM 생성기들(302)의 각각이 상기 PWM 사이클 시작 신호와 동기화되고 PWM 데이터-세트 코히어런스를 유지하는 PWM 신호를 생성하고, 상기 복수의 PWM 생성기들(302)의 각각의 동작은:
듀티 사이클 레지스터(310)에 듀티 사이클값을 저장하고;
상기 듀티 사이클 카운터(314)에 의해 수신된 각각의 클록 펄스마다 듀티 사이클 카운터(314)의 듀티 사이클 카운트값을 증가시키고;
듀티 사이클 비교기(312)로 상기 듀티 사이클 카운트값과 상기 듀티 사이클값을 비교하고;
상기 듀티 사이클 카운트값이 상기 듀티 사이클값보다 작거나 같으면 위상 오프셋 관련 PWM 신호를 생성하고;
위상 오프셋 레지스터(316)에 위상 오프셋값을 저장하고;
상기 PWM 사이클 시작 신호를 수신함에 따라 상기 위상 오프셋값을 상기 듀티 사이클 카운터(314)에 로딩하며, 이 경우, 로딩된 위상 오프셋값은 신규 듀티 사이클 카운트값이 되고;
듀티 사이클 버퍼 레지스터(320)에 신규 듀티 사이클값을 저장하고;
위상 오프셋 버퍼 레지스터(318)에 신규 위상 오프셋값을 저장하는 절차들을 포함하는 단계;
마스터 주기 버퍼 레지스터(322)에 신규 마스터 주기값을 저장하는 단계;
다음 PWM 사이클이 시작하기 직전에 신규 데이터-세트 신호를 생성하는 단계;
상기 신규 데이터-세트 신호가 어서트되면, 상기 복수의 PWM 생성기(302) 각각에서, 상기 듀티 사이클값을 상기 신규 듀티 사이클값으로 대체하고 그리고 상기 위상 오프셋값을 상기 신규 위상 오프셋값으로 대체하는 단계; 및
상기 신규 데이터-세트 신호가 어서트되면, 상기 마스터 주기값을 상기 신규 마스터 주기값으로 대체하는 단계를 포함하는 펄스폭 변조 신호 생성 방법. - 제15항에 있어서,
상기 신규 데이터-세트 신호를 생성하는 단계는, 상기 PWM 사이클 시작 신호를 생성하는 단계로부터 상기 신규 데이터-세트 신호를 생성하는 단계를 포함하는 펄스폭 변조 신호 생성 방법. - 제15항에 있어서,
상기 마스터 주기 버퍼 레지스터(322)에 상기 신규 마스터 주기값을 저장하는 단계;
상기 듀티 사이클 버퍼 레지스터(320)에 상기 신규 듀티 사이클값을 저장하는 단계;
상기 위상 오프셋 버퍼 레지스터(318)에 상기 신규 위상 오프셋값을 저장하는 단계; 및
상기 신규 데이터-세트 신호를 저장하는 단계를 제공하기 위한 디지털 프로세서를 더 포함하는 펄스폭 변조 신호 생성 방법. - 제17항에 있어서,
상기 디지털 프로세서는 마이크로컨트롤러인 펄스폭 변조 신호 생성 방법. - 제17항에 있어서,
상기 디지털 프로세서는 마이크로프로세서인 펄스폭 변조 신호 생성 방법. - 제17항에 있어서,
상기 디지털 프로세서는 디지털 신호 처리기(DSP)인 펄스폭 변조 신호 생성 방법.
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