JP2012029263A

JP2012029263A - タイマー回路及びそれを内蔵した半導体集積回路装置

Info

Publication number: JP2012029263A
Application number: JP2010169011A
Authority: JP
Inventors: Keisuke Hashimoto; 敬介橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2010-07-28
Filing date: 2010-07-28
Publication date: 2012-02-09

Abstract

【課題】簡単な構成で多種多様な出力波形を生成するタイマー回路を提供する。
【解決手段】このタイマー回路は、入力した複数のクロック信号に基づいて複数のカウント値をそれぞれ出力する複数のカウンターブロックと、供給された少なくとも１つのカウント値を複数の比較値と比較することにより複数の出力信号をそれぞれ生成する複数の比較器ブロックと、複数の比較器ブロックに対応して設けられ、複数のカウンターブロックからそれぞれ出力される複数のカウント値の内の少なくとも１つを複数の比較器ブロックに選択的に供給する複数のセレクターとを含む。
【選択図】図２

Description

本発明は、クロック信号に含まれているパルスの数をカウントして各種の出力波形を生成するタイマー回路に関し、さらに、そのようなタイマー回路を内蔵した半導体集積回路装置に関する。

マイクロコンピューター等の半導体集積回路装置においては、様々な種類のタイマー回路が用いられている。例えば、一定周期の矩形波を出力するタイマー回路や、複数系統の矩形波を出力するタイマー回路や、モーターを制御するためのＰＷＭ（パルス幅変調）波を出力するタイマー回路や、複数系統のＰＷＭ波を出力するタイマー回路等が用いられている。

出力系統の多いタイマー回路を実現する場合には、１つのカウンターに対して比較レジスターを多数用意して出力波形の変化ポイントを増やしたり、動作設定を増やして出力波形を多様化することが行われている。このように複雑な出力波形を生成可能なタイマー回路においては、回路規模が大きくなるので、単純な出力波形しか必要でない場合に無駄が多くなってしまう。

関連する技術として、特許文献１には、ユーザーに余分な機能に対する経済的負担を強いることがなく、かつ、開発期間を短縮すると共に占有面積を小さくすることができるタイマー回路が開示されている。このタイマー回路においては、それぞれ所定の機能を果たし対応する機能ブロック情報をもつ複数の機能ブロックを設定しておき、それらの機能ブロックの中からユーザーが必要とする所定の機能ブロックを選択し、選択された機能ブロックに対応する機能ブロック情報により各機能ブロックの構成、配置、接続を決定し、それらの機能ブロックによりタイマー回路を構成することにより、ユーザーの要望に応じて必要とする機能ブロックの選定、及び、それらの機能ブロックの構成、配置、接続等を決定することができる。

特許文献１のタイマー回路においては、複数のカウンター基本セルを備えたカウンターブロックと、カウンターブロックの動作制御を行うカウンター制御部と、複数のキャプチャーレジスター基本セルを備えたキャプチャーレジスターブロックと、キャプチャーレジスターブロックの動作制御を行うキャプチャーレジスター制御部と、複数の比較レジスター基本セルを備え、カウンターブロックのカウントデータ及び外部からのデータの比較を行う複数の比較レジスターブロックと、比較レジスターブロックの比較結果に応じて保持状態が制御される状態制御部と、カウンター基本セルに対応して設けられた複数の入出力セルとが、内部バスラインやカウンターバスラインによって接続される。従って、タイマー回路の回路構成や制御動作が複雑になってしまうという問題がある。

特開平４−９５１１０号公報（第３−５頁、第１図）

そこで、上記の点に鑑み、本発明の幾つかの観点によれば、簡単な構成で多種多様な出力波形を生成するタイマー回路を提供することができる。

本発明の１つの観点に係るタイマー回路は、入力した複数のクロック信号に基づいて複数のカウント値をそれぞれ出力する複数のカウンターブロックと、供給された少なくとも１つのカウント値を複数の比較値と比較することにより複数の出力信号をそれぞれ生成する複数の比較器ブロックと、複数の比較器ブロックに対応して設けられ、複数のカウンターブロックからそれぞれ出力される複数のカウント値の内の少なくとも１つを複数の比較器ブロックに選択的に供給する複数のセレクターとを具備する。

ここで、複数のカウンターブロックの各々が、入力したクロック信号に含まれているパルスの数をカウントしてカウント値を出力し、複数の比較器ブロックの各々が、供給されたカウント値を少なくとも１つの比較値と比較することにより、比較結果を表す少なくとも１つの比較結果信号を出力する少なくとも１つの比較器と、少なくとも１つの比較器から出力される少なくとも１つの比較結果信号に基づいて出力信号を生成する出力信号生成部とを含み、複数のセレクターの各々が、複数のカウンターブロックからそれぞれ出力される複数のカウント値の内から１つのカウント値を選択して、選択したカウント値を対応する比較器ブロックに供給するようにしても良い。

その場合に、レジスターに格納されている設定データに基づいて複数のセレクターを制御すると共に、複数の比較器ブロックから出力される複数の比較結果信号の内の１つに基づいて、その比較結果信号を出力する比較器ブロックにカウント値を供給するカウンターブロックをリセットする制御部を、タイマー回路にさらに設けるようにしても良い。

制御部は、複数のカウンターブロックの内の１つから出力されるカウント値を複数の比較器ブロックの内の１つに供給するように複数のセレクターを制御しても良いし、複数のカウンターブロックの内の１つから出力されるカウント値を複数の比較器ブロックの内の２つ以上に供給するように複数のセレクターを制御しても良い。
また、本発明の１つの観点に係る半導体集積回路装置は、本発明のいずれかの観点に係るタイマー回路を具備する。

本発明の１つの観点によれば、複数のカウンターブロックからそれぞれ出力される複数のカウント値の内の少なくとも１つを複数の比較器ブロックに選択的に供給する複数のセレクターを、複数の比較器ブロックに対応して設けたことにより、簡単な構成で多種多様な出力波形を生成するタイマー回路を実現することができる。

本発明の一実施形態に係る半導体集積回路装置の構成を示すブロック図。図１に示すタイマー回路の構成を示すブロック図。図２に示す比較器ブロックの第１の具体例を示す図。図２に示す比較器ブロックの第２の具体例を示す図。図４に示す比較器ブロックの動作例を示すタイミングチャート。図２に示すタイマー回路の第１の接続例を示すブロック図。図６に示すタイマー回路の動作例を示すタイミングチャート。図２に示すタイマー回路の第２の接続例を示すブロック図。図８に示すタイマー回路の動作例を示すタイミングチャート。図２に示すタイマー回路の第３の接続例を示すブロック図。図１０に示すタイマー回路の動作例を示すタイミングチャート。

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係るタイマー回路を内蔵した半導体集積回路装置の構成を示すブロック図である。図１に示すように、この半導体集積回路装置は、マスタークロック信号を生成するクロック信号生成回路１と、クロック信号生成回路１によって生成されたマスタークロック信号を分周して各種のクロック信号を生成する分周回路２と、分周回路２によって生成された各種のクロック信号に基づいて出力信号を生成するタイマー回路３と、タイマー回路３によって生成された出力信号が供給されて表示部やモーター等を駆動する駆動回路４と、半導体集積回路装置の各部を制御するＣＰＵ（中央演算装置）５とを含んでいる。

図１においては、分周回路２が、互いに異なる周波数を有する４種類のクロック信号ＣＫ１〜ＣＫ４を生成し、タイマー回路３が、互いに異なる波形を有する４種類の出力信号ＴＳ１〜ＴＳ４を生成する場合が示されている。また、ＣＰＵ５は、タイマー回路３のレジスターに設定データを設定するためのレジスター設定信号を、タイマー回路３に供給する。

図２は、図１に示すタイマー回路の構成を示すブロック図である。タイマー回路３は、複数のカウンターブロックと、複数の比較器ブロックと、複数の比較器ブロックに対応して設けられた複数のセレクターとを含んでいる。図２においては、例として、４つのカウンターブロック３１１〜３１４と、４つの比較器ブロック３３１〜３３４と、４つのセレクター３２１〜３２４とが示されている。

カウンターブロック３１１〜３１４は、図１に示す分周回路２から入力したクロック信号ＣＫ１〜ＣＫ４に含まれているパルスの数をカウントすることにより、クロック信号ＣＫ１〜ＣＫ４に基づいてカウント値ＣＴ１〜ＣＴ４をそれぞれ出力する。

比較器ブロック３３１〜３３４は、供給された少なくとも１つのカウント値を複数の比較値と比較することにより比較結果信号ＣＰ１〜ＣＰ４をそれぞれ生成し、さらに、比較結果信号ＣＰ１〜ＣＰ４に基づいて出力信号ＴＳ１〜ＴＳ４をそれぞれ生成する。そのために、比較器ブロック３３１〜３３４の各々は、供給されたカウント値を少なくとも１つの比較値と比較することにより、比較結果を表す少なくとも１つの比較結果信号を出力する少なくとも１つの比較器と、該少なくとも１つの比較器から出力される少なくとも１つの比較結果信号に基づいて出力信号を生成する出力信号生成部とを含んでいる。

セレクター３２１〜３２４は、カウンターブロック３１１〜３１４からそれぞれ出力されるカウント値ＣＴ１〜ＣＴ４の内の少なくとも１つを、比較器ブロック３３１〜３３４に選択的に供給する。即ち、セレクター３２１〜３２４の各々は、カウンターブロック３１１〜３１４からそれぞれ出力されるカウント値ＣＴ１〜ＣＴ４の内から１つのカウント値を選択して、選択したカウント値を対応する比較器ブロックに供給する。

さらに、タイマー回路３は、タイマー回路３の各部を制御する制御部３４と、各種の設定データを格納するレジスター３５とを含んでいる。制御部３４は、図１に示すＣＰＵ５から供給される各種の設定データをレジスター３５に格納させ、レジスター３５に格納されている設定データに基づいて、セレクター３２１〜３２４及び比較器ブロック３３１〜３３４の動作を制御する。

例えば、制御部３４は、設定データに基づいて、セレクター３２１〜３２４によって選択されるクロック信号を設定し、また、比較器ブロック３３１〜３３４において用いられる複数の比較値や、出力信号を生成するためのアルゴリズムを設定する。さらに、制御部３４は、比較器ブロック３３１〜３３４からそれぞれ出力される比較結果信号ＣＰ１〜ＣＰ４の内の１つに基づいて、その比較結果信号を出力する比較器ブロックにカウント値を供給するカウンターブロックをリセットする。

図３は、図２に示す比較器ブロックの第１の具体例を示す図である。図３においては比較器ブロック３３１の構成が示されているが、他の比較器ブロック３３２〜３３４の構成もこれと同様である。第１の具体例においては、比較器ブロック３３１が、２つの比較器７１及び７２と、出力信号生成部８０とを含んでいる。

比較器７１は、セレクター３２１から供給されるカウント値を比較値Ａと比較することにより、比較結果信号ＣＰ１Ａを出力する。また、比較器７２は、セレクター３２１から供給されるカウント値を比較値Ｂと比較することにより、比較結果信号ＣＰ１Ｂを出力する。ここで、Ａ＜Ｂであるものとする。なお、比較値Ａ及びＢは、図２に示すレジスター３５に格納されても良いし、比較器ブロック３３１に設けられたレジスターに格納されても良い。また、比較結果信号ＣＰ１Ａ及びＣＰ１Ｂは、制御部３４に供給される。

出力信号生成部８０は、組み合わせ論理回路８１と、Ｄフリップフロップ８２とを含んでいる。組み合わせ論理回路８１は、比較器７１及び／又は７２から出力される比較結果信号ＣＰ１Ａ及び／又はＣＰ１ＢとＤフリップフロップ８２の出力信号ＴＳ１とに基づいて論理演算を行うことにより、論理演算結果ＬＧを出力する。Ｄフリップフロップ８２は、組み合わせ論理回路８１から出力される論理演算結果ＬＧをクロック信号ＣＫの立ち上がりエッジに同期してラッチすることにより、出力信号ＴＳ１を生成する。

クロック信号ＣＫとしては、制御部３４の制御の下で、分周回路２から供給されるクロック信号ＣＫ１〜ＣＫ４の内からセレクター３６１によって選択されたクロック信号を用いることができる。例えば、制御部３４は、セレクター３２１を介して比較器ブロック３３１にカウント値を供給するカウンターブロックにおいて使用されているクロック信号を選択するように、セレクター３６１を制御する。

次に、図３に示す比較器ブロックの動作例について説明する。まず、制御部３４から出力されるリセット信号ＲＥＳによってＤフリップフロップ８２が初期リセットされ、Ｄフリップフロップ８２の出力信号ＴＳ１がローレベルとなる。セレクター３２１を介して比較器ブロック３３１にカウント値を供給するカウンターブロックは、クロック信号に同期してカウント値０、１、２、・・・を順次出力する。

比較器７１は、セレクター３２１から供給されるカウント値を比較値Ａと比較することにより、カウント値が比較値Ａと一致したときに比較結果信号ＣＰ１Ａをハイレベルに活性化する（イベントＡ）。また、比較器７２は、セレクター３２１から供給されるカウント値を比較値Ｂと比較することにより、カウント値が比較値Ｂと一致したときに比較結果信号ＣＰ１Ｂをハイレベルに活性化する（イベントＢ）。

第１の動作例において、組み合わせ論理回路８１は、比較結果信号ＣＰ１Ａがハイレベルに活性化されたときに論理演算結果ＬＧをハイレベルとし、比較結果信号ＣＰ１Ｂがハイレベルに活性化されたときに論理演算結果ＬＧをローレベルとし、それ以外の場合にＤフリップフロップ８２の出力信号ＴＳ１を論理演算結果ＬＧとして出力する。

これにより、Ｄフリップフロップ８２の出力信号ＴＳ１は、イベントＡが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してハイレベルとなり、その後はハイレベルを維持し、イベントＢが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してローレベルとなり、その後はローレベルを維持する。

第２の動作例において、組み合わせ論理回路８１は、論理演算結果ＬＧがローレベルである場合に、比較結果信号ＣＰ１Ａがハイレベルに活性化されたときに論理演算結果ＬＧをハイレベルとし、論理演算結果ＬＧがハイレベルである場合に、比較結果信号ＣＰ１Ａがハイレベルに活性化されたときに論理演算結果ＬＧをローレベルとし、それ以外の場合にＤフリップフロップ８２の出力信号ＴＳ１を論理演算結果ＬＧとして出力する。

これにより、Ｄフリップフロップ８２の出力信号ＴＳ１は、イベントＡが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してハイレベルとなり、その後はハイレベルを維持し、次にイベントＡが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してローレベルとなり、その後はローレベルを維持する。

さらに、第２の組み合わせ論理回路と第２のＤフリップフロップとを設けることにより、出力信号生成部８０が比較結果信号ＣＰ１Ｂに基づいて第２の出力信号を生成するようにしても良い。第２の組み合わせ論理回路は、比較器７２から出力される比較結果信号ＣＰ１Ｂと第２のＤフリップフロップの出力信号ＴＳ１Ｂとに基づいて論理演算を行うことにより、論理演算結果ＬＧＢを出力する。第２のＤフリップフロップは、第２の組み合わせ論理回路から出力される論理演算結果ＬＧＢをクロック信号ＣＫの立ち上がりエッジに同期してラッチすることにより、出力信号ＴＳ１Ｂを生成する。

例えば、第２の組み合わせ論理回路は、論理演算結果ＬＧＢがローレベルである場合に、比較結果信号ＣＰ１Ｂがハイレベルに活性化されたときに論理演算結果ＬＧＢをハイレベルとし、論理演算結果ＬＧＢがハイレベルである場合に、比較結果信号ＣＰ１Ｂがハイレベルに活性化されたときに論理演算結果ＬＧＢをローレベルとし、それ以外の場合に第２のＤフリップフロップの出力信号ＴＳ１Ｂを論理演算結果ＬＧＢとして出力する。

これにより、第２のＤフリップフロップの出力信号ＴＳ１Ｂは、イベントＢが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してハイレベルとなり、その後はハイレベルを維持し、次にイベントＢが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してローレベルとなり、その後はローレベルを維持する。

制御部３４は、比較結果信号ＣＰ１Ｂがハイレベルに活性化されたときに、セレクター３２１を介して比較器ブロック３３１にカウント値を供給するカウンターブロックを同期リセットする。これにより、そのカウンターブロックが、イベントＢが発生した直後のクロック信号の立ち上がりエッジに同期して、カウント値を「０」とする。

図４は、図２に示す比較器ブロックの第２の具体例を示す図である。図４においては比較器ブロック３３１の構成が示されているが、他の比較器ブロック３３２〜３３４の構成もこれと同様である。第２の具体例においては、比較器ブロック３３１が、２つの比較器７１及び７２と、出力信号生成部８０ａとを含んでいる。

出力信号生成部８０ａは、第１の具体例における組み合わせ論理回路８１及びＤフリップフロップ８２に加えて、出力値カウンター８３と、Ｄ／Ａ変換器８４とを含んでいる。出力値カウンター８３は、Ｄフリップフロップ８２から出力されるアップ／ダウン制御信号ＵＤに従って、クロック信号ＣＫに含まれているパルスの数をアップカウント又はダウンカウントすると共に、比較器７２から出力される比較結果信号ＣＰ１Ｂによって同期リセットされて、カウント値ＣＴを生成する。Ｄ／Ａ変換器８４は、出力値カウンター８３から出力されるカウント値ＣＴをディジタル／アナログ変換して、アナログの出力信号ＴＳ１を生成する。

図５は、図４に示す比較器ブロックの動作例を示すタイミングチャートである。まず、制御部３４から出力されるリセット信号ＲＥＳによってＤフリップフロップ８２が初期リセットされ、Ｄフリップフロップ８２から出力されるアップ／ダウン制御信号ＵＤがローレベルとなる。セレクター３２１を介して比較器ブロック３３１にカウント値を供給するカウンターブロックは、クロック信号に同期してカウント値０、１、２、・・・を順次出力する。

比較器７１は、セレクター３２１から供給されるカウント値を比較値Ａと比較することにより、カウント値が比較値Ａと一致したときに比較結果信号ＣＰ１Ａをハイレベルに活性化する（イベントＡ）。また、比較器７２は、セレクター３２１から供給されるカウント値を比較値Ｂと比較することにより、カウント値が比較値Ｂと一致したときに比較結果信号ＣＰ１Ｂをハイレベルに活性化する（イベントＢ）。図５においては、比較値Ａが「４」であり、比較値Ｂが「６」である場合を示している。

組み合わせ論理回路８１は、比較結果信号ＣＰ１Ａがハイレベルに活性化されたときに論理演算結果ＬＧをハイレベルとし、比較結果信号ＣＰ１Ｂがハイレベルに活性化されたときに論理演算結果ＬＧをローレベルとし、それ以外の場合にＤフリップフロップ８２の出力信号ＴＳ１を論理演算結果ＬＧとして出力する。

これにより、Ｄフリップフロップ８２から出力されるアップ／ダウン制御信号ＵＤは、イベントＡが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してハイレベルとなり、その後はハイレベルを維持し、イベントＢが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してローレベルとなり、その後はローレベルを維持する。

Ｄフリップフロップ８２から出力されるアップ／ダウン制御信号ＵＤがローレベルである間は、出力値カウンター８３は、アップカウント状態となり、クロック信号ＣＫの立ち上がりエッジに同期してカウント値ＣＴを１ずつインクリメントすることにより、カウント値ＣＴとして、０、１、２、・・・を出力する。

イベントＡが発生してアップ／ダウン制御信号ＵＤがハイレベルになると、出力値カウンター８３は、ダウンカウント状態となり、クロック信号ＣＫの立ち上がりエッジに同期してカウント値ＣＴを１ずつデクリメントすることにより、カウント値ＣＴとして、３、２、・・・を出力する。

次に、イベントＢが発生して比較結果信号ＣＰ１Ｂがハイレベルに活性化されると、出力値カウンター８３が同期リセットされ、イベントＢが発生した直後のクロック信号ＣＫの立ち上がりエッジに同期してカウント値ＣＴを「０」とする。また、制御部３４は、比較結果信号ＣＰ１Ｂがハイレベルに活性化されたときに、セレクター３２１を介して比較器ブロック３３１にカウント値を供給するカウンターブロックを同期リセットする。これにより、そのカウンターブロックが、イベントＢが発生した直後のクロック信号の立ち上がりエッジに同期してカウント値を「０」とする。

このようにして、出力値カウンター８３は、カウント値ＣＴを、０、１、２、３、４、３、２、０、・・・と変化させる。Ｄ／Ａ変換器８４は、出力値カウンター８３から出力されるカウント値ＣＴに対応して三角波的な波形を有する出力信号ＴＳ１を生成する。

次に、図２に示すタイマー回路の幾つかの接続例及び動作例について説明する。
図６は、図２に示すタイマー回路の第１の接続例を示すブロック図である。第１の接続例においては、セレクター３２１〜３２４が、カウンターブロック３１１〜３１４からそれぞれ出力されるカウント値ＣＴ１〜ＣＴ４を比較器ブロック３３１〜３３４にそれぞれ供給する。

図７は、図６に示すタイマー回路の動作例を示すタイミングチャートである。図７においては比較器ブロック３３１の動作例が示されているが、他の比較器ブロック３３２〜３３４の動作例も、クロック信号の周波数が異なることを除いて、これと同様である。カウンターブロック３１１は、クロック信号ＣＫ１に同期して、カウント値ＣＴ１として、０、１、２、・・・を順次出力する。

ここで、比較値Ａが「２」であり、比較値Ｂが「５」であるとすると、比較器ブロック３３１は、カウント値ＣＴ１が「２」と一致したときに比較結果信号ＣＰ１Ａをハイレベルに活性化し（イベントＡ）、カウント値ＣＴ１が「５」と一致したときに比較結果信号ＣＰ１Ｂをハイレベルに活性化する（イベントＢ）。比較結果信号ＣＰ１Ｂがハイレベルに活性化されると、図２に示す制御部３４は、カウンターブロック３１１を同期リセットする。

さらに、比較器ブロック３３１は、イベントＡが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ１をハイレベルとし、イベントＢが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ１をローレベルとする。

このようにして、タイマー回路は、４つのカウンターブロック３１１〜３１４と４つの比較器ブロック３３１〜３３４とを組み合わせることにより、４種類のクロック信号ＣＫ１〜ＣＫ４に基づいて、互いに異なるパルス波形を有する４種類の出力信号ＴＳ１〜ＴＳ４を生成することができる。

図８は、図２に示すタイマー回路の第２の接続例を示すブロック図である。第２の接続例においては、セレクター３２１〜３２４が、カウンターブロック３１１から出力されるカウント値ＣＴ１を比較器ブロック３３１及び３３２に供給すると共に、カウンターブロック３１３から出力されるカウント値ＣＴ３を比較器ブロック３３３及び３３４に供給する。

図９は、図８に示すタイマー回路の動作例を示すタイミングチャートである。図９においては比較器ブロック３３１及び３３２の動作例が示されているが、他の比較器ブロック３３３及び３３４の動作例も、クロック信号の周波数が異なることを除いて、これと同様である。カウンターブロック３１１は、クロック信号ＣＫ１に同期して、カウント値ＣＴ１として、０、１、２、・・・を順次出力する。

比較器ブロック３３１において、比較値Ａが「０」であり、比較値Ｂが「２」であるとすると、比較器ブロック３３１は、カウント値ＣＴ１が「０」と一致したときに比較結果信号ＣＰ１Ａをハイレベルに活性化し（イベントＡ）、カウント値ＣＴ１が「２」と一致したときに比較結果信号ＣＰ１Ｂをハイレベルに活性化する（イベントＢ）。

一方、比較器ブロック３３２において、比較値Ａが「１」であり、比較値Ｂが「５」であるとすると、比較器ブロック３３２は、カウント値ＣＴ１が「１」と一致したときに比較結果信号ＣＰ２Ａをハイレベルに活性化し（イベントＡ）、カウント値ＣＴ１が「５」と一致したときに比較結果信号ＣＰ２Ｂをハイレベルに活性化する（イベントＢ）。比較結果信号ＣＰ２Ｂがハイレベルに活性化されると、図２に示す制御部３４は、カウンターブロック３１１をリセットする。

さらに、比較器ブロック３３２は、イベントＡが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ２をハイレベルとし、イベントＢが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ２をローレベルとする。

このようにして、タイマー回路は、２つのカウンターブロック３１１及び３１３と４つの比較器ブロック３３１〜３３４とを組み合わせることにより、２種類のクロック信号ＣＫ１及びＣＫ３に基づいて、互いに異なるパルス波形を有する４種類の出力信号ＴＳ１〜ＴＳ４を生成することができる。

図１０は、図２に示すタイマー回路の第３の接続例を示すブロック図である。第３の接続例においては、セレクター３２１〜３２４が、カウンターブロック３１１から出力されるカウント値ＣＴ１を比較器ブロック３３１〜３３４に供給する。

図１１は、図１０に示すタイマー回路の動作例を示すタイミングチャートである。図１０に示すカウンターブロック３１１は、クロック信号ＣＫ１に同期して、カウント値ＣＴ１として、０、１、２、・・・を順次出力する。

比較器ブロック３３１において、比較値Ａが「０」であり、比較値Ｂが「５」であるとすると、比較器ブロック３３１は、カウント値ＣＴ１が「０」と一致したときに比較結果信号ＣＰ１Ａをハイレベルに活性化し（イベントＡ）、カウント値ＣＴ１が「５」と一致したときに比較結果信号ＣＰ１Ｂをハイレベルに活性化する（イベントＢ）。比較結果信号ＣＰ１Ｂがハイレベルに活性化されると、図２に示す制御部３４は、カウンターブロック３１１をリセットする。さらに、比較器ブロック３３１は、イベントＡが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ１をハイレベルとし、イベントＢが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ１をローレベルとする。

また、比較器ブロック３３２において、比較値Ａが「１」であり、比較値Ｂが「４」であるとすると、比較器ブロック３３２は、カウント値ＣＴ１が「１」と一致したときに比較結果信号ＣＰ２Ａをハイレベルに活性化し（イベントＡ）、カウント値ＣＴ１が「４」と一致したときに比較結果信号ＣＰ２Ｂをハイレベルに活性化する（イベントＢ）。さらに、比較器ブロック３３２は、イベントＡが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ２をローレベルとし、イベントＢが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ２をハイレベルとする。

また、比較器ブロック３３３において、比較値Ａが「１」であり、比較値Ｂが「４」であるとすると、比較器ブロック３３３は、カウント値ＣＴ１が「１」と一致したときに比較結果信号ＣＰ３Ａをハイレベルに活性化し（イベントＡ）、カウント値ＣＴ１が「４」と一致したときに比較結果信号ＣＰ３Ｂをハイレベルに活性化する（イベントＢ）。さらに、比較器ブロック３３３は、イベントＡが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ３をハイレベルとし、イベントＢが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ３をローレベルとする。

また、比較器ブロック３３４において、比較値Ａが「２」であり、比較値Ｂが「３」であるとすると、比較器ブロック３３４は、カウント値ＣＴ１が「２」と一致したときに比較結果信号ＣＰ４Ａをハイレベルに活性化し（イベントＡ）、カウント値ＣＴ１が「３」と一致したときに比較結果信号ＣＰ４Ｂをハイレベルに活性化する（イベントＢ）。さらに、比較器ブロック３３４は、イベントＡが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ４をローレベルとし、イベントＢが発生した直後のクロック信号ＣＫ１の立ち上がりエッジに同期して出力信号ＴＳ４をハイレベルとする。

このようにして、タイマー回路は、１つのカウンターブロック３１１と４つの比較器ブロック３３１〜３３４とを組み合わせることにより、１種類のクロック信号ＣＫ１に基づいて、互いに異なるパルス波形を有する４種類の出力信号ＴＳ１〜ＴＳ４を生成することができる。

以上説明したように、本発明の実施形態によれば、生成したい出力信号の複雑さに応じて複数のセレクターを制御して、複数のカウンターブロックと複数の比較器ブロックとの組み合わせを変更することにより、簡単な構成で多種多様な出力波形を生成することができる。

１クロック信号生成回路、２分周回路、３タイマー回路、４駆動回路、５ＣＰＵ、３１１〜３１４カウンターブロック、３２１〜３２４、３６１セレクター、３３１〜３３４比較器ブロック、３４制御部、３５レジスター、７１、７２比較器、８０、８０ａ出力信号生成部、８１組み合わせ論理回路、８２Ｄフリップフロップ、８３出力値カウンター、８４Ｄ／Ａ変換器

Claims

入力した複数のクロック信号に基づいて複数のカウント値をそれぞれ出力する複数のカウンターブロックと、
供給された少なくとも１つのカウント値を複数の比較値と比較することにより複数の出力信号をそれぞれ生成する複数の比較器ブロックと、
前記複数の比較器ブロックに対応して設けられ、前記複数のカウンターブロックからそれぞれ出力される複数のカウント値の内の少なくとも１つを前記複数の比較器ブロックに選択的に供給する複数のセレクターと、
を具備するタイマー回路。
前記複数のカウンターブロックの各々が、入力したクロック信号に含まれているパルスの数をカウントしてカウント値を出力し、
前記複数の比較器ブロックの各々が、供給されたカウント値を少なくとも１つの比較値と比較することにより、比較結果を表す少なくとも１つの比較結果信号を出力する少なくとも１つの比較器と、前記少なくとも１つの比較器から出力される少なくとも１つの比較結果信号に基づいて出力信号を生成する出力信号生成部とを含み、
前記複数のセレクターの各々が、前記複数のカウンターブロックからそれぞれ出力される複数のカウント値の内から１つのカウント値を選択して、選択したカウント値を対応する比較器ブロックに供給する、
請求項１記載のタイマー回路。
レジスターに格納されている設定データに基づいて前記複数のセレクターを制御すると共に、前記複数の比較器ブロックから出力される複数の比較結果信号の内の１つに基づいて、その比較結果信号を出力する比較器ブロックにカウント値を供給するカウンターブロックをリセットする制御部をさらに具備する、請求項２記載のタイマー回路。
前記複数のカウンターブロックの内の１つから出力されるカウント値を前記複数の比較器ブロックの内の１つに供給するように、前記制御部が前記複数のセレクターを制御する、請求項３記載のタイマー回路。
前記複数のカウンターブロックの内の１つから出力されるカウント値を前記複数の比較器ブロックの内の２つ以上に供給するように、前記制御部が前記複数のセレクターを制御する、請求項３記載のタイマー回路。
請求項１〜５のいずれか１項記載のタイマー回路を具備する半導体集積回路装置。