JP2006165992A - スケルチ回路及びこれを用いた通信装置 - Google Patents
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Abstract
【課題】
スケルチ期間が短く、スケルチ検出回路の動作が不十分でもスケルチ信号を生成する。
【解決手段】
送信または受信信号が供給され、該信号に応じて通信ライン上に信号の有無を示すスケルチ信号を検出し第1のスケルチ信号を発生するスケルチ検出回路16と、前記スケルチ検出回路から出力された第1のスケルチ信号と送信制御信号が供給され論理演算されてスケルチマスク信号を発生し、該スケルチマスク信号と前記制御信号に応じて第2のスケルチ信号を生成するスケルチ制御回路17とを有し、スケルチ信号を送信信号で制御することにより欠落したスケルチ信号を生成する。
【選択図】図1
スケルチ期間が短く、スケルチ検出回路の動作が不十分でもスケルチ信号を生成する。
【解決手段】
送信または受信信号が供給され、該信号に応じて通信ライン上に信号の有無を示すスケルチ信号を検出し第1のスケルチ信号を発生するスケルチ検出回路16と、前記スケルチ検出回路から出力された第1のスケルチ信号と送信制御信号が供給され論理演算されてスケルチマスク信号を発生し、該スケルチマスク信号と前記制御信号に応じて第2のスケルチ信号を生成するスケルチ制御回路17とを有し、スケルチ信号を送信信号で制御することにより欠落したスケルチ信号を生成する。
【選択図】図1
Description
通信ライン上の信号の有無を検出するスケルチ検出回路のアナログ特性が劣る場合やスケルチ検出回路の消費電力が問題となる場合に、スケルチ検出回路を低消費電力化し、また送信制御信号を用いてスケルチ信号の欠落を回避するスケルチ回路及びこれを用いた通信装置に関する。
通信装置の回路において、通信ライン上の信号の有無を示すスケルチ信号を生成するスケルチ検出回路が多く利用されており、生成されたスケルチ信号は通信制御回路において送受信を制御するために利用されている。
図11は従来のスケルチ検出回路203を有する通信装置200の構成例を示す図である。図11の通信装置200のスケルチ回路に係る主要部は、入出力制御部201、通信制御部202、スケルチ検出回路203で構成されている。
通信制御部202から入出力制御部210間に送信データラインなどが設けられ、送信制御信号やデータが送られる。一方入出力制御部201から通信制御部202間に、受信データラインが設けられ、受信データや受信制御信号などが送られてくる。
入出力制御部201から外部の装置に通信ライン(または無線)が設けられ、またこの通信ラインがスケルチ検出回路203に接続されている。このスケルチ回路203にはさらに受信データラインの出力が接続され、スケルチ回路203の出力は通信制御部202に接続されている。
図11は従来のスケルチ検出回路203を有する通信装置200の構成例を示す図である。図11の通信装置200のスケルチ回路に係る主要部は、入出力制御部201、通信制御部202、スケルチ検出回路203で構成されている。
通信制御部202から入出力制御部210間に送信データラインなどが設けられ、送信制御信号やデータが送られる。一方入出力制御部201から通信制御部202間に、受信データラインが設けられ、受信データや受信制御信号などが送られてくる。
入出力制御部201から外部の装置に通信ライン(または無線)が設けられ、またこの通信ラインがスケルチ検出回路203に接続されている。このスケルチ回路203にはさらに受信データラインの出力が接続され、スケルチ回路203の出力は通信制御部202に接続されている。
スケルチ検出回路203は通信ライン上の信号または、通信全般を制御する通信制御部202と通信装置の入出力を制御する入出力制御部201間の受信データライン上のデータを利用してスケルチ信号を生成する。
図12は図11で示す従来の通信装置200の構成例でのタイミングチャートを示す図である。通信ラインで、時刻t201からt203の期間は受信期間を示し、時刻t205からt207の期間は送信期間を示す。また時刻t208とt210の期間は受信期間を示している。理想的なスケルチ信号を図12(B)に示す。通信ライン(/受信データライン)(図12(A))で受信期間の終わり時刻t203から送信開始時刻t205の期間がハイレベルとなり、また同様に送信期間の終わり時刻t207から受信開始時刻t208の期間ハイレベルとなり、スケルチ信号が発生している。それ以外の受信期間、時刻t202からt203、時刻t208からt210の期間、さらに送信期間、時刻t206からt207の期間ローレベルとなり、スケルチ信号は発生していない。ここで、送信または受信以外の期間で、時刻t203とt205のスケルチ制御期間に比較して時刻t207からt208のスケルチ制御期間が短い例を示している。
図12は図11で示す従来の通信装置200の構成例でのタイミングチャートを示す図である。通信ラインで、時刻t201からt203の期間は受信期間を示し、時刻t205からt207の期間は送信期間を示す。また時刻t208とt210の期間は受信期間を示している。理想的なスケルチ信号を図12(B)に示す。通信ライン(/受信データライン)(図12(A))で受信期間の終わり時刻t203から送信開始時刻t205の期間がハイレベルとなり、また同様に送信期間の終わり時刻t207から受信開始時刻t208の期間ハイレベルとなり、スケルチ信号が発生している。それ以外の受信期間、時刻t202からt203、時刻t208からt210の期間、さらに送信期間、時刻t206からt207の期間ローレベルとなり、スケルチ信号は発生していない。ここで、送信または受信以外の期間で、時刻t203とt205のスケルチ制御期間に比較して時刻t207からt208のスケルチ制御期間が短い例を示している。
通信ライン/受信データライン上の送受信期間の理想的なスケルチ信号時刻t203からt205と時刻t207からt208の期間(図12(B))に対し実際のスケルチ信号(図12(C))はスケルチ検出回路203のアナログ遅延によりアサート/ディアサートタイミングが遅れてしまう(b)(時刻t201からt202または時刻t203からt204)。アナログ特性が劣るスケルチ検出回路203においては送信-受信間の時刻t207からt208の期間が短い場合にスケルチ信号の欠落(a)(時刻t208からt209)が発生するという問題が生じ、従来技術では、電流値を増加させることでスケルチ検出回路203のアナログ特性を向上させスケルチ信号の遅延値を低減させていたが、利用する周波数の増加と共にその電流値の増加量が増え消費電力が更に増加していた。
特開平2−95030号公報
前述したように通信における送信-受信期間が短い通信では、スケルチ検出回路のアナログ特性によってスケルチ信号が欠落する問題が生じ、従来ではスケルチ検出回路の電流値を上げることでアナログ特性を向上させていたが、消費電力が増加することが問題となり、また近年通信周波数の増加に伴い更にアナログ特性を向上させるために更なる消費電力増加が余儀なくされている。
本発明では、スケルチ検出回路のアナログ特性を向上させるための消費電力増加を行わずに小規模な回路を用いてスケルチ信号を制御する。
前記目的を達成するために、本発明の通信装置はスケルチ検出回路において生成されるスケルチ信号を制御する送信制御信号を用いたスケルチ制御回路を備えていることを特徴としている。
スケルチ制御回路には、送信期間のスケルチ信号をマスク制御する機能と送信期間を示すスケルチ信号を送信制御信号によって擬似的に生成する機能を備えていることを特徴とする。
本発明では、スケルチ検出回路のアナログ特性を向上させるための消費電力増加を行わずに小規模な回路を用いてスケルチ信号を制御する。
前記目的を達成するために、本発明の通信装置はスケルチ検出回路において生成されるスケルチ信号を制御する送信制御信号を用いたスケルチ制御回路を備えていることを特徴としている。
スケルチ制御回路には、送信期間のスケルチ信号をマスク制御する機能と送信期間を示すスケルチ信号を送信制御信号によって擬似的に生成する機能を備えていることを特徴とする。
本発明のスケルチ回路は、送信または受信信号に応じて通信ライン上の信号の有無を検出し第1のスケルチ信号を発生するスケルチ検出回路と、前記スケルチ検出回路から出力された第1のスケルチ信号と送信制御信号に応じてスケルチマスク信号を発生し、該スケルチマスク信号と前記制御信号に応じて第2のスケルチ信号を生成するスケルチ制御回路とを有する。
本発明の通信装置は、送信または受信データラインを有しデータを転送するとともに送信制御信号を転送する通信制御部と、前記通信制御部に送信または受信データを転送し、通信ラインにデータを出力する入出力制御部と、前記通信ラインからのデータと前記受信ラインからのデータに応じて前記通信ライン上の信号の有無を示す第1のスケルチ信号を発生するスケルチ検出回路と、前記送信制御信号と前記第1のスケルチ信号に応じて第2のスケルチ信号を発生し、前記通信制御部にスケルチ信号を供給するスケルチ制御回路とを有する。
本発明の通信装置は、送信または受信データラインを有し、データを転送するとともに送信制御信号を転送するSERDES部と、前記SERDES部に送信または受信データを転送するとともに、通信ラインにデータを出力するトランシーバー部と、前記通信ラインからのデータと前記受信ラインからのデータに応じて前記通信ライン上の信号の有無を示す第1のスケルチ信号を発生するスケルチ検出回路と、前記送信制御信号と前記第1のスケルチ信号と前記SERDES部に供給する送信有効制御信号に応じて第2のスケルチ信号を発生し、前記SERDES部に第2のスケルチ信号を供給するスケルチ制御回路とを有する。
本発明のスケルチ回路及びこれを用いた通信装置は、スケルチ制御回路を用いることでスケルチ検出回路のアナログ特性が劣る場合に発生する送信-受信期間のスケルチ信号の欠落した信号から送信制御信号を用いて欠落した信号を復元させた信号を生成することが可能となる。また、スケルチ制御回路を加えることで前述した課題の従来の解決策であるスケルチ検出回路のアナログ特性を向上させるための電流値の増加を抑制でき、低消費電力化を可能とする。また、スケルチ検出回路のアナログ特性の製造バラツキによるスケルチ信号の遅延値のバラツキを考慮が低減されることで、製造のコストダウンや良品率の上昇が容易に実現できる。
以下、図を用いてスケルチ検出回路とスケルチ制御回路などで構成されるスケルチ回路及びこれを用いた通信装置において、スケルチ制御に係わる主要部を示す。
以下、本発明の実施の形態例について図1、図3、図5、図6、図8、図9を用いて説明する。
図1は本発明のスケルチ回路を有する通信装置10の実施形態例についての構成を示すブロック図である。
通信装置10の構成は図1のブロック図に示すように、通信全般を制御する通信制御部15、通信ラインと通信制御部で通信データの入出力を制御する入出力制御部14、通信ライン上から通信データの有無を検出しスケルチ信号1を発生するスケルチ検出回路16、スケルチ信号の欠落を復元するスケルチ制御回路17から構成されている。
通信制御部15から入出力制御部14へ送信データラインなどが設けられ、送信制御信号や送信データが送られる。一方入出力制御部14から通信制御部15へ、受信データラインが設けられ、受信制御信号と受信データが送られてくる。
入出力制御部14から外部の装置に通信ライン(または無線)が設けられ、この通信ラインがスケルチ検出回路16に接続されている。
またこのスケルチ検出回路16にはさらに受信データラインの出力も接続され、スケルチ検出回路203の出力はスケルチ制御回路17に接続されている。スケルチ制御回路17には送信制御信号が供給され、スケルチ制御回路17の出力は通信制御部15に接続され、スケルチ信号2を供給している。
以下、本発明の実施の形態例について図1、図3、図5、図6、図8、図9を用いて説明する。
図1は本発明のスケルチ回路を有する通信装置10の実施形態例についての構成を示すブロック図である。
通信装置10の構成は図1のブロック図に示すように、通信全般を制御する通信制御部15、通信ラインと通信制御部で通信データの入出力を制御する入出力制御部14、通信ライン上から通信データの有無を検出しスケルチ信号1を発生するスケルチ検出回路16、スケルチ信号の欠落を復元するスケルチ制御回路17から構成されている。
通信制御部15から入出力制御部14へ送信データラインなどが設けられ、送信制御信号や送信データが送られる。一方入出力制御部14から通信制御部15へ、受信データラインが設けられ、受信制御信号と受信データが送られてくる。
入出力制御部14から外部の装置に通信ライン(または無線)が設けられ、この通信ラインがスケルチ検出回路16に接続されている。
またこのスケルチ検出回路16にはさらに受信データラインの出力も接続され、スケルチ検出回路203の出力はスケルチ制御回路17に接続されている。スケルチ制御回路17には送信制御信号が供給され、スケルチ制御回路17の出力は通信制御部15に接続され、スケルチ信号2を供給している。
スケルチ検出回路16は通信ライン上の信号と、受信データラインからの信号が供給されて、通信ライン上にデータが有るか否かを示すスケルチ期間を検出し、スケルチ信号1を発生する。またスケルチ制御回路17はスケルチ検出回路16から出力されたスケルチ信号1と通信制御部15から出力される送信制御信号とが供給されて、スケルチマスク信号を生成し、これを用いてスケルチ信号2を発生し、通信制御部15へ出力する。
データを送信する場合、通信制御部15から送信制御信号が入出力制御部14に供給され、送信制御信号に応じて送信データラインを介してデータが送られる。
そして、通信ラインを介して外部の通信装置にデータが送られる。このとき、通信ラインからスケルチ検出回路16にデータが通信中であることを示す制御信号またはデータが供給される。この信号により、通信中スケルチ信号は検出されない。
すなわち、入出力制御部14から通信ラインを介して外部装置にデータを出力する期間、スケルチ検出回路16においてスケルチ信号は発生されない。そして、スケルチ制御回路17においても、スケルチ信号1が入力されないので、スケルチ信号2に相当する信号は発生しない。
そして、通信ラインを介して外部の通信装置にデータが送られる。このとき、通信ラインからスケルチ検出回路16にデータが通信中であることを示す制御信号またはデータが供給される。この信号により、通信中スケルチ信号は検出されない。
すなわち、入出力制御部14から通信ラインを介して外部装置にデータを出力する期間、スケルチ検出回路16においてスケルチ信号は発生されない。そして、スケルチ制御回路17においても、スケルチ信号1が入力されないので、スケルチ信号2に相当する信号は発生しない。
一方、データを受信する場合、外部装置から通信ラインを介して入出力制御部14にデータが供給される。またこれと同時に受信データラインからスケルチ検出回路16に受信データが送られる。スケルチ検出回路16にも入力データまたはその制御信号が供給されが、この入力されたデータなどの存在によりスケルチ信号は検出されず(発生しない)、スケルチ信号1は生成されない。
また、このスケルチ検出回路16でスケルチ信号1が発生されないため、次段のスケルチ制御回路17においてもスケルチ信号2は発生しない。
すなわち、外部装置からデータを受信している期間は、スケルチ信号は検出されず、またそれに伴いスケルチ信号2は発生されない。
また、このスケルチ検出回路16でスケルチ信号1が発生されないため、次段のスケルチ制御回路17においてもスケルチ信号2は発生しない。
すなわち、外部装置からデータを受信している期間は、スケルチ信号は検出されず、またそれに伴いスケルチ信号2は発生されない。
つぎに、受信終了から送信開始までの期間(図2においては時刻t2からt4の期間)または送信終了から受信開始までの期間(図2においては時刻t6からt7の期間)、スケルチ検出回路16には送信または受信データが入力されず、また受信データラインからもデータが入力されないため、スケルチ期間であることを検出し、スケルチ信号1を発生する。
スケルチ期間がスケルチ検出回路16の応答期間より長いと(図2において時刻t2からt4の期間に相当する)、スケルチ信号1を発生することができる。
しかし、スケルチ期間が短く、スケルチ検出回路16が十分応答できない時(図2において、時刻t6からt7の期間に相当する)、スケルチ信号1を発生することはできず欠落してしまう。
送信制御信号がスケルチ制御回路17に供給され、送信期間中のスケルチ信号をマスクした信号を生成する。
さらに、送信期間がマスクされたスケルチ信号に送信制御信号を用いて擬似的な送信期間のスケルチ信号をマスクし、この信号を送信制御信号と論理演算して、欠落した送信−受信期間のスケルチ信号2を復元させる。この復元したスケルチ信号2を通信制御部15に供給する。
この通信装置10の特徴は、スケルチ検出回路16で生成されるスケルチ信号をスケルチ制御回路17において送信制御信号を用いて制御されたスケルチ信号を生成させることにあり、これによってスケルチ検出回路16で生成されたスケルチ信号の欠落個所を復元したスケルチ信号の生成が可能となる。
スケルチ期間がスケルチ検出回路16の応答期間より長いと(図2において時刻t2からt4の期間に相当する)、スケルチ信号1を発生することができる。
しかし、スケルチ期間が短く、スケルチ検出回路16が十分応答できない時(図2において、時刻t6からt7の期間に相当する)、スケルチ信号1を発生することはできず欠落してしまう。
送信制御信号がスケルチ制御回路17に供給され、送信期間中のスケルチ信号をマスクした信号を生成する。
さらに、送信期間がマスクされたスケルチ信号に送信制御信号を用いて擬似的な送信期間のスケルチ信号をマスクし、この信号を送信制御信号と論理演算して、欠落した送信−受信期間のスケルチ信号2を復元させる。この復元したスケルチ信号2を通信制御部15に供給する。
この通信装置10の特徴は、スケルチ検出回路16で生成されるスケルチ信号をスケルチ制御回路17において送信制御信号を用いて制御されたスケルチ信号を生成させることにあり、これによってスケルチ検出回路16で生成されたスケルチ信号の欠落個所を復元したスケルチ信号の生成が可能となる。
以下、図1に示したスケルチ回路を用いた通信装置の動作を図2のタイミングチャートに基いて具体的に説明する。
図2(E)に示すように、通常のスケルチ期間の長短に係わらずスケルチ信号(マスク)がスケルチ信号1の終わり(t5)から、受信開始時刻t8までの期間ハイレベルに維持される。図2(A)に示す、通信ラインもしくは通信制御部15−入出力制御部14間の受信データライン上の信号あるいは両信号を用いてスケルチ検出回路16から出力される送信−受信期間が欠落(図2(C)のa)したスケルチ信号1をスケルチ制御回路17に入力する。
スケルチ制御回路17では送信制御信号(図2(D))を用いて送信期間中のスケルチ信号をマスク(c)した信号(図2(E))を生成する。さらに、送信期間がマスクされたスケルチ信号(図2(E))に送信制御信号を用いて擬似的な送信期間のスケルチ信号(d)をAND処理でマスクすることにより、欠落した送信-受信期間のスケルチ信号(図2(C)のaに相当する信号)を復元(e)させたスケルチ信号2(図2(F))を生成する。
スケルチ制御回路17で生成されたスケルチ信号2を通信制御部15で使用することで通信状態の正確な管理制御などが可能となる。スケルチ制御回路17内では送信制御信号を用いてマスク処理や送信−受信期間の擬似的なスケルチ信号のAND処理を行うにあたり、送信制御信号をクロックや遅延バッファーなどを用いて位相を遅らせた制御信号の生成することで、それら信号を用いてスケルチ信号を制御することも可能である。
図2(E)に示すように、通常のスケルチ期間の長短に係わらずスケルチ信号(マスク)がスケルチ信号1の終わり(t5)から、受信開始時刻t8までの期間ハイレベルに維持される。図2(A)に示す、通信ラインもしくは通信制御部15−入出力制御部14間の受信データライン上の信号あるいは両信号を用いてスケルチ検出回路16から出力される送信−受信期間が欠落(図2(C)のa)したスケルチ信号1をスケルチ制御回路17に入力する。
スケルチ制御回路17では送信制御信号(図2(D))を用いて送信期間中のスケルチ信号をマスク(c)した信号(図2(E))を生成する。さらに、送信期間がマスクされたスケルチ信号(図2(E))に送信制御信号を用いて擬似的な送信期間のスケルチ信号(d)をAND処理でマスクすることにより、欠落した送信-受信期間のスケルチ信号(図2(C)のaに相当する信号)を復元(e)させたスケルチ信号2(図2(F))を生成する。
スケルチ制御回路17で生成されたスケルチ信号2を通信制御部15で使用することで通信状態の正確な管理制御などが可能となる。スケルチ制御回路17内では送信制御信号を用いてマスク処理や送信−受信期間の擬似的なスケルチ信号のAND処理を行うにあたり、送信制御信号をクロックや遅延バッファーなどを用いて位相を遅らせた制御信号の生成することで、それら信号を用いてスケルチ信号を制御することも可能である。
つぎに他の実施形態例としてUSB(Universal Serial Bus)の通信装置について図3にその回路構成を示す。
図3に示すUSB通信装置30は、USB通信ラインDP/DMの入出力制御を行うTransceiver(トランシーバー)部38、送信信号のシリアル/パラレル変換やDP/DMライン上の状態を示すLine state信号の制御を行うSERDES(Serializer/Deserializer)部39、USB通信ライン信号の有無を検出するスケルチ検出回路40、スケルチ検出回路で生成されるスケルチ信号を制御するスケルチ制御回路41、スケルチ信号からLine state信号を生成するLine state生成回路42から構成されている。
図3に示すUSB通信装置30は、USB通信ラインDP/DMの入出力制御を行うTransceiver(トランシーバー)部38、送信信号のシリアル/パラレル変換やDP/DMライン上の状態を示すLine state信号の制御を行うSERDES(Serializer/Deserializer)部39、USB通信ライン信号の有無を検出するスケルチ検出回路40、スケルチ検出回路で生成されるスケルチ信号を制御するスケルチ制御回路41、スケルチ信号からLine state信号を生成するLine state生成回路42から構成されている。
SERDES39の入力にはTXVALID(送信有効)信号が供給され、この出力端子はTransceiver38の送信部(送信バッファー)31に接続され送信データTXDTを転送し、またSERDES39から出力される(送信)制御信号XHSOENで送信部31を制御する。送信部31から制御信号XHSOENに応じて送信データがDP/DMの通信ラインに出力される。
DP/DMの通信ラインはTranceiver38の受信部(受信バッファー)32に接続される共にスケルチ検出回路40に接続され、入力データが供給される。受信部32の出力はSERDES39にRXDT(受信データ)を供給すると共にスケルチ検出回路40にも供給する。スケルチ検出回路40の出力はスケルチ制御回路41の入力に接続され、スケルチ期間を示すSQUELCH(スケルチ)1信号を供給する。
スケルチ制御回路41にはSQUELCH1信号と、SERDES39から出力される通信制御信号とSERDES39の入力に供給されるTXVALID信号とが供給され、スケルチ信号を復元してSQUELCH2の信号をSERDES39に内蔵されたLine State生成回路42に供給する。このLine State生成回路42はSQUELCH2信号などに応じて通信ラインの状態を示すLine State信号を出力する。
DP/DMの通信ラインはTranceiver38の受信部(受信バッファー)32に接続される共にスケルチ検出回路40に接続され、入力データが供給される。受信部32の出力はSERDES39にRXDT(受信データ)を供給すると共にスケルチ検出回路40にも供給する。スケルチ検出回路40の出力はスケルチ制御回路41の入力に接続され、スケルチ期間を示すSQUELCH(スケルチ)1信号を供給する。
スケルチ制御回路41にはSQUELCH1信号と、SERDES39から出力される通信制御信号とSERDES39の入力に供給されるTXVALID信号とが供給され、スケルチ信号を復元してSQUELCH2の信号をSERDES39に内蔵されたLine State生成回路42に供給する。このLine State生成回路42はSQUELCH2信号などに応じて通信ラインの状態を示すLine State信号を出力する。
通信装置30の実施形態例としてUSBの動作について図3のブロック図と図4のタイミングチャート図を用いて説明する。実施形態例のUSBの通信装置の制御方法としては、DP/DMライン(図4(A))もしくはSERDES部39-Transceiver部38間の受信データを示すRXDT信号あるいは両信号を用いてスケルチ検出回路40から出力される送信−受信期間が欠落(a)したSQUELCH(スケルチ)1(図4(C))をスケルチ制御回路41に入力する。
スケルチ制御回路41ではTransceiver部38の送信バッファー31のEnable制御に使用するXHSOEN(図4(D))もしくはUTMI(USB2.0 Transceiver Macrocell Interface)規格で定められた送信へのTXVALID信号(図4(D))あるいは両信号を用いて送信期間中のスケルチ信号をマスク(c)した信号(図4(E))を生成する。
さらに、送信期間がマスクされたスケルチ信号にXHSOENもしくはTXVALID信号を用いて擬似的な送信期間のスケルチ信号(d)をAND処理でマスクすることにより、欠落した送信−受信期間のスケルチ信号(a)を復元(e)させたSQUELCH(スケルチ)2(図4(F))を生成する。
スケルチ制御回路41で生成されたSQUELCH2をSERDES39内部のLine State生成回路42などで使用することでLine State信号の生成やSERDES部内部の正確な管理制御が可能となる。
スケルチ制御回路41ではTransceiver部38の送信バッファー31のEnable制御に使用するXHSOEN(図4(D))もしくはUTMI(USB2.0 Transceiver Macrocell Interface)規格で定められた送信へのTXVALID信号(図4(D))あるいは両信号を用いて送信期間中のスケルチ信号をマスク(c)した信号(図4(E))を生成する。
さらに、送信期間がマスクされたスケルチ信号にXHSOENもしくはTXVALID信号を用いて擬似的な送信期間のスケルチ信号(d)をAND処理でマスクすることにより、欠落した送信−受信期間のスケルチ信号(a)を復元(e)させたSQUELCH(スケルチ)2(図4(F))を生成する。
スケルチ制御回路41で生成されたSQUELCH2をSERDES39内部のLine State生成回路42などで使用することでLine State信号の生成やSERDES部内部の正確な管理制御が可能となる。
つぎに、スケルチ制御回路41の具体的実施形態例について述べる。
図5に通信装置のUSBの構成図例のスケルチ制御回路50の構成図例を示す。スケルチ制御回路50は、XHSOEN信号の反転信号を生成するインバータ回路53、生成された反転信号を遅らせる遅延バッファー54a1,…,54an、反転信号と遅延信号のOR回路(55a)、スケルチ検出回路からのスケルチ(SQUELCH1)信号とOR回路(55a)で生成された信号のOR回路(55b)、OR回路(55b)で生成された信号とXHSOEN信号とのAND回路(56)から構成されている。
図5に通信装置のUSBの構成図例のスケルチ制御回路50の構成図例を示す。スケルチ制御回路50は、XHSOEN信号の反転信号を生成するインバータ回路53、生成された反転信号を遅らせる遅延バッファー54a1,…,54an、反転信号と遅延信号のOR回路(55a)、スケルチ検出回路からのスケルチ(SQUELCH1)信号とOR回路(55a)で生成された信号のOR回路(55b)、OR回路(55b)で生成された信号とXHSOEN信号とのAND回路(56)から構成されている。
他の実施形態例としてUSBの通信装置に用いられる、スケルチ制御回路70の構成図を図6に示す。
図6に示すスケルチ制御回路70は、XHSOEN信号の反転信号を生成するインバータ回路73、生成された反転信号を遅らせるFlip Flop74b1,…,Flip Flop74bn、反転信号と遅延信号のOR回路75a、スケルチ検出回路からのスケルチ(SQUELCH1)信号とOR回路45aで生成された信号のOR回路75b、OR回路75bで生成された信号とXHSOEN信号とのAND回路76から構成されている。
このスケルチ制御回路70は図5に示したスケルチ制御回路50と遅延回路の構成が異なり、図5の遅延バッファー54a1,…,遅延バッファー54anをFlip Flop74b1,…,Flip Flop74bnに置換した回路構成となっている。しかし、両者はXHSOEN信号の反転した信号を遅延するために用いられその回路機能は同じである。
図6に示すスケルチ制御回路70は、XHSOEN信号の反転信号を生成するインバータ回路73、生成された反転信号を遅らせるFlip Flop74b1,…,Flip Flop74bn、反転信号と遅延信号のOR回路75a、スケルチ検出回路からのスケルチ(SQUELCH1)信号とOR回路45aで生成された信号のOR回路75b、OR回路75bで生成された信号とXHSOEN信号とのAND回路76から構成されている。
このスケルチ制御回路70は図5に示したスケルチ制御回路50と遅延回路の構成が異なり、図5の遅延バッファー54a1,…,遅延バッファー54anをFlip Flop74b1,…,Flip Flop74bnに置換した回路構成となっている。しかし、両者はXHSOEN信号の反転した信号を遅延するために用いられその回路機能は同じである。
つぎに、スケルチ制御回路50,70の動作について述べる。スケルチ制御回路50,70は上述したように遅延回路が異なるが、その機能は同じであるので、図5、図6のブロック図、図7のタイミングチャート図を用いて説明する。
スケルチ制御回路50,70の制御方法としては、XHSOEN信号をインバータ回路53(73)へ入力し反転した信号を生成する(図7(C))。生成された反転信号を遅延バッファー54a1,…,54anまたはFlip Flop74b1,…,74bnを用いて遅延させたXHSOEN_d信号を生成する(図7(D))。この時、スケルチ検出回路40の遅延特性に依存させて遅延バッファー及びFlip Flopの段数を決定する。反転信号と遅延信号XHSOEN_d信号をOR回路55a(75a)に入力しマスク用の信号を生成する(図7(E))。
マスク用の信号とスケルチ検出回路40から入力されたSQULCH1をOR回路55b(75b)へ入力し、送信期間のスケルチ信号がマスクされた信号を生成する(図7(F))。この生成された信号とXHSOEN信号をAND回路56(76)に入力することで、欠落した送信-受信期間のスケルチ信号を復元させたSQUELCH2、たとえば図7(G)においては時刻t76からt77の波形を生成することが可能となる。
スケルチ制御回路50,70の制御方法としては、XHSOEN信号をインバータ回路53(73)へ入力し反転した信号を生成する(図7(C))。生成された反転信号を遅延バッファー54a1,…,54anまたはFlip Flop74b1,…,74bnを用いて遅延させたXHSOEN_d信号を生成する(図7(D))。この時、スケルチ検出回路40の遅延特性に依存させて遅延バッファー及びFlip Flopの段数を決定する。反転信号と遅延信号XHSOEN_d信号をOR回路55a(75a)に入力しマスク用の信号を生成する(図7(E))。
マスク用の信号とスケルチ検出回路40から入力されたSQULCH1をOR回路55b(75b)へ入力し、送信期間のスケルチ信号がマスクされた信号を生成する(図7(F))。この生成された信号とXHSOEN信号をAND回路56(76)に入力することで、欠落した送信-受信期間のスケルチ信号を復元させたSQUELCH2、たとえば図7(G)においては時刻t76からt77の波形を生成することが可能となる。
つぎに他の実施形態例としてのUSBの通信装置に用いられるスケルチ制御回路90の構成図を図8に示す。
図8のスケルチ制御回路90は、TXVALID信号の反転信号を生成するインバータ回路93、TXVALID信号を遅らせる遅延バッファー94a1,…,遅延バッファー94an、TXVALID信号と遅延信号のOR回路95a、スケルチ検出回路40からのスケルチ(SQUELCH1)信号とOR回路95bで生成された信号のOR回路95b、OR回路95bで生成された信号とXHSOEN信号の反転信号とのAND回路96から構成されている。
図8のスケルチ制御回路90は、TXVALID信号の反転信号を生成するインバータ回路93、TXVALID信号を遅らせる遅延バッファー94a1,…,遅延バッファー94an、TXVALID信号と遅延信号のOR回路95a、スケルチ検出回路40からのスケルチ(SQUELCH1)信号とOR回路95bで生成された信号のOR回路95b、OR回路95bで生成された信号とXHSOEN信号の反転信号とのAND回路96から構成されている。
さらに他の実施形態例としてUSBの通信装置に用いられるスケルチ制御回路110の構成図例を図9に示す。
図9は、TXVALID信号の反転信号を生成するインバータ回路113、TXVALID信号を遅らせるFlip Flop114b1,…,Flip Flop114bn、TXVALID信号と遅延信号のOR回路115a、スケルチ検出回路40からのスケルチ(SQUELCH1)信号とOR回路115aで生成された信号のOR回路115b、OR回路115bで生成された信号とTXVALID信号の反転信号とのAND回路116から構成されている。
このスケルチ制御回路110は、図8に示したスケルチ制御回路90の回路構成にあるTXVALID信号を遅延させるための回路構成が異なり、遅延バッファー回路94b1,…,遅延バッファー回路94bnをFlip Flop114b1,…,114bnに置換した。しかし、両者ともTXVALID信号を反転した信号を遅延させるために用いられ、回路機能は同じである。
図9は、TXVALID信号の反転信号を生成するインバータ回路113、TXVALID信号を遅らせるFlip Flop114b1,…,Flip Flop114bn、TXVALID信号と遅延信号のOR回路115a、スケルチ検出回路40からのスケルチ(SQUELCH1)信号とOR回路115aで生成された信号のOR回路115b、OR回路115bで生成された信号とTXVALID信号の反転信号とのAND回路116から構成されている。
このスケルチ制御回路110は、図8に示したスケルチ制御回路90の回路構成にあるTXVALID信号を遅延させるための回路構成が異なり、遅延バッファー回路94b1,…,遅延バッファー回路94bnをFlip Flop114b1,…,114bnに置換した。しかし、両者ともTXVALID信号を反転した信号を遅延させるために用いられ、回路機能は同じである。
図8と図9に示したスケルチ制御回路90(110)の動作について述べる。両スケルチ制御回路90,110は、遅延回路が異なるだけで、機能は同じであるから、図8、図9のブロック図と図10のタイミングチャート図を用いて説明する。
スケルチ制御回路90(110)の制御動作は、TXVALID信号を遅延バッファー94a1,…94anまたはFlip Flop114b1,…,114bnを用いて遅延させたTXVALID_d信号を生成する(図10(C))。この時、スケルチ検出回路40の遅延特性に依存させて遅延バッファー及びFlip Flopの段数を決定する。
TXVALID信号と遅延信号TXVALID_d信号をOR回路95a(115a)に入力しマスク用の信号を生成する(図10(D))。マスク用の信号とスケルチ検出回路40から入力されたSQUELCH1をOR回路95b(115b)へ入力し、送信期間のスケルチ信号がマスクされた信号を生成する(図10(E))。
更にTXVALID信号をインバータ回路93(113)へ入力し反転した信号を生成する(図10(F))。生成された反転信号と送信期間のスケルチ信号がマスクされた信号をAND回路96(116)に入力することで、欠落した送信-受信期間のスケルチ信号を復元させたSQUELCH2を生成することが可能となる(図10(G))。
スケルチ制御回路90(110)の制御動作は、TXVALID信号を遅延バッファー94a1,…94anまたはFlip Flop114b1,…,114bnを用いて遅延させたTXVALID_d信号を生成する(図10(C))。この時、スケルチ検出回路40の遅延特性に依存させて遅延バッファー及びFlip Flopの段数を決定する。
TXVALID信号と遅延信号TXVALID_d信号をOR回路95a(115a)に入力しマスク用の信号を生成する(図10(D))。マスク用の信号とスケルチ検出回路40から入力されたSQUELCH1をOR回路95b(115b)へ入力し、送信期間のスケルチ信号がマスクされた信号を生成する(図10(E))。
更にTXVALID信号をインバータ回路93(113)へ入力し反転した信号を生成する(図10(F))。生成された反転信号と送信期間のスケルチ信号がマスクされた信号をAND回路96(116)に入力することで、欠落した送信-受信期間のスケルチ信号を復元させたSQUELCH2を生成することが可能となる(図10(G))。
このように、上述した通信装置において、スケルチ制御回路を用いることでスケルチ検出回路のアナログ特性が劣る場合に発生する送信−受信期間のスケルチ信号の欠落した信号から送信制御信号を用いて欠落した信号を復元させた信号を生成することが可能となる。
また、スケルチ制御回路を加えることで前述したスケルチ検出回路のアナログ特性を向上させるための電流値の増加を抑制でき、低消費電力化を可能とする。
さらに、スケルチ検出回路のアナログ特性の製造バラツキによるスケルチ信号の遅延値のバラツキを考慮が低減されることで、製造のコストダウンや良品率の上昇が容易に実現できる。
また、スケルチ制御回路を加えることで前述したスケルチ検出回路のアナログ特性を向上させるための電流値の増加を抑制でき、低消費電力化を可能とする。
さらに、スケルチ検出回路のアナログ特性の製造バラツキによるスケルチ信号の遅延値のバラツキを考慮が低減されることで、製造のコストダウンや良品率の上昇が容易に実現できる。
10…通信装置、14…入出力制御部、15…通信制御部、16,40…スケルチ検出回路、17,41,50,70,90,110…スケルチ制御回路、30…USB通信装置、38…Transceiver(トランシーバー)、39…SERDES、41…Line Status生成回路、53,73,93,113…インバータ回路、54a1〜54an,94a1〜94an…遅延バッファー、55a,55b,75a,75b,95a,95b,115a,115b…OR回路(オアー回路)、56,76,96,116…AND回路(アンド回路)。
Claims (13)
- 送信または受信信号に応じて通信ライン上の信号の有無を検出し第1のスケルチ信号を発生するスケルチ検出回路と、
前記スケルチ検出回路から出力された第1のスケルチ信号と送信制御信号に応じてスケルチマスク信号を発生し、該スケルチマスク信号と前記制御信号に応じて第2のスケルチ信号を生成するスケルチ制御回路と
を有するスケルチ回路。 - 前記スケルチマスク信号は、前記送信制御信号を遅延した信号と前記第1のスケルチ信号を用いて発生する
請求項1記載のスケルチ回路。 - 前記第2のスケルチ信号は、前記スケルチマスク信号と前記第1のスケルチ信号と論理演算して発生する
請求項1記載のスケルチ回路。 - 前記送信制御信号を遅延した信号は、遅延部を用いて遅延した
請求項2記載のスケルチ回路。 - 送信または受信データラインを有しデータを転送するとともに送信制御信号を転送する通信制御部と、
前記通信制御部に送信または受信データを転送し、通信ラインにデータを出力する入出力制御部と、
前記通信ラインからのデータと前記受信ラインからのデータに応じて前記通信ライン上の信号の有無を示す第1のスケルチ信号を発生するスケルチ検出回路と、
前記送信制御信号と前記第1のスケルチ信号に応じて第2のスケルチ信号を発生し、前記通信制御部にスケルチ信号を供給するスケルチ制御回路と
を有する通信装置。 - 前記スケルチ制御回路は、前記スケルチ検出回路から出力された前記第1のスケルチ信号と前記送信制御信号が供給され論理演算されてスケルチマスク信号を発生し、該スケルチマスク信号と前記送信制御信号に応じて前記第2のスケルチ信号を生成する
請求項5記載の通信装置。 - 前記スケルチマスク信号は、前記送信制御信号を遅延した信号と前記第1のスケルチ信号を用いて発生する
請求項6記載の通信装置。 - 前記第2のスケルチ信号は、前記スケルチマスク信号と前記第1のスケルチ信号と論理演算して発生する
請求項6記載の通信装置。 - 前記送信制御信号を遅延した信号は、遅延部を用いて遅延した
請求項6記載の通信装置。 - 送信または受信データラインを有し、データを転送するとともに送信制御信号を転送するSERDES部と、
前記SERDES部に送信または受信データを転送するとともに、通信ラインにデータを出力するトランシーバー部と、
前記通信ラインからのデータと前記受信ラインからのデータに応じて前記通信ライン上の信号の有無を示す第1のスケルチ信号を発生するスケルチ検出回路と、
前記送信制御信号と前記第1のスケルチ信号と前記SERDES部に供給する送信有効制御信号に応じて第2のスケルチ信号を発生し、前記SERDES部に前記第2のスケルチ信号を供給するスケルチ制御回路と
を有する通信装置。 - 前記スケルチ制御回路は、前記スケルチ検出回路から出力された前記第1のスケルチ信号と前記送信制御信号が供給され論理演算されてスケルチマスク信号を発生し、該スケルチマスク信号と前記送信制御信号に応じて前記第2のスケルチ信号を生成する
請求項10記載の通信装置。 - 前記スケルチマスク信号は、前記送信制御信号を遅延した信号と前記第1のスケルチ信号を用いて発生する
請求項11記載の通信装置。 - 前記第2のスケルチ信号は、前記スケルチマスク信号と前記第1のスケルチ信号と論理演算して発生する
請求項11記載の通信装置。
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2011010244A (ja) * | 2009-06-29 | 2011-01-13 | Hitachi-Lg Data Storage Inc | 情報検出装置及び方法 |
US8176227B2 (en) * | 2009-12-01 | 2012-05-08 | Freescale Semiconductor, Inc. | Method and system for high-speed detection handshake in universal serial bus based data communication system |
JP5504115B2 (ja) * | 2010-09-28 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | Usb通信装置、及びusb通信装置の消費電力削減方法 |
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Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5179577A (en) * | 1991-06-06 | 1993-01-12 | Digital Equipment Corporation | Dynamic threshold data receiver for local area networks |
US5436934A (en) * | 1992-08-13 | 1995-07-25 | 3 Com Corporation | Differential high frequency level detector and data restoration circuit including squelch offset and slicing offset |
US6259904B1 (en) * | 1997-10-06 | 2001-07-10 | Motorola, Inc. | Fast squelch circuit and method |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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