WO2012017732A1 - 送信装置、受信装置および送受信システム - Google Patents

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WO2012017732A1
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data
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transmission
phase shift
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浩伸 秋田
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ザインエレクトロニクス株式会社
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals

Definitions

  • the present invention relates to a transmission device, a reception device, and a transmission / reception system.
  • a clock generation technique using spread spectrum is known as a technique for reducing EMI (electromagnetic interference) noise caused by the clock.
  • EMI electromagnetic interference
  • This SS technology temporally modulates the frequency of the clock transmitted from the transmission device to the reception device, thereby expanding the bandwidth of the frequency spectrum of the clock and reducing the peak intensity of the frequency spectrum. This is intended to reduce EMI noise.
  • a transmission apparatus employing such SS technology needs to include a spread spectrum clock generator (SSCG) for generating a clock whose frequency is temporally modulated.
  • SSCG spread spectrum clock generator
  • Patent Documents 1 to 11 disclose inventions related to SS technology and SSCG.
  • a transmission apparatus that employs a conventional SS technology and includes a conventional SSCG has a large circuit scale, and when configured by a semiconductor integrated circuit, has a large semiconductor chip area.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a transmission apparatus capable of reducing EMI noise while suppressing an increase in circuit scale.
  • the present invention also provides a receiving apparatus suitable for receiving a clock and data transmitted from such a transmitting apparatus, and such a transmitting apparatus and receiving apparatus for transmitting and receiving data with low noise.
  • Another object of the present invention is to provide a transmission / reception system capable of performing the above.
  • a transmission device of the present invention includes a clock transmission unit that generates and transmits a clock that is intermittently phase-shifted, and a data transmission unit that transmits data in synchronization with the clock transmitted by the clock transmission unit. It is characterized by providing.
  • the clock transmission unit may generate and send a clock given a phase shift by switching a clock selected from among the multiphase clocks.
  • the clock transmission unit may transmit the clock with a phase shift at the timing of transmission of specific data among the data transmitted from the data transmission unit.
  • the data transmission unit transmits a phase shift notification command for notifying the phase shift timing when a phase shift is given to the clock transmitted from the clock transmission unit.
  • the data transmission unit preferably transmits a phase shift notification command immediately before the phase shift is given to the clock transmitted from the clock transmission unit. Further, it is preferable that the data transmission unit transmits dummy data following the phase shift notification command.
  • the receiving device of the present invention is a receiving device that receives a clock and data transmitted from the transmitting device in synchronization with each other, and is received by (1) a clock receiving unit that receives the clock and (2) a clock receiving unit.
  • a data receiver that samples and receives data in synchronization with the clock, and (3) the data received by the data receiver is received by the clock receiver and the data received by the data receiver, respectively.
  • a data processing unit for invalidating data reception by the data receiving unit at a timing notified by the phase shift notification command when the phase shift notification command notifies the timing at which the phase shift occurs .
  • the transmission / reception system of the present invention comprises (1) the above-described transmission device and reception device of the present invention, and (2) the clock reception unit of the reception device receives the clock transmitted by the clock transmission unit of the transmission device, (3) The data receiving unit of the receiving device receives the data transmitted by the data transmitting unit of the transmitting device, and (4) the data processing unit of the receiving device is transmitted by the data transmitting unit of the transmitting device and When the data received by the data receiving unit is a phase shift notification command, data reception by the data receiving unit at the timing notified by the phase shift notification command is invalidated.
  • FIG. 1 is a diagram illustrating a configuration of a transmission device 10 of a comparative example.
  • FIG. 2 is a diagram illustrating a temporal change in the frequency of the clock clock2 output from the transmission apparatus 10 of the comparative example.
  • FIG. 3 is a diagram illustrating a frequency spectrum of the clock clock2 output from the transmission device 10 of the comparative example.
  • FIG. 4 is a diagram illustrating a temporal change in the phase of the clock clock2 output from the transmission apparatus 10 of the comparative example.
  • FIG. 5 is a diagram illustrating a configuration of the transmission device 10A according to the first embodiment.
  • FIG. 6 is a timing chart of clocks clock1, clock2, clock3, etc. in the transmitting apparatus 10A of the first embodiment.
  • FIG. 7 is a timing chart of data and clocks output from the transmitting apparatus 10A of the first embodiment.
  • FIG. 8 is a diagram illustrating an example of a frequency spectrum of a clock output from the transmission device 10A according to the first embodiment.
  • FIG. 9 is a diagram illustrating another example of the frequency spectrum of the clock output from the transmission device 10A of the first embodiment.
  • FIG. 10 is a diagram showing a clock waveform and a frequency spectrum when SS is not applied.
  • FIG. 11 is a diagram showing a clock waveform and a frequency spectrum when the phase is shifted by ⁇ every 10 pulses in the first embodiment.
  • FIG. 12 is a diagram showing a clock waveform and a frequency spectrum when the phase is shifted by ⁇ every 9 pulses and every 7 pulses in the first embodiment.
  • FIG. 13 is a diagram illustrating a configuration of a transmission device 10B according to the second embodiment.
  • FIG. 14 is a diagram illustrating a configuration of a transmission device 10C according to the third embodiment.
  • FIG. 15 is a timing chart of clocks clock1 and clock2 in the transmission apparatus 10C of the third embodiment.
  • FIG. 16 is a diagram for explaining the relationship between the lengths of the data signal line and the clock signal line from the transmission device to the reception device.
  • FIG. 17 is a diagram for explaining a delay time difference when SS application is not performed.
  • FIG. 18 is a diagram for explaining the delay time difference when the SS application of the comparative example is performed.
  • FIG. 19 is a diagram illustrating a configuration of a transmission device 10D according to the fourth embodiment.
  • FIG. 20 is a timing chart of each data in the transmission device 10D of the fourth embodiment.
  • FIG. 21 is a diagram illustrating a configuration of the receiving device 30 according to the fourth embodiment.
  • FIG. 22 is a timing chart of each data in the receiving device 30 of the fourth embodiment.
  • FIG. 23 is a timing chart of data and a clock in a transmission / reception system including the transmission device 10D and the reception device 30 according to the fourth embodiment.
  • FIG. 24 is a diagram illustrating a configuration example of the transmission / reception system 1 of the fourth embodiment.
  • FIG. 25 is a timing chart of data and clocks in the transmission / reception system 1 of the fourth embodiment.
  • FIG. 1 is a diagram illustrating a configuration of a transmission device 10 of a comparative example.
  • the transmission device 10 of the comparative example includes a transmission data generation unit 11 and an output buffer unit 12.
  • the transmission data generation unit 11 generates data data1 and a clock clock1 to be sent to the receiving device, and outputs them to the output buffer unit 12.
  • the output buffer unit 12 includes a data transmission unit 13 and a clock transmission unit 14.
  • the data transmission unit 13 is connected to the reception device via a high-speed serial data line.
  • the data transmission unit 13 includes a FIFO (first-in first-out) memory.
  • the data data1 output from the transmission data generation unit 11 is input to and stored in the FIFO memory, and the data stored in the FIFO memory
  • the dummy data added as necessary is output to the receiving device as data data2.
  • the timing at which the FIFO memory of the data transmission unit 13 inputs and stores the data data1 is instructed by the clock clock1 output from the transmission data generation unit 11.
  • the timing at which the FIFO memory of the data transmission unit 13 outputs the data data2 is specified by the clock clock2 output from the clock transmission unit 14.
  • the clock transmission unit 14 is connected to a receiving device via a clock line.
  • the clock transmission unit 14 includes an SSCG, inputs the clock clock1 output from the transmission data generation unit 11, and outputs the clock clock2 generated by temporally modulating the frequency (SS application) of the clock clock1. .
  • the clock clock2 output from the clock transmission unit 14 is used as a signal for instructing output of data data2 from the FIFO memory of the data transmission unit 13 in addition to being transmitted to the reception device. As a result, the data transmission unit 13 can transmit data data2 in synchronization with the clock clock2 transmitted by the clock transmission unit 14.
  • FIG. 2 is a diagram illustrating a temporal change in the frequency of the clock clock2 output from the transmission device 10 of the comparative example.
  • the clock clock1 before SS application has a constant frequency f0
  • the frequency of the clock clock2 after SS application is modulated in a triangular wave shape.
  • the modulation frequency of the clock clock2 is fmod (the modulation period is 1 / fmod)
  • the center frequency of the clock clock2 is f0
  • the modulation amplitude of the clock clock2 is ⁇ f.
  • FIG. 3 is a diagram illustrating a frequency spectrum of the clock clock2 output from the transmission device 10 of the comparative example.
  • the frequency spectrum of the clock clock1 before SS application is concentrated at the frequency f0, whereas the frequency spectrum of the clock clock2 after SS application as shown in FIG. 2 has a width 2 ( ⁇ f + fmod centered on the frequency f0). ) And the peak intensity is reduced. Thereby, reduction of EMI noise can be aimed at.
  • FIG. 4 is a diagram illustrating a temporal change in the phase of the clock clock2 output from the transmission device 10 of the comparative example.
  • the phase of the clock clock2 after application of SS is obtained by integrating the frequency f (t) shown in FIG.
  • f (t) the frequency shown in FIG.
  • the amplitude ⁇ ph of the phase fluctuation of the clock clock2 after applying SS is expressed by the following equation (1).
  • the phase fluctuation amplitude ⁇ ph is 250 ⁇ 2 ⁇ (rad).
  • the variation of the phase of the clock clock2 after the application of SS is about ⁇ 250 cycles at maximum.
  • the clock transmission unit 14 of the transmission device 10 of the comparative example includes an SSCG for generating and outputting the clock clock2 after the application of SS as shown in FIG.
  • the SSCG basically has a PLL (phase lock loop) circuit configuration, and generates and outputs a clock clock2 frequency-modulated by the PLL circuit.
  • PLL phase lock loop
  • an SSCG including such a PLL circuit has a large circuit scale and is vulnerable to noise.
  • the data transmission unit 13 of the transmission device 10 of the comparative example inputs the data data1 in synchronization with the clock clock1 before the application of SS, and outputs the data data2 in synchronization with the clock clock2 after the application of SS.
  • the output data data2 has the above phase difference of ⁇ ph with respect to the input data data1.
  • the transmission apparatus 10 needs to include a FIFO memory. The larger the phase variation amplitude ⁇ ph of the clock clock2 after applying SS, the greater the capacity of the FIFO memory. Therefore, such a FIFO memory also has a large circuit scale.
  • the transmission device 10 of the comparative example has a large circuit scale, and a semiconductor chip area is large when it is configured by a semiconductor integrated circuit.
  • the transmitting apparatuses 10A to 10D of the present embodiment described below do not need to include SSCG because the clock transmitting unit generates and transmits a clock with intermittent phase shift. EMI noise can be reduced while suppressing an increase in circuit scale.
  • FIG. 5 is a diagram illustrating a configuration of the transmission device 10A according to the first embodiment.
  • the transmission device 10A of the first embodiment includes a transmission data generation unit 11 and an output buffer unit 12A.
  • the transmission data generation unit 11 generates data data1 and a clock clock1 to be sent to the receiving device, and outputs them to the output buffer unit 12A.
  • the output buffer unit 12A includes a data transmission unit 13 and a clock transmission unit 14A.
  • the transmission device 10A of the first embodiment shown in FIG. 5 is different in that an output buffer unit 12A is provided instead of the output buffer unit 12. Further, the difference is that a clock transmission unit 14A is provided instead of the clock transmission unit 14.
  • the clock transmission unit 14A includes a PLL 15, a counter 16, and a clock inversion unit 17.
  • the clock transmission unit 14A can generate a clock clock2 that is intermittently given a phase shift based on the input clock clock1, and can transmit the clock clock2. .
  • the clock clock2 to which the phase shift is intermittently applied is the same as the clock clock2 in which the voltage amplitude is intermittently inverted if the amount of the phase shift is ⁇ (180 degrees).
  • the PLL 15 receives the clock clock1 output from the transmission data generation unit 11, generates a clock clock3 having a frequency obtained by multiplying the frequency of the input clock clock1 by a certain value, and outputs the clock clock3.
  • the counter 16 receives the clock clock 3 output from the PLL 15, counts the pulses of the clock clock 3, and outputs a clock inversion control signal that becomes a significant value only for a certain period for every certain number of pulses.
  • the clock inversion unit 17 receives the clock clock3 output from the PLL 15 and the clock inversion control signal output from the counter 15, and each time the clock inversion control signal becomes a significant value, the positive phase of the clock clock3 is changed. Switch to reverse phase and output as clock clock2.
  • the data transmitting unit 13 transmits data data2 in synchronization with the clock clock2 output from the clock inverting unit 17 of the clock transmitting unit 14A.
  • FIG. 6 is a timing chart of clocks clock1, clock2, clock3, etc. in the transmission apparatus 10A of the first embodiment.
  • the clock clock 1 input to the PLL 15, the clock clock 3 output from the PLL 15, the inverted signal of the clock clock 3, the clock inversion control signal output from the counter 15, and the clock inversion unit 17
  • the output clock clock2 is shown.
  • the frequency of the clock clock3 output from the PLL15 is 21/20 times the frequency of the clock clock1 input to the PLL15. That is, the period of 21 pulses of the clock clock3 is equal to the period of 20 pulses of the clock clock1.
  • the edge of pulse # 21 of clock clock3 has the same timing as the edge of pulse # 20 of clock clock1.
  • the clock inversion control signal output from the counter 15 becomes a high level only for a certain period every 10 pulses of the clock clock3.
  • the clock clock2 output from the clock inverting unit 17 switches between the normal phase and the reverse phase of the clock clock3 every time the clock inversion control signal becomes high level (that is, every 10 pulses of the clock clock3). And the phase is shifted by ⁇ .
  • the clock clock2 output from the clock inverting unit 17 lacks the one corresponding to the edge of the pulse # 11 of the clock clock3 output from the PLL15. Accordingly, 21 pulses of the clock clock3 are generated during a period of 20 pulses of the clock clock1, and 20 pulses of the clock clock2 are generated.
  • FIG. 7 is a timing chart of data and clocks output from the transmission apparatus 10A of the first embodiment.
  • the clock has no phase shift.
  • the clock is intermittently phase-shifted by ⁇ .
  • the receiving device that receives the data and clock output from the transmitting device 10A may sample the data at the edge of the clock pulse.
  • FIG. 8 is a diagram illustrating an example of a frequency spectrum of a clock output from the transmission device 10A of the first embodiment.
  • the frequency spectrum of the clock clock1 is concentrated at the frequency f0, whereas the frequency spectrum of the clock clock2 output from the transmitting apparatus 10A of the first embodiment has no frequency f0 component, and f0 ⁇ fmod / 2, f0. It has a peak at ⁇ fmod, f0 ⁇ 3fmod / 2,..., And the peak intensity is reduced. Thereby, reduction of EMI noise can be aimed at.
  • fmod is a frequency of timing for giving a phase shift to the clock.
  • the clock output from the transmitting apparatus 10A is given a phase shift for each fixed number of pulses (that is, at a fixed frequency fmod).
  • the clock clock2 output from the transmission apparatus 10A may be given a phase shift every N1 pulse and every N2 pulse.
  • the frequency dividing ratio of the PLL 15 is (N1 + N2 + 1) / (N1 + N2), and the counter 16 outputs a clock inversion control signal that becomes a significant value only for a certain period each time the number of pulses N1 and N2 of the clock clock3 is counted. That's fine.
  • FIG. 9 is a diagram illustrating another example of the frequency spectrum of the clock output from the transmission device 10A of the first embodiment.
  • FIGS. 10A and 10B are diagrams showing a clock waveform and a frequency spectrum when SS is not applied.
  • FIG. 10A shows a clock waveform
  • FIG. 10B shows a frequency spectrum.
  • FIG. 11 is a diagram showing a clock waveform and a frequency spectrum when the phase is shifted by ⁇ every 10 pulses in the first embodiment.
  • FIG. 11A shows the clock waveform
  • FIG. 11B shows the frequency. Shows the spectrum.
  • FIG. 12 is a diagram showing a clock waveform and a frequency spectrum when the phase is shifted by ⁇ every 9 pulses and every 7 pulses in the first embodiment.
  • FIG. 12 (a) shows a clock whose phase is shifted every 9 pulses.
  • the waveform (b) shows the clock waveform shifted in phase every 7 pulses
  • (c) shows the frequency spectrum.
  • the peak intensity of the spectrum is reduced when the phase is shifted by ⁇ every 10 pulses (FIG. 11) compared to when SS is not applied (FIG. 10), and every 9 pulses and 7 pulses.
  • the phase is shifted every time (FIG. 12)
  • the peak intensity of the spectrum is further reduced.
  • the transmission device 10 of the comparative example requires an SSCG and FIFO memory having a large circuit scale, whereas the transmission device 10A of the first embodiment includes a PLL having a fixed frequency division ratio and a FIFO memory having a low capacitance value. Therefore, it is possible to reduce EMI noise while suppressing an increase in circuit scale, and in the case of a semiconductor integrated circuit, the semiconductor chip area is small.
  • FIG. 13 is a diagram illustrating a configuration of the transmission device 10B of the second embodiment.
  • the transmission device 10B of the second embodiment includes a transmission data generation unit 11 and an output buffer unit 12B.
  • the transmission data generation unit 11 generates data data1 and a clock clock1 to be sent to the receiving device, and outputs them to the output buffer unit 12B.
  • the output buffer unit 12B includes a data transmission unit 13 and a clock transmission unit 14B.
  • the transmission device 10B of the second embodiment shown in FIG. 13 includes an output buffer unit 12B instead of the output buffer unit 12A.
  • the difference is that a clock transmission unit 14B is provided instead of the clock transmission unit 14A.
  • the clock transmission unit 14B includes a PLL 15, a counter 16, and a clock selection unit 18.
  • the clock transmission unit 14B can generate a clock clock2 that is intermittently phase-shifted based on the input clock clock1, and can transmit the clock clock2. .
  • the PLL 15 receives the clock clock1 output from the transmission data generation unit 11, generates a multiphase clock clock3 having a frequency obtained by multiplying the frequency of the input clock clock1 by a certain value, and outputs the multiphase clock clock3.
  • the counter 16 inputs any one of the multiphase clocks clock3 output from the PLL 15, counts the pulses of the input clocks, and outputs a clock selection control signal for every fixed number of pulses.
  • the clock selection unit 18 receives the multiphase clock clock3 output from the PLL 15, and also receives the clock selection control signal output from the counter 15, and any one of the multiphase clock clock3 is instructed by the clock selection control signal. Is selected and output as the clock clock2.
  • the data transmission unit 13 transmits data data2 in synchronization with the clock clock2 output from the clock selection unit 18 of the clock transmission unit 14B.
  • the clock to be selected from among the multiphase clocks is switched to generate and send out a clock given a phase shift. Since the clock clock2 having the spectrum can be output, the peak intensity of the spectrum can be further reduced, and the EMI noise can be further reduced.
  • the data transmitted to the receiving device can be received by the receiving device without omission.
  • data loss may be allowed in actual applications.
  • the blanking period data in the video signal may be lost.
  • this blanking period occurs at a constant cycle.
  • the clock transmission unit may not include a PLL.
  • the transmitting apparatus 10C according to the third embodiment intermittently applies a phase shift to a clock using a blanking indicator signal indicating a blanking period.
  • FIG. 14 is a diagram illustrating a configuration of a transmission device 10C according to the third embodiment.
  • a transmission device 10C according to the third embodiment includes a transmission data generation unit 11 and an output buffer unit 12C.
  • the transmission data generation unit 11 generates data data1 and a clock clock1 to be sent to the receiving device, and outputs them to the output buffer unit 12C.
  • the output buffer unit 12C includes a data transmission unit 13 and a clock transmission unit 14C.
  • the transmission device 10C of the third embodiment shown in FIG. 14 includes an output buffer unit 12C instead of the output buffer unit 12A.
  • the difference is that a clock transmission unit 14C is provided instead of the clock transmission unit 14A.
  • the clock transmission unit 14C includes a counter 16 and a clock inversion unit 17, and can generate a clock clock2 that is intermittently phase-shifted based on the input clock clock1 and transmit the clock clock2.
  • the counter 16 inputs a blanking indicator signal indicating a blanking period in the video signal data data1, counts an event where the blanking indicator signal becomes a significant value, and is significant only for a certain period for each certain count value.
  • a clock inversion control signal that is a value is output.
  • the clock inversion unit 17 receives the clock clock1 output from the transmission data generation unit 11, and also receives the clock inversion control signal output from the counter 15, and every time the clock inversion control signal becomes a significant value, the clock clock1 Switch between normal phase and reverse phase and output as clock clock2.
  • the data transmitting unit 13 transmits data data2 in synchronization with the clock clock2 output from the clock inverting unit 17 of the clock transmitting unit 14C.
  • FIG. 15 is a timing chart of clocks clock1 and clock2 in the transmission device 10C of the third embodiment.
  • a clock clock1 a signal obtained by inverting the clock clock1, a blanking indicator signal, and a clock clock2 output from the clock inverting unit 17 are shown in order from the top. Yes.
  • the clock inverting unit 17 switches between the normal phase and the reverse phase of the clock clock1 and outputs it as the clock clock2 by the blanking indicator signal indicating the blanking period. Since the pulse # 10 is missing in the output clock clock2, the data synchronized with this pulse etch is also missing. However, since this missing timing is a blanking period, there is no influence on the video data.
  • phase shift may be performed every time there is a blanking indicator signal, and in this case, the counter 16 is unnecessary. However, when the phase shift is performed at a rate of once every several times in the blanking indicator signal, the counter 16 may be provided as shown in the figure. Further, instead of the blanking indicator signal, another specific signal indicating a timing at which data loss can be permitted may be used.
  • the delay time difference between the data from the transmission device to the reception device and the clock is not a problem.
  • the data signal line and the clock signal line from the transmission device 10 to the reception device 30 are not necessarily equal in length, and FIG. ),
  • the clock signal line may be longer than the data signal line.
  • a buffer may be inserted in the middle of the clock signal line.
  • the number of buffers inserted in the middle of the clock signal line from the transmission device to each reception device may be different. In these cases, there is a delay time difference between the data from the transmitting device to the receiving device and the clock.
  • the delay time difference compensation may be performed on the transmission device side, the reception device side, or may be performed by another device inserted for compensation.
  • FIG. 17 is a diagram for explaining a delay time difference when SS application is not performed.
  • the clock clock shown in FIG. 4A has a constant period.
  • the clock clock2 shown in FIG. 4B has a slight delay time difference with respect to the clock clock shown in FIG.
  • the clock clock2 shown in FIG. 4C has a delay time difference of one cycle with respect to the clock clock2 shown in FIG. In any case, since the delay time difference is constant in time, once the delay time difference is compensated, the effect is maintained thereafter.
  • FIG. 18 is a diagram for explaining the delay time difference when the SS application of the comparative example is performed.
  • the clock clock2 shown in FIG. 4B has a slight delay time difference with respect to the clock clock shown in FIG.
  • the clock clock2 shown in FIG. 3C has a delay time difference of one cycle with respect to the clock clock2 shown in FIG.
  • the clock clock2 shown in FIG. 3D further has a delay time difference of one cycle with respect to the clock clock2 shown in FIG.
  • the delay time difference is equal to or less than one cycle as in the case of FIG. 5B, the delay time difference is constant in time. Therefore, once the delay time difference is compensated, the effect is maintained thereafter. However, if the delay time difference is equal to or greater than one cycle as in the case of FIG. 3C, the delay time difference fluctuates with time, so even if the delay time difference is compensated at some point, the effect is maintained. And always compensate for the delay difference. If the delay time difference further increases as in the case of FIG. 4D, the delay time difference fluctuates and adjustment becomes more difficult.
  • FIG. 19 is a diagram illustrating a configuration of a transmission device 10D according to the fourth embodiment.
  • FIG. 20 is a timing chart of each data in the transmission device 10D of the fourth embodiment.
  • the transmission device 10D of the fourth embodiment includes a transmission data generation unit 21, a notification command generation unit 22, and a parallel-serial conversion unit 23.
  • the transmission data generation unit 21 generates data data1 and clock clock1 to be sent to the receiving device, and outputs them to the notification command generation unit 22.
  • the transmission data generation unit 21 intermittently inserts dummy data (dummy data) in the middle of data (Normal data) that should be transmitted to the receiving device.
  • the dummy data to be inserted is inserted at a timing for giving a phase shift to the clock, and occupies at least two units of the minimum decoding unit of transmission data.
  • the notification command generation unit 22 receives the data data1 output from the transmission data generation unit 21, detects dummy data in the data data1, and replaces the first unit of the dummy data with a phase shift notification command. .
  • the data after the second unit of the dummy data may be sent to the receiving device as it is if there is no problem even if it is sent to the receiving device. However, when a problem occurs on the receiving apparatus side when the data after the second unit of the dummy data is sent to the receiving apparatus as it is, the notification command generation unit 22 does not generate the defect on the dummy data. Replace with other dummy data (dummy data2).
  • the notification command generation unit 22 outputs the data data2 after such replacement to the parallel-serial conversion unit 23.
  • the notification command generator 22 generates a parallel phase shift start signal (phase shift start signal) for instructing the clock to be phase shifted at the timing of the dummy data (dummy data or dummy data2) in the data data2. -Output to serial converter 23.
  • the parallel-serial converter 23 receives the data data2 output from the notification command generator 22 and the phase shift start signal. Then, the parallel-serial conversion unit 23, as in the output buffers 14A to 14C in the first to third embodiments, uses the clock (serial clock0) given the phase shift at the timing indicated by the phase shift start signal. At the same time, serial data (serial data0) converted from data data2 is sent in synchronization with the clock.
  • the serial data (serial data0) includes a phase shift notification command for notifying the timing at which the phase shift is given to the clock (serial clock0), and following this phase shift notification command, dummy data (dummy data or dummy data2) is included.
  • FIG. 21 is a diagram illustrating a configuration of the receiving device 30 according to the fourth embodiment.
  • FIG. 22 is a timing chart of each data in the receiving device 30 according to the fourth embodiment.
  • the receiving device 30 according to the fourth embodiment includes a serial-parallel conversion unit 31 and a data processing unit 32.
  • the data processing unit 32 includes a notification command detection unit 33, a data replacement unit 34, and a decoding unit 35.
  • the serial-parallel converter 31 receives serial data (serial data0) and a clock (serial clock0) sent from the transmission device 10D in synchronization with each other.
  • the serial-parallel conversion unit 31 includes a clock receiving unit that receives a clock (serial0clock0) and a data receiving unit that samples and receives serial data (serial data0) in synchronization with the clock.
  • the serial-parallel converter 31 outputs the parallel data data1 converted from the serial data (serial data0) to the notification command detector 33.
  • the notification command detection unit 33 receives the data data1 output from the serial-parallel conversion unit 31, and detects a phase shift notification command in the data data1. When the notification command detection unit 33 detects the phase shift notification command, the notification command detection unit 33 outputs a notification command detection signal indicating that to the data replacement unit 34. Further, the notification command detection unit 33 outputs the input data data1 as data dagta2 to the data replacement unit 34.
  • the data replacement unit 34 inputs the data dagta2 and the notification command detection signal output from the notification command detection unit 33. Based on the notification command detection signal, the data replacement unit 34 recognizes that the data following the phase shift notification command in the data dagta2 is dummy data, that is, invalid data (Invalidvaldata). Then, the data replacement unit 34 outputs the Valid signal to the decoding unit 35 as a low level during the period of the phase shift notification command and invalid data (Invalid data) which are originally unnecessary. The Valid signal supplied from the data replacement unit 34 to the decoding unit 35 becomes high level when the data data3 supplied from the data replacement unit 34 to the decoding unit 35 is the original data (Normal Data), and the data data3 is invalid data. At some point, it goes low.
  • the data replacement unit 34 replaces the data data3 after the replacement with a value that does not cause inconvenience (for example, 0).
  • the data is output to the decoding unit 35.
  • the decoding unit 35 receives the data data3 and the Valid signal output from the data replacement unit 34, performs necessary processing based on these, and outputs the data data4 to the subsequent stage. As described above, when the received data is a phase shift notification command, the data processing unit 32 including the notification command detection unit 33, the data replacement unit 34, and the decoding unit 35 is notified at the timing notified by the phase shift notification command. Data reception can be disabled.
  • FIG. 23 is a timing chart of data and clocks in a transmission / reception system including the transmission device 10D and the reception device 30 according to the fourth embodiment.
  • the data data1 is synchronized with the clock clock1, and when the clock clock1 is phase-shifted, the data data1 is also phase-shifted by the same shift amount.
  • a phase shift notification command for notifying the phase shift timing is sent from the transmission device 10D to the reception device 30.
  • the receiving device 30 when the received data is a phase shift notification command, the reception of data at the timing notified by the phase shift notification command is invalidated. At this time, if invalid data is set as dummy data, data transmission from the transmission device 10D to the reception device 30 can be performed without any problem.
  • FIG. FIG. 24 is a diagram illustrating a configuration example of the transmission / reception system 1 of the fourth embodiment.
  • the transmission / reception system 1 shown in this figure includes a transmission device 10D and reception devices 30 1 to 30 6 .
  • the transmitting apparatus 10D is substantially the same as the above-described transmitting apparatus 10D, but sends a common clock clock to the six receiving apparatuses 30 1 to 30 6 and sends data data1 to the receiving apparatus 30 1 .
  • delivery, data data2 is sent to the receiving device 30 2, the data data3 sent to the receiving device 30 3, data data4 sent to the receiving device 30 4, the data to the receiving device 30 5 It sends a data5, sends data data6 to the receiving apparatus 30 6.
  • Each of the receiving devices 30 1 to 30 6 is substantially the same as the receiving device 30 described above, but buffers the input clock clock and sends it to the receiving device at the next stage. That is, the reception device 30 1 receives the output data data1 and clock clock from the transmission apparatus 10D, and sends the clock clock which is the input to buffer the next stage of the receiving device 30 2.
  • Receiving apparatus 30 2 inputs the data data2 output from the transmission unit 10D, input the clock clock output from the previous stage of the receiving device 30 1, the next stage of the clock clock which is the input to buffer and it sends to the receiving device 30 3.
  • the receiving apparatus 30 3 inputs the data data3 output from the transmission unit 10D, input the clock clock output from the previous stage of the receiving device 30 2, the next stage of the clock clock which is the input to buffer and it sends to the receiving device 30 4.
  • Receiving apparatus 30 4 inputs the data data4 output from the transmission unit 10D, input the clock clock output from the previous stage of the receiving apparatus 30 3, the next stage of the clock clock which is the input to buffer and it sends to the receiving device 30 5.
  • Receiving device 30 5 inputs the data data5 outputted from the transmitting unit 10D, input the clock clock output from the previous stage of the receiving device 30 4, the next stage of the clock clock which is the input to buffer and it sends to the receiving device 30 6.
  • the receiving apparatus 30 6 inputs the data data6 output from the transmission unit 10D, and inputs an output clock clock from the preceding receiving device 30 5.
  • the delay time difference between the data input to each of the reception devices 30 1 to 30 6 and the clock is different. That is, the later the stage, the greater the delay time difference. Even when there is no delay time difference between the data data1 and clock clock to be input to the first stage of the receiving apparatus 30 1, between the data data2 and the clock clock input to the receiver 30 2 of the second stage there is a delay time difference, greater delay time difference between the third-stage data data3 clock clock that is input to the receiving device 30 3 is present.
  • FIG. 25 is a timing chart of data and clocks in the transmission / reception system 1 of the fourth embodiment.
  • transmitting apparatus 10D transmits 5-bit dummy data f to j following 5-bit phase shift notification commands a to e. It is assumed that a phase shift is caused in the portion of the phase shift notification command e.
  • Each of the receiving devices 30 1 to 30 6 samples data at both the rising and falling timings of the clock.
  • FIG. 4A shows the timing when no phase shift is performed and there is no delay time difference between the data and the clock.
  • FIG (b) ⁇ (g) shows the case where the phase shift, the data and clock input to each receiving apparatus 30 n, as well as, data sampled by the receiving device 30 n, the timing.
  • the receiving apparatus 30 first received data since the phase shift announcement command a ⁇ e, data f ⁇ j following this can be recognized as dummy data.
  • the delay time difference between the clock half cycles (data 1 bit) between the data data2 and the clock clock input to the receiver 30 2 of the second stage occurs.
  • the receiving device 30 2 since the first received data is a phase shift announcement command a ⁇ e, data f ⁇ j following this can be recognized as dummy data.
  • the delay time difference between the clock one period (data 2 bits) between the data data3 and clock clock that is input to the receiving apparatus 30 of the third stage has occurred.
  • the delay time difference between the clock 1.5 cycles (data 3 bits) between the data data4 clock clock input occurs in the receiving apparatus 30 4 of the fourth stage Yes.
  • the delay time difference between the clock two cycles (data 4 bits) between the data data5 and the clock clock that is input to the receiving apparatus 30 6 in the fifth stage occurs.
  • phase shift notification commands a to e are received by the receiving circuits 30 3 to 30 6 respectively.
  • Any dummy data is missing instead of f to j.
  • the configuration shown in FIGS. 24 and 25 is a timing controller in an image display device generally called a flat panel display such as a liquid crystal display (LCD) or a plasma display panel (PDP). It may be used for data transmission between the driver and the driver and data transmission in the memory system.
  • a flat panel display such as a liquid crystal display (LCD) or a plasma display panel (PDP).
  • LCD liquid crystal display
  • PDP plasma display panel

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Abstract

　送信装置１０Ａは、送信データ生成部１１および出力バッファ部１２Ａを備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ａへ出力する。出力バッファ部１２Ａは、データ送信部１３およびクロック送信部１４Ａを含む。クロック送信部１４Ａは、間欠的に位相シフトを与えられたクロックを生成して送出する。データ送信部１３は、クロック送信部１４Ａにより送出されるクロックに同期してデータを送出する。

Description

送信装置、受信装置および送受信システム
　本発明は、送信装置、受信装置および送受信システムに関するものである。
　送信装置から受信装置へクロックおよびデータを伝送する送受信システムにおいて、クロックに因り生じるＥＭＩ（electro magnetic interference）ノイズの低減を図る技術として、スペクトラム拡散（ＳＳ：spread spectrum）によるクロック生成技術が知られている。このＳＳ技術は、送信装置から受信装置へ伝送されるクロックの周波数を時間的に変調することで、クロックの周波数スペクトラムの帯域幅を拡げるとともに、その周波数スペクトラムのピーク強度を小さくして、これにより、ＥＭＩノイズの低減を図るものである。
　このようなＳＳ技術を採用する送信装置は、周波数が時間的に変調されたクロックを生成する為のスペクトラム拡散クロックジェネレータ（ＳＳＣＧ：spread spectrum clock generator）を備える必要がある。特許文献１～１１にはＳＳ技術やＳＳＣＧについての発明が開示されている。
特開２００９－０８９４０７号公報 特開２００８－０２２３４５号公報 特開２００７－２０８７０５号公報 特開２００７－１５８４６６号公報 特開２００７－００６１２１号公報 特開２００６－２１７５３９号公報 特開２００５－０２００８３号公報 特開２００４－３２８２８０号公報 特開２００４－２０８１９３号公報 特開２００４－２０８０３７号公報 特開２００４－２０７８４６号公報
　従来のＳＳ技術を採用し従来のＳＳＣＧを備える送信装置は、回路規模が大きく、半導体集積回路により構成される場合には半導体チップ面積が大きい。
　本発明は、上記問題点を解消する為になされたものであり、回路規模の増大を抑制しつつＥＭＩノイズの低減を図ることができる送信装置を提供することを目的とする。また、本発明は、このような送信装置から送出されたクロックおよびデータを受信するのに好適な受信装置、ならびに、このような送信装置および受信装置を備えていて低ノイズでデータを送受信することができる送受信システムを提供することをも目的とする。
　本発明の送信装置は、間欠的に位相シフトを与えられたクロックを生成して送出するクロック送信部と、クロック送信部により送出されるクロックに同期してデータを送出するデータ送信部と、を備えることを特徴とする。
　クロック送信部は、多相クロックのうちから選択するクロックを切り替えることで、位相シフトを与えられたクロックを生成して送出してもよい。また、クロック送信部は、データ送信部から送出されるデータのうち特定データの送出のタイミングでクロックに位相シフトを与えて送出してもよい。
　本発明の送信装置では、データ送信部は、クロック送信部から送出されるクロックに位相シフトが与えられる際に当該位相シフトタイミングを告知する位相シフト告知コマンドを送出するのが好適である。データ送信部は、クロック送信部から送出されるクロックに位相シフトが与えられる時の直前に位相シフト告知コマンドを送出するのが好適である。また、データ送信部は、位相シフト告知コマンドに続いてダミーデータを送出するのが好適である。
　本発明の受信装置は、送信装置から互いに同期して送出されるクロックおよびデータを受信する受信装置であって、(1) クロックを受信するクロック受信部と、(2) クロック受信部により受信されるクロックに同期してデータをサンプリングして受信するデータ受信部と、(3) データ受信部により受信されたデータが、クロック受信部により受信されるクロックおよびデータ受信部により受信されるデータそれぞれにおいて位相シフトが生じるタイミングを告知する位相シフト告知コマンドであるときに、その位相シフト告知コマンドが告知するタイミングでのデータ受信部によるデータ受信を無効とするデータ処理部と、を備えることを特徴とする。
　本発明の送受信システムは、(1) 上記の本発明の送信装置と受信装置とを備え、(2) 受信装置のクロック受信部が、送信装置のクロック送信部により送出されたクロックを受信し、(3) 受信装置のデータ受信部が、送信装置のデータ送信部により送出されたデータを受信し、(4) 受信装置のデータ処理部が、送信装置のデータ送信部により送出されて受信装置のデータ受信部により受信されたデータが位相シフト告知コマンドであるときに、その位相シフト告知コマンドが告知するタイミングでのデータ受信部によるデータ受信を無効とすることを特徴とする。
　本発明によれば、回路規模の増大を抑制しつつＥＭＩノイズの低減を図ることができる。
図１は比較例の送信装置１０の構成を示す図である。 図２は比較例の送信装置１０から出力されるクロックclock2の周波数の時間的変化を示す図である。 図３は比較例の送信装置１０から出力されるクロックclock2の周波数スペクトラムを示す図である。 図４は比較例の送信装置１０から出力されるクロックclock2の位相の時間的変化を示す図である。 図５は第１実施形態の送信装置１０Ａの構成を示す図である。 図６は第１実施形態の送信装置１０Ａにおけるクロックclock1，clock2およびclock3等のタイミングチャートである。 図７は第１実施形態の送信装置１０Ａから出力されるデータおよびクロックのタイミングチャートである。 図８は第１実施形態の送信装置１０Ａから出力されるクロックの周波数スペクトラムの一例を示す図である。 図９は第１実施形態の送信装置１０Ａから出力されるクロックの周波数スペクトラムの他の一例を示す図である。 図１０はＳＳ印加しない場合のクロックの波形および周波数スペクトラムを示す図である。 図１１は第１実施形態において１０パルス毎にπだけ位相シフトした場合のクロックの波形および周波数スペクトラムを示す図である。 図１２は第１実施形態において９パルス毎および７パルス毎にπだけ位相シフトした場合のクロックの波形および周波数スペクトラムを示す図である。 図１３は第２実施形態の送信装置１０Ｂの構成を示す図である。 図１４は第３実施形態の送信装置１０Ｃの構成を示す図である。 図１５は第３実施形態の送信装置１０Ｃにおけるクロックclock1およびclock2等のタイミングチャートである。 図１６は送信装置から受信装置までのデータ用信号線およびクロック用信号線それぞれの長さの関係を説明する図である。 図１７はＳＳ印加を行っていない場合の遅延時間差を説明する図である。 図１８は比較例のＳＳ印加を行う場合の遅延時間差を説明する図である。 図１９は第４実施形態の送信装置１０Ｄの構成を示す図である。 図２０は第４実施形態の送信装置１０Ｄにおける各データのタイミングチャートである。 図２１は第４実施形態の受信装置３０の構成を示す図である。 図２２は第４実施形態の受信装置３０における各データのタイミングチャートである。 図２３は第４実施形態の送信装置１０Ｄおよび受信装置３０を備える送受信システムにおけるデータおよびクロックのタイミングチャートである。 図２４は第４実施形態の送受信システム１の構成例を示す図である。 図２５は第４実施形態の送受信システム１におけるデータおよびクロックのタイミングチャートである。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一または同等の要素には同一の符号を付し、重複する説明を省略する。また、初めに比較例について説明し、その後に本実施形態について説明する。
　（比較例）
　図１は、比較例の送信装置１０の構成を示す図である。比較例の送信装置１０は、送信データ生成部１１および出力バッファ部１２を備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２へ出力する。出力バッファ部１２は、データ送信部１３およびクロック送信部１４を含む。
　データ送信部１３は、高速シリアルデータラインを介して受信装置と接続されている。データ送信部１３は、ＦＩＦＯ（first-in first-out）メモリを含み、送信データ生成部１１から出力されたデータdata1をＦＩＦＯメモリに入力して記憶し、また、ＦＩＦＯメモリに記憶されているデータおよび必要に応じて付加されるダミーデータをデータdata2として受信装置へ出力する。データ送信部１３のＦＩＦＯメモリがデータdata1を入力して記憶するタイミングは、送信データ生成部１１から出力されるクロックclock1により指示される。また、データ送信部１３のＦＩＦＯメモリがデータdata2を出力するタイミングは、クロック送信部１４から出力されるクロックclock2により指示される。
　クロック送信部１４は、クロックラインを介して受信装置と接続されている。クロック送信部１４は、ＳＳＣＧを含み、送信データ生成部１１から出力されたクロックclock1を入力し、このクロックclock1に対して周波数を時間的に変調（ＳＳ印加）して生成したクロックclock2を出力する。クロック送信部１４から出力されるクロックclock2は、受信装置へ送られる他、データ送信部１３のＦＩＦＯメモリからのデータdata2の出力を指示する信号として用いられる。これにより、データ送信部１３は、クロック送信部１４により送出されるクロックclock2に同期してデータ data2を送出することができる。
　図２は、比較例の送信装置１０から出力されるクロックclock2の周波数の時間的変化を示す図である。この図に示されるＳＳ印加の一例では、ＳＳ印加前のクロックclock1が一定周波数ｆ0であるのに対し、ＳＳ印加後のクロックclock2の周波数は三角波状に変調されている。クロックclock2の変調周波数をｆmod（変調周期を１／ｆmod）とし、クロックclock2の中心周波数をｆ0とし、また、クロックclock2の変調の振幅をΔｆとする。
　図３は、比較例の送信装置１０から出力されるクロックclock2の周波数スペクトラムを示す図である。ＳＳ印加前のクロックclock1の周波数スペクトラムは周波数ｆ0に集中しているのに対して、図２に示されるようなＳＳ印加後のクロックclock2の周波数スペクトラムは、周波数ｆ0を中心とする幅２(Δｆ＋ｆmod)の帯域を有し、ピーク強度が低減されている。これにより、ＥＭＩノイズの低減を図ることができる。
　図４は、比較例の送信装置１０から出力されるクロックclock2の位相の時間的変化を示す図である。ＳＳ印加後のクロックclock2の位相は、図２に示される周波数ｆ(t)を積分したものとなる。この図から判るように、周波数変調の振幅Δｆが僅かであっても、周波数の積分である位相は、ＳＳ印加無しの場合の位相ph0から大きく変動する。
　ＳＳ印加後のクロックclock2の位相変動の振幅Δphは下記（１）式で表される。この式を用いて、例えば、中心周波数ｆ0を１ＧＨｚとし、変調周波数ｆmodを３０ｋＨｚとし、中心周波数ｆ0に対する変調振幅Δｆの割合を３％とすると、位相変動の振幅Δphは２５０・２π（rad）となる。すなわち、ＳＳ印加無しの場合と比較すると、ＳＳ印加後のクロックclock2の位相の変動は最大で±２５０周期分程度となる。
Figure JPOXMLDOC01-appb-M000001
　比較例の送信装置１０のクロック送信部１４は、図２に示されるようなＳＳ印加後のクロックclock2を生成して出力するためにＳＳＣＧを含む。ＳＳＣＧは、基本的にはＰＬＬ（phase lock loop）回路構成を有しており、このＰＬＬ回路により周波数変調されたクロックclock2を生成して出力する。しかし、このようなＰＬＬ回路を含むＳＳＣＧは、回路規模が大きく、ノイズに弱い。
　また、比較例の送信装置１０のデータ送信部１３は、ＳＳ印加前のクロックclock1に同期してデータdata1を入力し、ＳＳ印加後のクロックclock2に同期してデータdata2を出力する。入力データdata1に対して出力データdata2は上記のΔphの位相差を有する。この位相差に因るデータ送受信誤りを防ぐ為に、送信装置１０はＦＩＦＯメモリを含む必要がある。ＳＳ印加後のクロックclock2の位相変動の振幅Δphが大きいほど、ＦＩＦＯメモリの容量も大きいことが必要である。したがって、このようなＦＩＦＯメモリも回路規模が大きい。
　このように、比較例の送信装置１０は、回路規模が大きく、半導体集積回路により構成される場合には半導体チップ面積が大きい。これに対して、以下に説明する本実施形態の送信装置１０Ａ～１０Ｄは、クロック送信部が間欠的に位相シフトを与えられたクロックを生成して送出することで、ＳＳＣＧを含む必要がないので、回路規模の増大を抑制しつつＥＭＩノイズの低減を図ることができる。
　（第１実施形態）
　図５は、第１実施形態の送信装置１０Ａの構成を示す図である。第１実施形態の送信装置１０Ａは、送信データ生成部１１および出力バッファ部１２Ａを備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ａへ出力する。出力バッファ部１２Ａは、データ送信部１３およびクロック送信部１４Ａを含む。
　図１に示された比較例の送信装置１０の構成と比較すると、図５に示される第１実施形態の送信装置１０Ａは、出力バッファ部１２に替えて出力バッファ部１２Ａを備える点で相違し、また、クロック送信部１４に替えてクロック送信部１４Ａを備える点で相違する。クロック送信部１４Ａは、ＰＬＬ１５、カウンタ１６およびクロック反転部１７を含み、入力したクロックclock1に基づいて、間欠的に位相シフトを与えられたクロックclock2を生成し、このクロックclock2を送出することができる。このように、間欠的に位相シフトが与えられたクロックclock2は、その位相シフトの量がπ（１８０度）だとすると、間欠的に電圧振幅を反転させたクロックclock2と同じになる。
　ＰＬＬ１５は、送信データ生成部１１から出力されたクロックclock1を入力し、この入力クロックclock1の周波数を一定値倍した周波数を有するクロックclock3を生成して、このクロックclock3を出力する。カウンタ１６は、ＰＬＬ１５から出力されたクロックclock3を入力し、このクロックclock3のパルスを計数して、一定パルス数毎に一定期間だけ有意値となるクロック反転制御信号を出力する。
　クロック反転部１７は、ＰＬＬ１５から出力されたクロックclock3を入力するとともに、カウンタ１５から出力されたクロック反転制御信号を入力して、クロック反転制御信号が有意値となる度にクロックclock3の正相と逆相とを切り替えてクロックclock2として出力する。データ送信部１３は、クロック送信部１４Ａのクロック反転部１７から出力されるクロックclock2に同期してデータ data2を送出する。
　図６は、第１実施形態の送信装置１０Ａにおけるクロックclock1，clock2およびclock3等のタイミングチャートである。この図には、上から順に、ＰＬＬ１５に入力されるクロックclock1、ＰＬＬ１５から出力されるクロックclock3、クロックclock3を反転した信号、カウンタ１５から出力されるクロック反転制御信号、および、クロック反転部１７から出力されるクロックclock2、が示されている。
　同図では、ＰＬＬ１５から出力されるクロックclock3の周波数は、ＰＬＬ１５に入力されるクロックclock1の周波数を２１／２０倍となっている。すなわち、クロックclock3の２１パルスの期間は、クロックclock1の２０パルスの期間と等しい。クロックclock3のパルス＃２１のエッジは、クロックclock1のパルス＃２０のエッジと同じタイミングである。また、カウンタ１５から出力されるクロック反転制御信号は、クロックclock3の１０パルス毎に一定期間だけハイレベルとなる。そして、クロック反転部１７から出力されるクロックclock2は、クロック反転制御信号がハイレベルとなる度に（すなわち、クロックclock3の１０パルス毎に）、クロックclock3の正相と逆相とを切り替えたものとなり、位相がπだけシフトしたものとなる。
　このような動作において、クロック反転部１７から出力されるクロックclock2において、ＰＬＬ１５から出力されるクロックclock3のパルス＃１１のエッジに相当するものが欠落する。したがって、クロックclock1の２０パルスの期間に、クロックclock3の２１パルスを発生させ、クロックclock2の２０パルスを発生させる。
　図７は、第１実施形態の送信装置１０Ａから出力されるデータおよびクロックのタイミングチャートである。同図（ａ）では、クロックは位相シフトがない。同図（ｂ）では、クロックは間欠的にπだけ位相シフトする。何れの場合にも、送信装置１０Ａから出力されるデータおよびクロックを受信する受信装置においては、クロックのパルスのエッジでデータをサンプリングすればよい。
　図８は、第１実施形態の送信装置１０Ａから出力されるクロックの周波数スペクトラムの一例を示す図である。クロックclock1の周波数スペクトラムは周波数ｆ0に集中しているのに対して、第１実施形態の送信装置１０Ａから出力されるクロックclock2の周波数スペクトラムは、周波数ｆ0成分が無くなり、ｆ0±ｆmod／２，ｆ0±ｆmod，ｆ0±３ｆmod／２，・・・にピークを有するものとなり、ピーク強度が低減されている。これにより、ＥＭＩノイズの低減を図ることができる。ｆmodは、クロックに位相シフトを与えるタイミングの周波数である。
　なお、以上の説明では、送信装置１０Ａから出力されるクロックは一定パルス数毎に（すなわち、一定周波数ｆmodで）位相シフトが与えられた。しかし、送信装置１０Ａから出力されるクロックclock2は、Ｎ１パルス毎とＮ２パルス毎とに位相シフトが与えられてもよい。この場合には、ＰＬＬ１５の分周比は(Ｎ１＋Ｎ２＋１)／(Ｎ１＋Ｎ２)となり、カウンタ１６はクロックclock3のパルス数Ｎ１とＮ２を計数する度に一定期間だけ有意値となるクロック反転制御信号を出力すればよい。
　図９は、第１実施形態の送信装置１０Ａから出力されるクロックの周波数スペクトラムの他の一例を示す図である。ｆmodや位相シフト量を変化させることで、更にスペクトラムのピーク強度が低減され、ＥＭＩノイズの更なる低減を図ることができる。
　図１０～図１２を用いて、クロックの周波数スペクトラムのシミュレーション計算結果について説明する。図１０は、ＳＳ印加しない場合のクロックの波形および周波数スペクトラムを示す図であり、同図（ａ）はクロック波形を示し、同図（ｂ）は周波数スペクトラムを示す。図１１は、第１実施形態において１０パルス毎にπだけ位相シフトした場合のクロックの波形および周波数スペクトラムを示す図であり、同図（ａ）はクロック波形を示し、同図（ｂ）は周波数スペクトラムを示す。図１２は、第１実施形態において９パルス毎および７パルス毎にπだけ位相シフトした場合のクロックの波形および周波数スペクトラムを示す図であり、同図（ａ）は９パルス毎に位相シフトしたクロック波形を示し、同図（ｂ）は７パルス毎に位相シフトしたクロック波形を示し、同図（ｃ）は周波数スペクトラムを示す。これらの図の比較から判るように、ＳＳ印加しない場合（図１０）より、１０パルス毎にπだけ位相シフトした場合（図１１）にはスペクトラムのピーク強度が低減され、９パルス毎および７パルス毎に位相シフトした場合（図１２）にはスペクトラムのピーク強度が更に低減される。
　比較例の送信装置１０は回路規模が大きいＳＳＣＧおよびＦＩＦＯメモリを必要したのに対して、第１実施形態の送信装置１０Ａは、固定分周比のＰＬＬおよび低容量値のＦＩＦＯメモリを備えていればよいので、回路規模の増大を抑制しつつＥＭＩノイズの低減を図ることができ、半導体集積回路により構成される場合には半導体チップ面積が小さい。
　（第２実施形態）
　図１３は、第２実施形態の送信装置１０Ｂの構成を示す図である。第２実施形態の送信装置１０Ｂは、送信データ生成部１１および出力バッファ部１２Ｂを備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ｂへ出力する。出力バッファ部１２Ｂは、データ送信部１３およびクロック送信部１４Ｂを含む。
　図５に示された第１実施形態の送信装置１０Ａの構成と比較すると、図１３に示される第２実施形態の送信装置１０Ｂは、出力バッファ部１２Ａに替えて出力バッファ部１２Ｂを備える点で相違し、また、クロック送信部１４Ａに替えてクロック送信部１４Ｂを備える点で相違する。クロック送信部１４Ｂは、ＰＬＬ１５、カウンタ１６およびクロック選択部１８を含み、入力したクロックclock1に基づいて、間欠的に位相シフトを与えられたクロックclock2を生成し、このクロックclock2を送出することができる。
　ＰＬＬ１５は、送信データ生成部１１から出力されたクロックclock1を入力し、この入力クロックclock1の周波数を一定値倍した周波数を有する多相クロックclock3を生成して、この多相クロックclock3を出力する。カウンタ１６は、ＰＬＬ１５から出力された多相クロックclock3のうちの何れかのクロックを入力し、この入力したクロックのパルスを計数して、一定パルス数毎にクロック選択制御信号を出力する。
　クロック選択部１８は、ＰＬＬ１５から出力された多相クロックclock3を入力するとともに、カウンタ１５から出力されたクロック選択制御信号を入力して、多相クロックclock3のうちクロック選択制御信号が指示する何れかのクロックを選択してクロックclock2として出力する。データ送信部１３は、クロック送信部１４Ｂのクロック選択部１８から出力されるクロックclock2に同期してデータ data2を送出する。
　第１実施形態の場合と比べて、この第２実施形態では、多相クロックのうちから選択するクロックを切り替えることで、位相シフトを与えられたクロックを生成して送出することにより、より複雑なスペクトラムを有するクロックclock2を出力することができるので、更にスペクトラムのピーク強度を低減することができ、ＥＭＩノイズの更なる低減を図ることができる。
　（第３実施形態）
　これまでに説明した第１実施形態および第２実施形態それぞれでは、受信装置へ送信したデータを該受信装置において欠落なく受信することができる。一方、実際の応用においてはデータ欠落が許容される場合がある。例えば、ビデオ信号におけるブランキング期間のデータは欠落してもよい。また、このブランキング期間は一定周期で発生する。このような場合にはクロック送信部はＰＬＬを含まなくてもよい。第３実施形態の送信装置１０Ｃは、ブランキング期間を示すブランキングインジケート信号を用いて、間欠的にクロックに位相シフトを付与するものである。
　図１４は、第３実施形態の送信装置１０Ｃの構成を示す図である。第３実施形態の送信装置１０Ｃは、送信データ生成部１１および出力バッファ部１２Ｃを備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ｃへ出力する。出力バッファ部１２Ｃは、データ送信部１３およびクロック送信部１４Ｃを含む。
　図５に示された第１実施形態の送信装置１０Ａの構成と比較すると、図１４に示される第３実施形態の送信装置１０Ｃは、出力バッファ部１２Ａに替えて出力バッファ部１２Ｃを備える点で相違し、また、クロック送信部１４Ａに替えてクロック送信部１４Ｃを備える点で相違する。クロック送信部１４Ｃは、カウンタ１６およびクロック反転部１７を含み、入力したクロックclock1に基づいて、間欠的に位相シフトを与えられたクロックclock2を生成し、このクロックclock2を送出することができる。
　カウンタ１６は、ビデオ信号データdata1中のブランキング期間を示すブランキングインジケート信号を入力し、このブランキングインジケート信号が有意値となる事象を計数して、一定計数値毎に一定期間だけ有意値となるクロック反転制御信号を出力する。
　クロック反転部１７は、送信データ生成部１１から出力されたクロックclock1を入力するとともに、カウンタ１５から出力されたクロック反転制御信号を入力して、クロック反転制御信号が有意値となる度にクロックclock1の正相と逆相とを切り替えてクロックclock2として出力する。データ送信部１３は、クロック送信部１４Ｃのクロック反転部１７から出力されるクロックclock2に同期してデータ data2を送出する。
　図１５は、第３実施形態の送信装置１０Ｃにおけるクロックclock1およびclock2等のタイミングチャートである。この図には、上から順に、クロック反転部１７に入力されるクロックclock1、クロックclock1を反転した信号、ブランキングインジケート信号、および、クロック反転部１７から出力されるクロックclock2、が示されている。
　同図に示されるように、第３実施形態では、クロック反転部１７において、ブランキング期間を示すブランキングインジケート信号により、クロックclock1の正相と逆相とを切り替えてクロックclock2として出力する。出力されるクロックclock2においてパルス＃１０が欠落するので、このパルスエッチに同期したデータも欠落する。ただし、この欠落するタイミングはブランキング期間であるので、ビデオデータとしては、何ら影響を及ぼさない。
　なお、ブランキングインジケート信号がある度に位相シフトを行ってもよく、この場合には、カウンタ１６は不要である。ただし、ブランキングインジケート信号のうち数回に１回の割合で位相シフトを行う場合は、図の様にカウンタ１６を設ければ良い。また、ブランキングインジケート信号に替えて、データの欠落を許容できるタイミングを示す他の特定信号が用いられてもよい。
　（第４実施形態）
　これまでに説明した各実施形態の説明では、送信装置から受信装置までのデータとクロックとの間の遅延時間差を問題にしなかった。しかし、実際には、図１６（ａ）に示されるように送信装置１０から受信装置３０までのデータ用信号線とクロック用信号線とは互いに長さが等しいとは限らず、図１６（ｂ）に示されるようにデータ用信号線と比較してクロック用信号線が長い場合がある。図１６（ｃ）に示されるようにクロック用信号線の途中にバッファが挿入される場合もある。また、１つの送信装置から複数の受信装置へ共通のクロックが伝送される場合に、送信装置から各々の受信装置までのクロック信号線の途中に挿入されるバッファの数が異なることもある。これらの場合には、送信装置から受信装置までのデータとクロックとの間に遅延時間差が生じる。
　送信装置から受信装置までのデータとクロックとの間に遅延時間差が存在する場合、ＳＳ印加を行わないときには、その遅延時間差を補償することで、送信装置から出力されたデータを受信装置においてエラー無く受信することができる。なお、この遅延時間差の補償は、送信装置側で行われてもよいし、受信装置側で行われてもよいし、或いは、補償用に挿入した他の装置で行われてもよい。
　図１７は、ＳＳ印加を行っていない場合の遅延時間差を説明する図である。同図（ａ）に示されるクロックclockは一定周期のものである。同図（ａ）に示されるクロックclockに対して、同図（ｂ）に示されるクロックclock2は僅かに遅延時間差を有している。また、同図（ｂ）に示されるクロックclock2に対して、同図（ｃ）に示されるクロックclock2は１周期分の遅延時間差を有している。何れの場合にも、遅延時間差は時間的に一定であるので、一旦、遅延時間差を補償すれば、その効果は以降も維持される。
　図１８は、比較例のＳＳ印加を行う場合の遅延時間差を説明する図である。同図（ａ）に示されるクロックclockの周期は次第に長くなっていっている。同図（ａ）に示されるクロックclockに対して、同図（ｂ）に示されるクロックclock2は僅かに遅延時間差を有している。同図（ｂ）に示されるクロックclock2に対して、同図（ｃ）に示されるクロックclock2は１周期分の遅延時間差を有している。また、同図（ｃ）に示されるクロックclock2に対して、同図（ｄ）に示されるクロックclock2は更に１周期分の遅延時間差を有している。
　同図（ｂ）の場合のように遅延時間差が１周期分以下であれば、遅延時間差は時間的に一定であるので、一旦、遅延時間差を補償すれば、その効果は以降も維持される。しかし、同図（ｃ）の場合のように遅延時間差が１周期分以上であると、遅延時間差は時間とともに変動するので、どこかの時点で遅延時間差を補償しても、その効果は維持されることはなく、常に遅延時間差を補償しなくてはならない。同図（ｄ）の場合のように遅延時間差が更に大きくなると、遅延時間差の変動が大きくなって、調整が更に困難になる。
　以下に説明する第４実施形態の送信装置および受信装置を備える送受信システムは、送信装置から受信装置までのデータとクロックとの間に遅延時間差がある場合にも好適なものである。図１９は、第４実施形態の送信装置１０Ｄの構成を示す図である。図２０は、第４実施形態の送信装置１０Ｄにおける各データのタイミングチャートである。第４実施形態の送信装置１０Ｄは、送信データ生成部２１、告知コマンド生成部２２およびパラレル-シリアル変換部２３を備える。
　送信データ生成部２１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを告知コマンド生成部２２へ出力する。送信データ生成部２１は、受信装置へ本来送信すべきデータ（Normal Data）の途中に間欠的にダミーデータ（dummy data）を挿入する。この挿入されるダミーデータは、クロックに位相シフトを与えるタイミングで挿入され、送信データのデコード最小単位の少なくとも２単位分を占める。
　告知コマンド生成部２２は、送信データ生成部２１から出力されるデータdata1を入力して、このデータdata1中のダミーデータを検出し、そのダミーデータのうちの最初の単位を位相シフト告知コマンドに置き換える。ダミーデータのうちの第２単位以降のデータは、受信装置へ送っても問題ない場合は、そのまま受信装置へ送られてもよい。しかし、ダミーデータのうちの第２単位以降のデータをそのまま受信装置へ送った場合に受信装置側で不具合が発生する場合には、告知コマンド生成部２２は、そのダミーデータを、不具合が発生しない他のダミーデータ（dummy data2）に置き換える。
　告知コマンド生成部２２は、このような置き換えを行った後のデータdata2をパラレル-シリアル変換部２３へ出力する。また、告知コマンド生成部２２は、このデータdata2中のダミーデータ（dummy data またはdummy data2）のタイミングにおいてクロックに位相シフトを与えることを指示するための位相シフト開始信号（phase shift start 信号）をパラレル-シリアル変換部２３へ出力する。
　パラレル-シリアル変換部２３は、告知コマンド生成部２２から出力されたデータdata2および位相シフト開始信号を入力する。そして、パラレル-シリアル変換部２３は、第１から第３の実施形態における出力バッファ１４Ａ～１４Ｃと同様にして、位相シフト開始信号が指示するタイミングで位相シフトを与えられたクロック（serial clock0）を送出するとともに、データdata2から変換されたシリアルデータ（serial data0）をクロックに同期して送出する。シリアルデータ（serial data0）には、クロック（serial clock0）に位相シフトが与えられるタイミングを告知する位相シフト告知コマンドが含まれており、また、この位相シフト告知コマンドに続いてダミーデータ（dummy data またはdummy data2）が含まれている。
　図２１は、第４実施形態の受信装置３０の構成を示す図である。図２２は、第４実施形態の受信装置３０における各データのタイミングチャートである。第４実施形態の受信装置３０は、シリアル-パラレル変換部３１およびデータ処理部３２を備える。データ処理部３２は、告知コマンド検出部３３、データ入替部３４およびデコード部３５を含む。
　シリアル-パラレル変換部３１は、送信装置１０Ｄから互いに同期して送出されたシリアルデータ（serial data0）およびクロック（serial clock0）を受信する。シリアル-パラレル変換部３１は、クロック（serial clock0）を受信するクロック受信部と、このクロックに同期してシリアルデータ（serial data0）をサンプリングして受信するデータ受信部とを含む。また、シリアル-パラレル変換部３１は、シリアルデータ（serial data0）から変換されたパラレルデータdata1を告知コマンド検出部３３へ出力する。
　告知コマンド検出部３３は、シリアル-パラレル変換部３１から出力されたデータdata1を入力して、このデータdata1中の位相シフト告知コマンドを検出する。そして、告知コマンド検出部３３は、位相シフト告知コマンドを検出したときに、その旨を示す告知コマンド検出信号をデータ入替部３４へ出力する。また、告知コマンド検出部３３は、入力したデータdata1をデータdagta2としてデータ入替部３４へ出力する。
　データ入替部３４は、告知コマンド検出部３３から出力されたデータdagta2および告知コマンド検出信号を入力する。そして、データ入替部３４は、告知コマンド検出信号に基づいて、データdagta2中の位相シフト告知コマンドに続くデータがダミーデータすなわち無効データ（Invalid data）であると認識する。そして、データ入替部３４は、これら本来は不要な位相シフト告知コマンドおよび無効データ（Invalid data）の期間、Valid信号をローレベルとしてデコード部３５へ出力する。データ入替部３４からデコード部３５へ与えられるValid信号は、データ入替部３４からデコード部３５へ与えられるデータdata3が本来のデータ（Normal Data）であるときにハイレベルとなり、データdata3が無効データであるときにローレベルとなる。さらに、データ入替部３４は、位相シフト告知コマンドおよび無効データ（Invalid data）が後段において不都合を生じさせる場合には、不都合を生じさせない値（例えば０）に置き換えて、その置き換え後のデータdata3をデコード部３５へ出力する。
　デコード部３５は、データ入替部３４から出力されたデータdata3およびValid信号を入力して、これらに基づいて所要の処理を行ってデータdata4を後段へ出力する。このように、告知コマンド検出部３３，データ入替部３４およびデコード部３５を含むデータ処理部３２は、受信されたデータが位相シフト告知コマンドであるときに、その位相シフト告知コマンドが告知するタイミングでのデータ受信を無効とすることができる。
　図２３は、第４実施形態の送信装置１０Ｄおよび受信装置３０を備える送受信システムにおけるデータおよびクロックのタイミングチャートである。送信装置１０Ｄからデータdata1およびクロックclock1が送出される時点では、データdata1はクロックclock1に同期しており、クロックclock1が位相シフトしたときには、データdata1も同じシフト量だけ位相シフトする。
　受信装置３０によりデータdata1およびクロックclock2が受信される時点では、データdata1とクロックclock2との間に遅延時間差が生じており、同図では当該遅延時間差はクロックの２周期分とされている。この場合、受信装置３０において、クロックclock2における位相シフト付与直前のパルス＃３のエッジでデータdata1をサンプリングしても、そのサンプリングは不正確なものとなる。
　第４実施形態では、クロックに位相シフトが与えられる際に当該位相シフトタイミングを告知する位相シフト告知コマンドが送信装置１０Ｄから受信装置３０へ送られる。そして、受信装置３０においては、受信されたデータが位相シフト告知コマンドであるときに、その位相シフト告知コマンドが告知するタイミングでのデータ受信を無効とする。このとき、無効とされるデータをダミーデータとしておけば、送信装置１０Ｄから受信装置３０へ問題なくデータ伝送を行うことができる。
　第４実施形態の送信装置１０Ｄおよび受信装置３０を含む送受信システム１の具体的な動作例について、図２４および図２５を用いて説明する。図２４は、第４実施形態の送受信システム１の構成例を示す図である。この図に示される送受信システム１は、送信装置１０Ｄおよび受信装置３０１～３０６を備える。
　送信装置１０Ｄは、前述の送信装置１０Ｄと略同様のものであるが、６個の受信装置３０１～３０６に対して共通のクロックclockを送出し、受信装置３０１に対してデータdata1を送出し、受信装置３０２に対してデータdata2を送出し、受信装置３０３に対してデータdata3を送出し、受信装置３０４に対してデータdata4を送出し、受信装置３０５に対してデータdata5を送出し、受信装置３０６に対してデータdata6を送出する。
　受信装置３０１～３０６それぞれは、前述の受信装置３０と略同様のものであるが、入力したクロックclockをバッファリングして次段の受信装置へ送出する。すなわち、受信装置３０１は、送信装置１０Ｄから出力されたデータdata1およびクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０２へ送出する。受信装置３０２は、送信装置１０Ｄから出力されたデータdata2を入力するとともに、前段の受信装置３０１から出力されたクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０３へ送出する。
　受信装置３０３は、送信装置１０Ｄから出力されたデータdata3を入力するとともに、前段の受信装置３０２から出力されたクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０４へ送出する。受信装置３０４は、送信装置１０Ｄから出力されたデータdata4を入力するとともに、前段の受信装置３０３から出力されたクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０５へ送出する。
　受信装置３０５は、送信装置１０Ｄから出力されたデータdata5を入力するとともに、前段の受信装置３０４から出力されたクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０６へ送出する。また、受信装置３０６は、送信装置１０Ｄから出力されたデータdata6を入力するとともに、前段の受信装置３０５から出力されたクロックclockを入力する。
　このように構成される送受信システム１では、受信装置３０１～３０６それぞれに入力されるデータとクロックとの間の遅延時間差が異なる。すなわち、後段になるほど、遅延時間差が大きい。初段の受信装置３０１に入力されるデータdata1とクロックclockとの間に遅延時間差がない場合であっても、第２段の受信装置３０２に入力されるデータdata2とクロックclockとの間に遅延時間差が存在し、第３段の受信装置３０３に入力されるデータdata3とクロックclockとの間に更に大きい遅延時間差が存在する。
　図２５は、第４実施形態の送受信システム１におけるデータおよびクロックのタイミングチャートである。なお、ここでは、送信装置１０Ｄは、５ビットの位相シフト告知コマンドａ～ｅに続いて５ビットのダミーデータｆ～ｊを送出するものとする。位相シフト告知コマンドｅの部分において位相シフトを生じさせるものとする。また、受信装置３０１～３０６それぞれは、クロックの立上り及び立下りの双方のタイミングでデータをサンプリングするものとする。
　同図（ａ）は、位相シフトを行っておらずデータとクロックとの間に遅延時間差がない場合のタイミングを示す。同図（ｂ）～（ｇ）は、位相シフトを行う場合に、各受信装置３０ｎに入力されるデータおよびクロック、ならびに、各受信装置３０ｎによりサンプリングされるデータ、のタイミングを示す。
　同図（ｂ）に示される例では、初段の受信装置３０１に入力されるデータdata1とクロックclockとの間に遅延時間差はない。クロックclockの位相シフトと同じタイミングでデータdata1も位相シフトし、位相シフト告知コマンドｅの期間が長くなっている。したがって、受信装置３０１では、先ず受信されたデータが位相シフト告知コマンドａ～ｅであることから、これに続くデータｆ～ｊがダミーデータであると認識され得る。
　同図（ｃ）に示される例では、第２段の受信装置３０２に入力されるデータdata2とクロックclockとの間にクロック半周期分（データ１ビット分）の遅延時間差が生じている。この場合も、受信装置３０２では、先ず受信されたデータが位相シフト告知コマンドａ～ｅであることから、これに続くデータｆ～ｊがダミーデータであると認識され得る。
　同図（ｄ）に示される例では、第３段の受信装置３０３に入力されるデータdata3とクロックclockとの間にクロック１周期分（データ２ビット分）の遅延時間差が生じている。同図（ｅ）に示される例では、第４段の受信装置３０４に入力されるデータdata4とクロックclockとの間にクロック１.５周期分（データ３ビット分）の遅延時間差が生じている。同図（ｆ）に示される例では、第５段の受信装置３０６に入力されるデータdata5とクロックclockとの間にクロック２周期分（データ４ビット分）の遅延時間差が生じている。また、同図（ｇ）に示される例では、第５段の受信装置３０６に入力されるデータdata6とクロックclockとの間にクロック２.５周期分（データ５ビット分）の遅延時間差が生じている。
　同図（ｄ）～（ｇ）に示される例では、受信回路３０３～３０６それぞれにおいて、位相シフト告知コマンドａ～ｅが受信されるが、これに続いて受信されるデータは必ずしもダミーデータｆ～ｊではなく、何れかのダミーデータが欠落する。受信回路３０３ではダミーデータｆが欠落し、受信回路３０４ではダミーデータｇが欠落し、受信回路３０５ではダミーデータｈが欠落し、また、受信回路３０６ではダミーデータｉが欠落する。
　しかし、位相シフト告知コマンドａ～ｅの受信の直後にデータｅが受信され、このデータｅを含めれば５ビットのダミーデータが受信されることになる。したがって、同図（ｂ）～（ｇ）の何れでも、５ビットの位相シフト告知コマンドａ～ｅの受信の後に受信される５ビットのデータをダミーデータとして認識すればよい、
　なお、以上の例においては、位相シフト告知コマンドの後のダミーデータが１つの場合を示したが、ダミーデータが複数あれば、より大きなクロックとデータとの間の遅延時間差に対応できるようになる。
　図２４や図２５のような構成は、例えば、液晶ディスプレイ（ＬＣＤ：liquid crystal display）やプラズマディスプレイパネル（ＰＤＰ：plasma display panel）などの一般的にフラットパネルディスプレイと言われる画像表示装置におけるタイミングコントローラとドライバとの間のデータ伝送やメモリシステムにおけるデータ伝送に用いてもよい。このような構成を用いることにより、前述したような画像表示装置の通信ケーブルの本数やメモリシステムにおけるクロックラインを低減させて低コスト化に寄与すると共に低ＥＭＩ化に寄与することが可能となる。
　回路規模の増大を抑制しつつＥＭＩノイズの低減を図る用途に適用することができる。
　１０，１０Ａ～１０Ｄ　送信装置
　１１　送信データ生成部
　１２，１２Ａ～１２Ｃ　出力バッファ部
　１３　データ送信部
　１４，１４Ａ～１４Ｃ　クロック送信部
　１５　ＰＬＬ
　１６　カウンタ
　１７　クロック反転部
　１８　クロック選択部
　２１　送信データ生成部
　２２　告知コマンド生成部
　２３　パラレル-シリアル変換部
　３０　受信装置
　３１　シリアル-パラレル変換部
　３２　データ処理部
　３３　告知コマンド検出部
　３４　データ入替部
　３５　デコード部

Claims (8)

  1. 　間欠的に位相シフトを与えられたクロックを生成して送出するクロック送信部と、
    　前記クロック送信部により送出されるクロックに同期してデータを送出するデータ送信部と、
    　を備えることを特徴とする送信装置。
  2. 　前記クロック送信部が、多相クロックのうちから選択するクロックを切り替えることで、位相シフトを与えられたクロックを生成して送出する、ことを特徴とする請求項１に記載の送信装置。
  3. 　前記クロック送信部が、データ送信部から送出されるデータのうち特定データの送出のタイミングでクロックに位相シフトを与えて送出する、ことを特徴とする請求項１に記載の送信装置。
  4. 　前記データ送信部が、前記クロック送信部から送出されるクロックに位相シフトが与えられる際に当該位相シフトタイミングを告知する位相シフト告知コマンドを送出する、ことを特徴とする請求項１に記載の送信装置。
  5. 　前記データ送信部が、前記クロック送信部から送出されるクロックに位相シフトが与えられる時の直前に前記位相シフト告知コマンドを送出する、ことを特徴とする請求項４に記載の送信装置。
  6. 　前記データ送信部が、前記位相シフト告知コマンドに続いてダミーデータを送出する、ことを特徴とする請求項４または５に記載の送信装置。
  7. 　送信装置から互いに同期して送出されるクロックおよびデータを受信する受信装置であって、
    　クロックを受信するクロック受信部と、
    　前記クロック受信部により受信されるクロックに同期してデータをサンプリングして受信するデータ受信部と、
    　前記データ受信部により受信されたデータが、前記クロック受信部により受信されるクロックおよび前記データ受信部により受信されるデータそれぞれにおいて位相シフトが生じるタイミングを告知する位相シフト告知コマンドであるときに、その位相シフト告知コマンドが告知するタイミングでの前記データ受信部によるデータ受信を無効とするデータ処理部と、
    　を備えることを特徴とする受信装置。
  8. 　請求項４～６の何れか１項に記載の送信装置と請求項７に記載の受信装置とを備え、
    　前記受信装置の前記クロック受信部が、前記送信装置の前記クロック送信部により送出されたクロックを受信し、
    　前記受信装置の前記データ受信部が、前記送信装置の前記データ送信部により送出されたデータを受信し、
    　前記受信装置の前記データ処理部が、前記送信装置の前記データ送信部により送出されて前記受信装置の前記データ受信部により受信されたデータが前記位相シフト告知コマンドであるときに、その位相シフト告知コマンドが告知するタイミングでの前記データ受信部によるデータ受信を無効とする、
    　ことを特徴とする送受信システム。
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