TWI554039B - Sending device, receiving device and receiving and dispatching system - Google Patents

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TWI554039B TW100123671A TW100123671A TWI554039B TW I554039 B TWI554039 B TW I554039B TW 100123671 A TW100123671 A TW 100123671A TW 100123671 A TW100123671 A TW 100123671A TW I554039 B TWI554039 B TW I554039B
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Description

送訊裝置、收訊裝置及收送訊系統
本發明係有關於送訊裝置、收訊裝置及收送訊系統。
從送訊裝置往收訊裝置傳送時脈及資料的收送訊系統中，作為謀求降低起因於時脈之EMI(electro magnetic interference)雜訊的技術，係有展頻(SS：spread spectrum)所致的時脈生成技術，為人所熟知。該SS技術，係藉由將從送訊裝置往收訊裝置傳輸之時脈頻率進行時間性調變，而將時脈頻率頻譜之帶寬予以擴展，同時縮小該頻率頻譜的峰值強度，藉此以達成EMI雜訊之降低。
此種採用SS技術的送訊裝置，必須要具備有，用來生成頻率已被時間性調變之時脈所需的展頻時脈產生器(SSCG：spread spectrum clock generator)。專利文獻1~11中係揭露了關於SS技術或SSCG的發明。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2009-089407號公報
[專利文獻2]日本特開2008-022345號公報
[專利文獻3]日本特開2007-208705號公報
[專利文獻4]日本特開2007-158466號公報
[專利文獻5]日本特開2007-006121號公報
[專利文獻6]日本特開2006-217539號公報
[專利文獻7]日本特開2005-020083號公報
[專利文獻8]日本特開2004-328280號公報
[專利文獻9]日本特開2004-208193號公報
[專利文獻10]日本特開2004-208037號公報
[專利文獻11]日本特開2004-207846號公報
採用先前之SS技術並具備先前之SSCG的送訊裝置，係電路規模龐大，以半導體積體電路來構成時，半導體晶片面積會很大。
本發明係為了解決上記問題點而研發，目的在於提供一種，能夠抑制電路規模的增大，同時達成EMI雜訊之降低的送訊裝置。又，本發明係目的在於提供一種，適合於接收從此種送訊裝置所送出之時脈及資料的收訊裝置，以及具備此種送訊裝置及收訊裝置而可以低雜訊來收送資料的收送訊系統。
本發明的送訊裝置，其特徵為，具備：時脈送訊部，係生成被間歇性賦予相位平移之時脈並予以送出；和資料送訊部，係同步於由時脈送訊部所送出之時脈而送出資料。
時脈送訊部，係亦可藉由切換成從多相時脈當中所選擇的時脈，以生成被賦予有相位平移之時脈並予以送出。又，時脈送訊部，係亦可在從資料送訊部所送出之資料當中的特定資料之送出時序上，對時脈賦予相位平移而予以送出。
在本發明的送訊裝置中，資料送訊部係在對從前記時脈送訊部所送出之時脈賦予相位平移之際，將用來告知該當相位平移時序用的相位平移告知指令，予以送出，較為理想。資料送訊部，係在對從前記時脈送訊部所送出之時脈賦予相位平移的前一刻，送出相位平移告知指令，較為理想。又，資料送訊部，係接續於相位平移告知指令而送出假資料，較為理想。
本發明的收訊裝置，係屬於將從送訊裝置所彼此同步而送出之時脈及資料加以接收的收訊裝置，其特徵為，具備：(1)時脈收訊部，係接收時脈；和(2)資料收訊部，係同步於時脈收訊部所接收之時脈而將資料加以取樣並接收；和(3)資料處理部，係當已被資料收訊部所接收到的資料，是用來告知在時脈收訊部所接收之時脈及資料收訊部所接收之資料各自之中發生相位平移之時序用的相位平移告知指令時，則將該相位平移告知指令所告知之時序上的資料收訊部所進行之資料收訊，設成無效。
本發明的收送訊系統，其特徵為，(1)具備上記的本發明之送訊裝置與收訊裝置；(2)收訊裝置的時脈收訊部，係將由送訊裝置的時脈送訊部所送出的時脈，加以接收；(3)收訊裝置的資料收訊部，係將由送訊裝置的資料送訊部所送出的資料，加以接收；(4)收訊裝置的資料處理部，係由送訊裝置的資料送訊部所送出而被收訊裝置的資料收訊部所接收之資料是相位平移告知指令時，就將該相位平移告知指令所告知之時序上的資料收訊部所進行之資料收訊，設成無效。
若依據本發明，則可抑制電路規模的增大同時達成EMI雜訊之降低。
以下，參照添附圖面，詳細說明用以實施本發明的形態。此外，於圖面的說明中，同一或同等之要素係標示同一符號，並省略重述說明。又，先說明比較例，其後說明本實施形態。
(比較例)
圖1係比較例之送訊裝置10之構成的圖示。比較例的送訊裝置10，係具備送訊資料生成部11及輸出緩衝區部12。送訊資料生成部11，係生成要往收訊裝置送出的資料data1及時脈clock1，並將它們輸出至輸出緩衝區部12。輸出緩衝區部12，係含有資料送訊部13及時脈送訊部14。
資料送訊部13，係透過高速序列資料線而與收訊裝置連接。資料送訊部13，係含有FIFO(first-in first-out)記憶體，將送訊資料生成部11所輸出之資料data1予以輸入FIFO記憶體並記憶，又，將FIFO記憶體中所記憶之資料或因應需要而被附加的假資料，當作資料data2而輸出至收訊裝置。資料送訊部13的FIFO記憶體將資料data1予以輸入並記憶的時序，係由從送訊資料生成部11所輸出之時脈clock1來加以指示。又，資料送訊部13的FIFO記憶體輸出資料data2的時序，係由從時脈送訊部14所輸出之時脈clock2來加以指示。
時脈送訊部14，係透過時脈線而與收訊裝置連接。時脈送訊部14係含有SSCG，將從送訊資料生成部11所輸出之時脈clock1予以輸入，並將對該時脈clock1將頻率進行時間性調變(SS施加)所生成的時脈clock2，予以輸出。從時脈送訊部14所輸出的時脈clock2，係除了被送往收訊裝置，還被當成用來指示從資料送訊部13之FIFO記憶體輸出資料data2用的訊號。藉此，資料送訊部13係可同步於由時脈送訊部14所送出的時脈clock2而將資料data2予以送出。
圖2係從比較例之送訊裝置10所輸出的時脈clock2之頻率的時間性變化之圖示。該圖所示的SS施加之一例，中，相對於SS施加前的時脈clock1為一定頻率f0，SS施加後的時脈clock2的頻率係被調變成三角波狀。假設時脈clock2的調變頻率為fmod(令調變週期為1/fmod)，假設時脈clock2的中心頻率為f0，又，假設時脈clock2的調變之振幅為Δf。
圖3係從比較例之送訊裝置10所輸出的時脈clock2之頻率頻譜之圖示。相對於SS施加前的時脈clock1的頻率頻譜係集中在頻率f0，如圖2所示的SS施加後的時脈clock2的頻率頻譜，係具有以頻率f0為中心的幅度2(Δf+fmod)之頻帶，峰值強度係被降低。藉此，就可達成EMI雜訊之降低。
圖4係從比較例之送訊裝置10所輸出的時脈clock2之相位的時間性變化之圖示。SS施加後的時脈clock2的相位，係圖2所示之頻率f(t)的積分。由該圖可知，即使頻率調變的振幅Δf只有些微，但頻率的積分亦即相位，係從沒有SS施加時的相位ph0起大幅變動。
SS施加後的時脈clock2的相位變動之振幅Δph係可用下記(1)式表示。使用該式子，例如，若假設中心頻率f0為1GHz，調變頻率fmod為30kHz，對中心頻率f0的調變振幅Δf之比率為3%，則相位變動的振幅Δph係為250‧2π(rad)。亦即，若與無SS施加時相比較，則SS施加後的時脈clock2的相位之變動，最大係為±250週期左右的量。
比較例的送訊裝置10的時脈送訊部14，係含有用來生成並輸出如圖2所示之SS施加後的時脈clock2用的SSCG。SSCG，基本上係具有PLL(phase lock loop)電路構成，係生成並輸出已被PLL電路做過頻率調變的時脈clock2。可是，含有此種PLL電路的SSCG，係電路規模很大，很怕雜訊。
又，比較例的送訊裝置10的資料送訊部13，係同步於SS施加前的時脈clock1而將資料data1予以輸入，同步於SS施加後的時脈clock2而將資料data2予以輸出。相對於輸入資料data1，輸出資料data2係具有上記的Δph之相位差。為了防止因該相位差造成資料收送訊錯誤，送訊裝置10必須要含有FIFO記憶體。若SS施加後的時脈clock2的相位變動之振幅Δph越大，則FIFO記憶體的容量也必須要越大。因此，此種FIFO記憶體的電路規模係很大。
如此，比較例的送訊裝置10，係電路規模龐大，以半導體積體電路來構成時，半導體晶片面積會很大。相對於此，以下說明的本實施形態之送訊裝置10A～10D，係藉由時脈送訊部生成被間歇性賦予相位平移之時脈並予以送出，而不需要含有SSCG，因此可抑制電路規模的增大同時達成EMI雜訊之降低。
(第1實施形態)
圖5係第1實施形態之送訊裝置10A之構成的圖示。第1實施形態的送訊裝置10A，係具備送訊資料生成部11及輸出緩衝區部12A。送訊資料生成部11，係生成要往收訊裝置送出的資料data1及時脈clock1，並將它們輸出至輸出緩衝區部12A。輸出緩衝區部12A，係含有資料送訊部13及時脈送訊部14A。
若和圖1所示的比較例之送訊裝置10之構成相比較，則圖5所示的第1實施形態的送訊裝置10A，係取代了輸出緩衝區部12改為具備輸出緩衝區部12A這點有所不同，又，取代了時脈送訊部14改為具備時脈送訊部14A這點有所不同。時脈送訊部14A，係含有PLL15、計數器16及時脈反轉部17，係可基於已輸入的時脈clock1，而生成被間歇性賦予相位平移之時脈clock2，並將該時脈clock2予以送出。如此，被間歇性賦予相位平移之時脈clock2，係若其相位平移的量為π(180度)，則會變成和間歇性使電壓振幅反轉過的時脈clock2相同。
PLL15，係將從送訊資料生成部11所輸出之時脈clock1予以輸入，並生成將該時脈clock1之頻率進行一定值之倍頻而成的時脈clock3，將該時脈clock3予以輸出。計數器16，係將從PLL15所輸出之時脈clock3予以輸入，並計數該時脈clock3的脈衝，將每一定脈衝數地變成有義值達一定期間的時脈反轉控制訊號，予以輸出。
時脈反轉部17，係將從PLL15所輸出之時脈clock3予以輸入，並且將從計數器16所輸出的時脈反轉控制訊號予以輸入，而每當時脈反轉控制訊號變成有義值時，就將時脈clock3的正相與反相加以切換，成為時脈clock2而輸出。資料送訊部13，係同步於從時脈送訊部14A的時脈反轉部17所輸出的時脈clock2，而將資料data2予以送出。
圖6係第1實施形態之送訊裝置10A中的時脈clock1,clock2及clock3等之時序圖。在此圖中，從上往下依序表示了，被輸入至PLL15的時脈clock1、從PLL15所輸出的時脈clock3、時脈clock3反轉後的訊號、從計數器16所輸出的時脈反轉控制訊號、及從時脈反轉部17所輸出的時脈clock2。
在同圖中，從PLL15所輸出的時脈clock3的頻率，係為將輸入至PLL15之時脈clock1的頻率變成21/20倍。亦即，時脈clock3的21脈衝之期間，係等於時脈clock1的20脈衝之期間。時脈clock3的脈衝＃21的邊緣，係和時脈clock1的脈衝# 20的邊緣處於相同的時序。又，從計數器16所輸出的時脈反轉控制訊號，係時脈clock3的每10脈衝就會變成高位準達一定期間。然後，從時脈反轉部17所輸出的時脈clock2，係時脈反轉控制訊號每次變成高位準(亦即，時脈clock3的每10脈衝)，就將時脈clock3的正相與反相加以切換，變成相位平移了π的時脈。
在如此動作下，從時脈反轉部17所輸出的時脈clock2中，相當於從PLL15所輸出的時脈clock3的脈衝# 11的邊緣‘係為欠缺。因此，在時脈clock1的20脈衝之期間中，令其產生時脈clock3的21脈衝，令其產生時脈clock2的20脈衝。
圖7係從第1實施形態之送訊裝置10A所輸出之資料及時脈的時序圖。同圖(a)中，時脈係沒有相位平移。同圖(b)中，時脈係間歇性地進行π之相位平移。無論如何，只要將從送訊裝置10A所輸出的資料及時脈加以接收的收訊裝置中，是在時脈的脈衝之邊緣來將資料加以取樣即可。
圖8係從第1實施形態之送訊裝置10A所輸出的時脈之頻率頻譜之一例的圖示。相對於時脈clock1的頻率頻譜係集中在頻率f0，第1實施形態的送訊裝置10A所輸出的時脈clock2之頻率頻譜，沒有頻率f0的成分，在f0±fmod/2,f0±fmod,f0±3fmod/2,‧‧‧具有峰值，峰值強度係被降低。藉此，就可達成EMI雜訊之降低。fmod，係為對時脈賦予相位平移之時序的頻率。
此外，在以上的說明中，從送訊裝置10A所輸出的時脈係為每一定脈衝數(亦即以一定頻率fmod)就被賦予相位平移。可是，從送訊裝置10A所輸出的時脈clock2，係亦可每N1脈衝與每N2脈衝地賦予相位平移。此情況下，PLL15的分頻比係為(N1+N2+1)/(N1+N2)，計數器16係每次計數了時脈clock3的脈衝數N1與N2就輸出一定期間有義值的時脈反轉控制訊號即可。
圖9係從第1實施形態之送訊裝置10A所輸出的時脈之頻率頻譜之另一例的圖示。藉由改變fmod或相位平移量，就可更進一步降低頻譜的峰值強度，可謀求EMI雜訊的更加降低。
使用圖10～圖12，說明時脈的頻率頻譜的模擬計算結果。圖10係當不施加SS施加時的時脈之波形及頻率頻譜之圖示，同圖(a)係表示時脈波形，同圖(b)係表示頻率頻譜。圖11係第1實施形態中每10脈衝就相位平移π時的時脈之波形及頻率頻譜之圖示，同圖(a)係表示時脈波形，同圖(b)係表示頻率頻譜。圖12係在第1實施形態中每9脈衝及每7脈衝地進行π份量之相位平移時的時脈之波形及頻率頻譜之圖示；同圖(a)係表示每9脈衝相位平移的時脈波形，同圖(b)係表示每7脈衝相位平移的時脈波形，同圖(c)係表示頻率頻譜。由這些圖的比較可知，相較於SS未施加時(圖10)，每10脈衝相位平移π的情況下(圖11)頻譜的峰值強度係被降低，每9脈衝及每7脈衝相位平移的情況下(圖12)頻譜的峰值強度係更為降低。
比較例的送訊裝置10係需要電路規模較大的SSCG及FIFO記憶體，相對於此，第1實施形態的送訊裝置10A係只需具備固定分頻比的PLL及低容量值的FIFO記憶體即可‘因此可抑制電路規模的增大同時達成EMI雜訊之降低，以半導體積體電路來構成時，半導體晶片面積係較小。
(第2實施形態)
圖13係第2實施形態之送訊裝置10B之構成的圖示。第2實施形態的送訊裝置10B，係具備送訊資料生成部11及輸出緩衝區部12B。送訊資料生成部11，係生成要往收訊裝置送出的資料data1及時脈clock1，並將它們輸出至輸出緩衝區部12B。輸出緩衝區部12B，係含有資料送訊部13及時脈送訊部14B。
若和圖5所示的第1實施形態之送訊裝置10A之構成相比較，則圖13所示的第2實施形態的送訊裝置10B，係取代了輸出緩衝區部12A改為具備輸出緩衝區部12B這點有所不同，又，取代了時脈送訊部14A改為具備時脈送訊部14B這點有所不同。時脈送訊部14B，係含有PLL15、計數器16及時脈選擇部18，係可基於已輸入的時脈clock1，而生成被間歇性賦予相位平移之時脈clock2，並將該時脈clock2予以送出。
PLL15，係將從送訊資料生成部11所輸出之時脈clock1予以輸入，並生成將該時脈clock1之頻率進行一定值之倍頻而成的多相時脈clock3，將該多相時脈clock3予以輸出。計數器16，係將從PLL15所輸出之多相時脈clock3當中的任何時脈予以輸入，並計數該己輸入之時脈的脈衝，每一定脈衝數地輸出時脈選擇控制訊號。
時脈選擇部18，係將從PLL15所輸出之多相時脈clock3予以輸入，並且將從計數器16所輸出的時脈選擇控制訊號予以輸入，而在多相時脈clock3當中將時脈選擇控制訊號所只是的任一時脈加以選擇，當作時脈clock2而予以輸出。資料送訊部13，係同步於從時脈送訊部14B的時脈選擇部18所輸出的時脈clock2，而將資料data2予以送出。
相較於第1實施形態的情況，在該第2實施形態中，藉由切換成從多相時脈當中所選擇的時脈，以生成被賦予有相位平移之時脈並予以送出，藉此可輸出具有更複雜之頻譜的時脈clock2，因此可更加降低頻譜的峰值強度，可達成EMI雜訊的更加降低。
(第3實施形態)
目前為止所說明的第1實施形態及第2實施形態，皆是可將送往收訊裝置的資料，於該收訊裝置中毫無缺損地加以接收。另一方面，在實際應用中，有時候是可容許資料缺損。例如，在視訊訊號的遮沒期間之資料，係即使缺損也無妨。又，該遮沒期間係每一定週期地發生。此種情況下，時脈送訊部係亦可不含有PLL。第3實施形態的送訊裝置10C，係使用表示遮沒期間的遮沒指示訊號，間歇性地對時脈賦予相位平移。
圖14係第3實施形態之送訊裝置10C之構成的圖示。第3實施形態的送訊裝置10C，係具備送訊資料生成部11及輸出緩衝區部12C。送訊資料生成部11，係生成要往收訊裝置送出的資料data1及時脈clock1，並將它們輸出至輸出緩衝區部12C。輸出緩衝區部12C，係含有資料送訊部13及時脈送訊部14C。
若和圖5所示的第1實施形態之送訊裝置10A之構成相比較，則圖14所示的第3實施形態的送訊裝置10C，係取代了輸出緩衝區部12A改為具備輸出緩衝區部12C這點有所不同，又，取代了時脈送訊部14A改為具備時脈送訊部14C這點有所不同。時脈送訊部14C，係含有計數器16及時脈反轉部17，係可基於已輸入的時脈clock1，而生成被間歇性賦予相位平移之時脈clock2，並將該時脈clock2予以送出。
計數器16，係將用來表示視訊訊號資料data1中的遮沒期間用的遮沒指示訊號，加以輸入，計數該遮沒指示訊號為有義值的事象，每一定計數值就輸出一定期間呈有義值的時脈反轉控制訊號。
時脈反轉部17，係將從送訊資料生成部11所輸出之時脈clock1予以輸入，並且將從計數器16所輸出的時脈反轉控制訊號予以輸入，而每當時脈反轉控制訊號變成有義值時，就將時脈clock1的正相與反相加以切換，成為時脈clock2而輸出。資料送訊部13，係同步於從時脈送訊部14C的時脈反轉部17所輸出的時脈clock2，而將資料data2予以送出。
圖15係第3實施形態之送訊裝置10C中的時脈clock1及clock2等之時序圖。在此圖中，從上往下依序表示了，被輸入至時脈反轉部17的時脈clock1、時脈clock1反轉後的訊號、遮沒指示訊號、及從時脈反轉部17所輸出的時脈clock2。
如同圖所示，在第3實施形態中，係於時脈反轉部17中，藉由表示遮沒期間的遮沒指示訊號，將時脈clock1的正相與反相加以切換而成為時脈clock2並予以輸出。由於所被輸出的時脈clock2中，脈衝# 10係缺損，因此同步於該脈衝邊緣的資料也缺損。可是，由於該缺損的時序係為遮沒期間，因此就視訊資料而言，不會造成任何影響。
此外，亦可每當有遮沒指示訊號時就進行相位平移，此情況下，就不需要計數器16。只不過，若是在遮沒指示訊號當中以每數次才1次的比率來進行相位平移時，亦可如圖所示般地設置計數器16。又，亦可取代遮沒指示訊號，改成表示可容許資料缺損之時序的其他特定訊號。
(第4實施形態)
目前為止所說明過的各實施形態的說明中，從送訊裝置至收訊裝置的資料與時脈之間的延遲時間差並不會造成問題。可是，實際上，如圖16(a)所示，從送訊裝置10至收訊裝置30為止的資料用訊號線與時脈用訊號線係不一定會彼此等長，有時候會如圖16(b)所示般地，時脈用訊號線比資料用訊號線還長。有時候也會如圖16(c)所示般地，在時脈用訊號線的中途有被插入緩衝器的情形。又，當從1台送訊裝置往複數台收訊裝置傳輸共通之時脈的情況下，從送訊裝置往各收訊裝置為止的時脈訊號線的中途所被插入的緩衝器的數目也會不同。這些情況下，從送訊裝置往收訊裝置的資料與時脈之間，會產生延遲時間差。
當在從送訊裝置往收訊裝置的資料與時脈之間有延遲時間差存在的情況下，不進行SS施加時，係藉由補償該延遲時間差，就可將從送訊裝置所輸出之資料，在收訊裝置中無錯誤地加以接收。此外，該延遲時間差的補償係可在送訊裝置側進行，也可在收訊裝置側進行，或是在補償用而插入之其他裝置中進行。
圖17係當未進行SS施加時的延遲時間差的說明圖。同圖(a)所示的時脈clock係為一定週期。相對於同圖(a)所示之時脈clock，同圖(b)所示的時脈clock2係具有些微的延遲時間差。又，相對於同圖(b)所示的時脈clock2，同圖(c)所示的時脈clock2係具有1週期份的延遲時間差。無論何種情況，由於延遲時間差係在時間上一定，因此一旦補償了延遲時間差，則其效果在以後都會維持。
圖18係比較例的進行SS施加時的延遲時間差的說明圖。同圖(a)所示的時脈clock的週期係為越來越長。相對於同圖(a)所示之時脈clock，同圖(b)所示的時脈clock2係具有些微的延遲時間差。相對於同圖(b)所示的時脈clock2，同圖(c)所示的時脈clock2係具有1週期份的延遲時間差。又，相對於同圖(c)所示的時脈clock2，同圖(d)所示的時脈clock2係還具有1週期份的延遲時間差。
如同圖(b)的情形，若延遲時間差是1週期以下，則由於延遲時間差係為時間上一定，因此一旦補償了延遲時間差，則其效果以後都會維持。可是，如同圖(c)的情形，若延遲時間差是1週期以上，則由於延遲時間差係隨著時間而變動，因此無論在哪個時點上補償延遲時間差，其效果都無法維持，必須要經常補償延遲時間差。如同圖(d)的情形，若延遲時間差更大，則延遲時間差的變動係更大，調整就更加困難。
以下所說明的第4實施形態的具備送訊裝置及收訊裝置的收送訊系統，係即使在從送訊裝置往收訊裝置的資料與時脈之間有延遲時間差的情況下，也很合適。圖19係第4實施形態之送訊裝置10D之構成的圖示。圖20係第4實施形態之送訊裝置10D中的各資料的時序圖。第4實施形態的送訊裝置10D，係具備送訊資料生成部21、告知指令生成部22及平行-序列轉換部23。
送訊資料生成部21，係生成要往收訊裝置送出的資料data1及時脈clock1，並將它們輸出至告知指令生成部22。送訊資料生成部21，係在原本應發送至收訊裝置的資料(Normal Data)中途，間歇性地插入假資料(dummy data)。該被插入的假資料，係在對時脈賦予相位平移的時序上被插入，佔有送訊資料的解碼最小單位的至少2單位份。
告知指令生成部22，係將從送訊資料生成部21所輸出的資料data1予以輸入，偵測出該資料data1中的假資料，將該假資料當中最初的單位，置換成相位平移告知指令。假資料當中第2單位以後的資料，係即使送往收訊裝置也沒有問題時，亦可直接送往收訊裝置。可是，若假資料當中第2單位以後的資料直接送往收訊裝置時會在收訊裝置側發生不良行行時，則告知指令生成部22係將該假資料，置換成不會發生不良情形的其他假資料(dummy data2)。
告知指令生成部22係將如此進行置換後的資料data2，輸出至平行-序列轉換部23。又，告知指令生成部22係將，在該資料data2中的假資料(dummy data或dummy data2)的時序中，用來指示對時脈賦予相位平移所需的相位平移開始訊號(phase shift start訊號)，輸出至平行-序列轉換部23。
平行-序列轉換部23，係將從告知指令生成部22所輸出之資料data2及相位平移開始訊號，予以輸入。然後，平行-序列轉換部23，係和第1至第3實施形態中的輸出緩衝器14A～14C同樣地，將在相位平移開始訊號所指示的時序上賦予了相位平移的時脈(serial clock0)加以輸出，並且將從資料data2所轉換而來的序列資料(serial data0)，同步於時脈而加以送出。在序列資料(serial data0)中係含有，用來告知要對時脈(serial clock0)賦予相位平移的時序用的相位平移告知指令，又，接續於該相位平移告知指令而含有假資料(dummy data或dummy data2)。
圖21係第4實施形態之收訊裝置30之構成的圖示。圖22係第4實施形態之收訊裝置30中的各資料的時序圖。第4實施形態的收訊裝置30，係具備序列-平行轉換部31及資料處理部32。資料處理部32，係含有告知指令偵測部33、資料替換部34及解碼部35。
序列-平行轉換部31，係將從送訊裝置10D彼此同步而送出的序列資料(serial data0)及時脈(serial clock0)，加以接收。序列-平行轉換部31係含有：接收時脈(serial clock0)的時脈收訊部；和同步於該時脈而將序列資料(serial data0)予以取樣的資料收訊部。又，序列-平行轉換部31係將從序列資料(serial data0)所轉換而成的平行資料data1，輸出至告知指令偵測部33。
告知指令偵測部33，係將從序列-平行轉換部31所輸出之資料data1予以輸入，將該資料data1中的相位平移告知指令予以測出。然後，告知指令偵測部33，係當有偵測出相位平移告知指令時，就將表示該意旨的告知指令偵測訊號，輸出至資料替換部34。又，告知指令偵測部33，係將所輸入之資料data1當成資料dagta2而輸出至資料替換部34。
資料替換部34，係將從告知指令偵測部33所輸出之資料dagta2及告知指令偵測訊號，予以輸入。然後，資料替換部34，係基於告知指令偵測訊號，而辨識出資料dagta2中的相位平移告知指令的後續資料為假資料亦即無效資料(Invalid data)。然後，資料替換部34，係在這些原本不要的相位平移告知指令及無效資料(Invalid data)的期間，將Valid訊號以低位準的方式輸出至解碼部35。從資料替換部34給予至解碼部35的Valid訊號，係當從資料替換部34往解碼部35所給予之資料data3是原本的資料(Normal Data)時則為高位準，當資料data3是無效資料時則為低位準。甚至，資料替換部34，係當相位平移告知指令及無效資料(Invalid data)是在後段中發生不良情形時，則置換成不會造成不良的值(例如0)，將該置換後的資料data3，輸出至解碼部35。
解碼部35，係將從資料替換部34所輸出的資料data3及Valid訊號予以輸入，基於這些而進行所要之處理然後將資料data4輸出至後段。如此，含有告知指令偵測部33、資料替換部34及解碼部35的資料處理部32，係當已被接收之資料是相位平移告知指令時，則可將該相位平移告知指令所告知之時序上的資料收訊，設成無效。
圖23係第4實施形態的具備送訊裝置10D及收訊裝置30的收送訊系統中的資料及時脈的時序圖。從送訊裝置10D送出資料data1及時脈clock1的時點上，資料data1係同步於時脈clock1，當時脈clock1是已相位平移時，資料data1也會相位平移達相同的平移量。
藉由收訊裝置30接收到資料data1及時脈clock2的時點上，資料data1與時脈clock2之間會發生延遲時間差，在同圖中，該當延遲時間差係為時脈的2週期的量。此情況下，在收訊裝置30中，即使在時脈clock2中的相位平移賦予之前的脈衝# 3的邊緣上將資料data1予以取樣，該取樣仍為不正確。
在第4實施形態中，對時脈賦予相位平移之際，用來告知該當相位平移時序的相位平移告知指令，是被從送訊裝置10D送往收訊裝置30。然後，於收訊裝置30中，當已被接收之資料是相位平移告知指令時，則將該相位平移告知指令所告知之時序上的資料收訊，設成無效。此時，若將被設成無效的資料當成假資料，則毫無問題地從送訊裝置10D往收訊裝置30進行資料傳輸。
第4實施形態之含有送訊裝置10D及收訊裝置30的收送訊系統1的具體動作例，使用圖24及圖25來說明之。圖24係第4實施形態之收送訊系統1的構成例的圖示。該圖所示的收送訊系統1，係具備送訊裝置10D及收訊裝置301～306。
送訊裝置10D，係和前述的送訊裝置10D大略相同，但是對6個收訊裝置301～306送出共通的時脈clock，對收訊裝置301送出資料data1，對收訊裝置302送出資料data2，對收訊裝置303送出資料data3，對收訊裝置304送出資料data4，對收訊裝置305送出資料data5，對收訊裝置306送出資料data6。
收訊裝置301～306分別係和前述的收訊裝置30大略相同，但會將已輸入之時脈clock進行緩衝然後才送出至下段的收訊裝置。亦即，收訊裝置301，係將從送訊裝置10D所輸出的資料data1及時脈clock予以輸入，將該輸入之時脈clock加以緩衝然後送出至下段的收訊裝置302。收訊裝置302，係將從送訊裝置10D所輸出的資料data2予以輸入，並且將從前段之收訊裝置301所輸出的時脈clock予以輸入，而將該輸入之時脈clock加以緩衝然後送出至下段的收訊裝置303。
收訊裝置303，係將從送訊裝置10D所輸出的資料data3予以輸入，並且將從前段之收訊裝置302所輸出的時脈clock予以輸入，而將該輸入之時脈clock加以緩衝然後送出至下段的收訊裝置304。收訊裝置304，係將從送訊裝置10D所輸出的資料data4予以輸入，並且將從前段之收訊裝置303所輸出的時脈clock予以輸入，而將該輸入之時脈clock加以緩衝然後送出至下段的收訊裝置305。
收訊裝置305，係將從送訊裝置10D所輸出的資料data5予以輸入，並且將從前段之收訊裝置304所輸出的時脈clock予以輸入，而將該輸入之時脈clock加以緩衝然後送出至下段的收訊裝置306。又，收訊裝置306，係將從送訊裝置10D所輸出的資料data6予以輸入，並且將從前段之收訊裝置305所輸出的時脈clock予以輸入。
在如此所構成的收送訊系統1中，收訊裝置301～306各自被輸入的資料與時脈之間的延遲時間差，係為不同。亦即，越後段則延遲時間差越大。即使被輸入至初段之收訊裝置301的資料data1與時脈clock之間沒有延遲時間差的情況下，被輸入至第2段之收訊裝置302的資料data2與時脈clock之間會有延遲時間差存在，被輸入至第3段之收訊裝置303的資料data3與時脈clock之間會有更大的延遲時間差存在。
圖25係第4實施形態之收送訊系統1中的資料及時脈的時序圖。此外，此處係假設為，送訊裝置10D係接續於5位元之相位平移告知指令a～e然後送出5位元的假資料f～j。假設要在相位平移告知指令e的部分中發生相位平移。又，假設收訊裝置301～306係分別在時脈的上揚及下挫之雙方的時序上，將資料進行取樣。
同圖(a)係為，未進行相位平移而在資料與時脈之間沒有延遲時間差的時序。同圖(b)～(g)係為，進行了相位平移的情況下，被輸入至各收訊裝置30n的資料及時脈、以及被各收訊裝置30n所取樣的資料的時序。
在同圖(b)所示的例子中，被輸入至初段之收訊裝置301的資料data1與時脈clock之間，沒有延遲時間差。在與時脈clock之相位平移相同的時序上，資料data1也進行相位平移，相位平移告知指令e的期間係變長。因此，在收訊裝置301中，由於首先被接收到的資料是相位平移告知指令a～e，因此可辨識其後續之資料f～j是假資料。
在同圖(c)所示的例子中，被輸入至第2段之收訊裝置302的資料data2與時脈clock之間，發生了時脈半週期份(資料1位元份)的延遲時間差。此情況下也是，在收訊裝置302中，由於首先被接收到的資料是相位平移告知指令a～e，因此可辨識其後續之資料f～j是假資料。
在同圖(d)所示的例子中，被輸入至第3段之收訊裝置303的資料data3與時脈clock之間，發生了時脈1週期份(資料2位元份)的延遲時間差。在同圖(e)所示的例子中，被輸入至第4段之收訊裝置304的資料data4與時脈clock之間，發生了時脈1.5週期份(資料3位元份)的延遲時間差。在同圖(f)所示的例子中，被輸入至第5段之收訊裝置305的資料data5與時脈clock之間，發生了時脈2週期份(資料4位元份)的延遲時間差。又，在同圖(g)所示的例子中，被輸入至第6段之收訊裝置306的資料data6與時脈clock之間，發生了時脈2.5週期份(資料5位元份)的延遲時間差。
在同圖(d)～(g)所示的例子中，收訊電路303～306各自係接收到相位平移告知指令a～e，但及後續接收的資料係不一定是假資料f～j，而是缺損某個假資料。在收訊電路303中係缺損假資料f，在收訊電路304中係缺損假資料g，在收訊電路305中係缺損假資料h，又，在收訊電路306中係缺損假資料i。
可是，相位平移告知指令a～e的剛收訊號會接收到資料e，該資料e中所含的5位元之假資料會被接收。因此在同圖(b)～(g)任一者中，只要將在5位元的相位平移告知指令a～e之收訊後所被接收的5位元之資料，辨識成為假資料即可。
此外，在以上的例子中，雖然表示了相位平移告知指令之後的假資料係為1個的情形，但若假資料係為複數，則可支援更大的時脈與資料之間的延遲時間差。
圖24或圖25這樣的構成係亦可適用於例如，液晶顯示器(LCD：liquid crystal display)或電漿顯示面板(PDP：plasma display panel)等一般稱為平面面板顯示器的影像顯示裝置中的時序控制器與驅動器之間的資料傳輸或記憶體系統中的資料傳輸。藉由採用此種構成，就可減少如前述的影像顯示裝置之通訊纜線的條數或記憶體系統中的時脈線，而可期待低成本化並且期待低EMI化。
[產業上利用之可能性]
可適用於抑制電路規模的增大同時達成EMI雜訊之降低的用途。
10,10A～10D．．．送訊裝置
11．．．送訊資料生成部
12,12A～12C．．．輸出緩衝區部
13．．．資料送訊部
14,14A～14C．．．時脈送訊部
15．．．PLL
16．．．計數器
17．．．時脈反轉部
18．．．時脈選擇部
21．．．送訊資料生成部
22．．．告知指令生成部
23．．．平行-序列轉換部
30．．．收訊裝置
31．．．序列-平行轉換部
32．．．資料處理部
33．．．告知指令偵測部
34．．．資料替換部
35．．．解碼部
[圖1]圖1係比較例之送訊裝置10之構成的圖示。
[圖2]圖2係從比較例之送訊裝置10所輸出的時脈clock2之頻率的時間性變化之圖示。
[圖3]圖3係從比較例之送訊裝置10所輸出的時脈clock2之頻率頻譜之圖示。
[圖4]圖4係從比較例之送訊裝置10所輸出的時脈clock2之相位的時間性變化之圖示。
[圖5]圖5係第1實施形態之送訊裝置10A之構成的圖示。
[圖6]圖6係第1實施形態之送訊裝置10A中的時脈clock1,clock2及clock3等之時序圖。
[圖7]圖7係從第1實施形態之送訊裝置10A所輸出之資料及時脈的時序圖。
[圖8]圖8係從第1實施形態之送訊裝置10A所輸出的時脈之頻率頻譜之一例的圖示。
[圖9]圖9係從第1實施形態之送訊裝置10A所輸出的時脈之頻率頻譜之另一例的圖示。
[圖10]圖10係當不施加SS施加時的時脈之波形及頻率頻譜之圖示。
[圖11]圖11係在第1實施形態中每10脈衝地進行π份量之相位平移時的時脈之波形及頻率頻譜之圖示。
[圖12]圖12係在第1實施形態中每9脈衝及每7脈衝地進行π份量之相位平移時的時脈之波形及頻率頻譜之圖示。
[圖13]圖13係第2實施形態之送訊裝置10B之構成的圖示。
[圖14]圖14係第3實施形態之送訊裝置10C之構成的圖示。
[圖15]圖15係第3實施形態之送訊裝置10C中的時脈clock1及clock2等之時序圖。
[圖16]圖16係從送訊裝置到收訊裝置為止的資料用訊號線及時脈用訊號線各自的長度關係的說明圖。
[圖17]圖17係當未進行SS施加時的延遲時間差的說明圖。
[圖18]圖18係比較例之進行SS施加時的延遲時間差的說明圖。
[圖19]圖19係第4實施形態之送訊裝置10D之構成的圖示。
[圖20]圖20係第4實施形態之送訊裝置10D中的各資料的時序圖。
[圖21]圖21係第4實施形態之收訊裝置30之構成的圖示。
[圖22]圖22係第4實施形態之收訊裝置30中的各資料的時序圖。
[圖23]圖23係第4實施形態的具備送訊裝置10D及收訊裝置30的收送訊系統中的資料及時脈的時序圖。
[圖24]圖24係第4實施形態之收送訊系統1之構成例的圖示。
[圖25]圖25係第4實施形態之收送訊系統1中的資料及時脈的時序圖。
10A．．．送訊裝置
11．．．送訊資料生成部
12A．．．輸出緩衝區部
13．．．資料送訊部
14A．．．時脈送訊部
15．．．PLL
16．．．計數器
18．．．時脈選擇部

Claims (6)

  1. 一種送訊裝置，係為向收訊裝置發送彼此同步而送出之時脈及資料的送訊裝置，其特徵為，具備：時脈送訊部，係生成被間歇性賦予相位平移之時脈並予以送出；和資料送訊部，係同步於由前記時脈送訊部所送出之時脈而送出資料；前記時脈送訊部，是在從前記資料送訊部所送出的資料當中，表示可容許缺陷之時序的特定資料的送出的時序上，對時脈賦予相位平移而予以送出。
  2. 如請求項1所記載之送訊裝置，其中，前記時脈送訊部，係藉由切換成從多相時脈當中所選擇的時脈，以生成被賦予有相位平移之時脈並予以送出。
  3. 如請求項1所記載之送訊裝置，其中，前記資料送訊部，係送出遮沒指示訊號來作為前記特定資料；前記時脈送訊部，是在前記資料送訊部送出前記遮沒指示訊號的時序上，對時脈賦予相位平移。
  4. 如請求項1所記載之送訊裝置，其中，前記資料送訊部，係在從前記時脈送訊部所送出之時脈被賦予相位平移之前，將用來告知該當相位平移時序用的相位平移告知指令予以送出，接續於相位平移告知指令之後，送出假資料來作為前記特定資料；前記時脈送訊部，是在前記資料送訊部送出前記假資 料的時序上，對時脈賦予相位平移。
  5. 一種收訊裝置，係屬於將從送訊裝置所彼此同步而送出之時脈及資料加以接收的收訊裝置，其特徵為，具備：時脈收訊部，係接收時脈；和資料收訊部，係同步於前記時脈收訊部所接收之時脈而將資料加以取樣並接收；和資料處理部，係當已被前記資料收訊部所接收到的資料，是用來告知在前記時脈收訊部所接收之時脈及前記資料收訊部所接收之資料各自之中發生相位平移之時序用的相位平移告知指令時，則將該相位平移告知指令之收訊及接續於其後的前記資料收訊部所進行之資料收訊，設成無效。
  6. 一種收送訊系統，其特徵為，具備如請求項4所記載之送訊裝置與請求項5所記載之收訊裝置；前記收訊裝置的前記時脈收訊部，係將由前記送訊裝置的前記時脈送訊部所送出的時脈，加以接收；前記收訊裝置的前記資料收訊部，係將由前記送訊裝置的前記資料送訊部所送出的資料，加以接收；前記收訊裝置的前記資料處理部，係由前記送訊裝置的前記資料送訊部所送出而被前記收訊裝置的前記資料收訊部所接收之資料是前記相位平移告知指令時，就將該相位平移告知指令之收訊及接續於其後的前記資料收訊部所 進行之資料收訊，設成無效。
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