JP4141250B2 - スペクトラム拡散クロック発生回路 - Google Patents
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- 238000001228 spectrum Methods 0.000 title claims description 52
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 20
- 230000005670 electromagnetic radiation Effects 0.000 description 6
- 230000005855 radiation Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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Description
【発明の属する技術分野】
本発明は、電磁波輻射を低減するため、周期が微小量変動するクロック信号を発生するスペクトラム拡散クロック発生回路に関する。
【0002】
【従来の技術】
近年、半導体装置の高速化、高集積化に伴い装置からの電磁波輻射が問題となっている。動作周波数の高速化に伴い、信号の波長短くなり、接続回路または基板内部の配線長は高周波信号の波長とほぼ同じ程度になるので、配線などの接続部はアンテナとして機能し、周囲への電磁波輻射が急激に増加してしまう。また、クロック発生回路自体からも電磁波輻射が放出される。高速なクロックで動作する半導体素子を用いた電子機器の電磁波輻射により、電子機器の相互干渉による誤動作、通信装置への妨害などの悪影響が発生する。
【0003】
このような問題を解決するため、現在電磁波輻射が問題になる電子機器では、回路の配置などを改良して電磁波輻射を低減するほか、電磁波遮蔽により周囲への電磁波の漏れを低減させるなどの対策が行われている。しかし、携帯機器などでは小型化、軽量化が要求されるので、電磁波輻射を低減するための遮蔽を十分に行うことが難しいという問題があった。
【0004】
そこで、半導体装置の動作クロックを微小に変動させることにより、クロックのスペクトラム拡散を行い、電磁波輻射を低減することが行われており、そのようなクロックを発生するスペクトラム拡散クロック発生(SSCG)回路が提案されている。(特開2000−101424号公報など)
本出願人は、特願2002−266631号で、PLLを利用したクロック発生回路で広く使用される電圧制御発振器(VCO)を、電圧電流変換回路と電流可変回路と電流制御発振器(ICO)とで構成すSSCG回路を提案している。このSSCG回路は、電流可変回路としてデジタルコード信号で電流量を制御できる電流デジタルアナログ変換器(IDAC)を使用するので、発振周波数の変動をデジタル的に制御することができ、制御が容易であるという特徴を有する。
【0005】
図1は、特願2002−266631号に記載されたSSCG回路の構成例を示す図である。この例は、PLL(Phase Locked Loop)回路を利用して基準クロックCLKからそのM/N倍の周波数のクロックCKを発生する回路である。この回路は、1/N分周器11、周波数位相比較器12、チャージポンプ(CP)13、ループフィルタ14、電圧制御発振器(VCO)15、1/M分周器19から構成され、VCO15が、電圧電流(V−I)変換回路16と電流可変回路17と電流制御発振器(ICO)18とで構成されている点が特徴である。
【0006】
図1の回路では、周波数位相比較器12が1/N分周されたCLKと1/M分周されたCKの位相差を検出し、位相差に応じてCP13を制御する信号を出力する。CP13は、位相差に応じてループフィルタ14を充放電する信号を出力し、ループフィルタ14の一端に位相差に応じた差電圧が発生する。この差電圧がVCO15に印加され、それに応じて一定の周期のクロックが発生される。このSSCG回路では、V−I変換回路16により差電圧が差電流信号に変換され、電流可変回路17が差電流信号に図2に示すような小さな振幅の所定の周期で変動する信号を加算してスペクトラム変調信号を生成し、この生成された信号をICO18に印加する。これにより、発生されるクロックCKの周期は、基準クロックCLKの周期のM/N倍の周期を中心として、所定のサイクルで変動することになる。変動率及び変動の周期は電流可変回路17の発生するスペクトラム変調信号により決定される。なお、PLL回路の応答時間はスペクトラム変調信号の周期より十分に長く設定されている。
【0007】
図3は、特願2002−266631号に記載された電流可変回路17として使用される電流デジタルアナログ変換器(IDAC)の構成を示す図である。図3に示すように、IDACは、トランジスタTr11〜Tr15,Tr20,Tr30〜Tr3nで構成されるカレントミラー回路を有し、トランジスタのサイズを図示のように適宜設定することにより、Tr20にはV−I変換回路42の出力する電流Irefの80%の電流が流れ、Tr3nにはIrefの10%の電流が流れ、Tr32にはIrefの(20×1/2n-2)%の電流が流れ、Tr31にはIrefの(20×1/2n-1)%の電流が流れ、Tr30にはIrefの(20×1/2n)%の電流が流れる。出力コードのビットデータ/D0〜/Dnにより、Tr4n〜Tr40が導通状態になると対応するTr3n〜Tr30を通る電流が流れる。従って、Tr4n〜Tr40をすべて非導通状態にすると、Tr20を流れるIrefの80%の電流量が出力され、Tr4n〜Tr40をすべて導通状態にすると、Tr20を流れる電流量に加えてTr3n〜Tr30を通る電流が流れ、Irefの約100%の電流量が出力される。すなわち、出力コードのビットデータ/D0〜/Dnを適当な値に設定することにより、Irefの80%から約100%の間の適当な電流量が出力される。なお、電流可変回路には、上記の出力コードを生成する制御回路が設けられる。
【0008】
上記のIDACにおいては、変動範囲の約20%をnビットに分解して出力する電流量を制御できる。すなわち、最小分解能は20/2n%である。例えば、n=9であれば、29=512であり、20%を500段階に分割した0.04%が分解能であり、80%から100%まで0.04%のピッチで出力電流を制御できる。
【0009】
図1のSSCG回路は、一般的に1チップ化されたり、他の回路と一緒に1チップ化されて使用される。スペクトラム拡散変調を行うSSCG回路は、使用される用途に応じてスペクトラム拡散変調の振幅を変更する必要がある。例えば、周期の変動より電磁波輻射の方が重要である場合にはスペクトラム拡散変調の振幅を大きくし、周期の変動が小さいことが要求される場合にはスペクトラム拡散変調の振幅を小さくする必要がある。そこで、SSCG回路のチップの汎用性を高めるに、各種の用途に対応できるように、制御回路の出力する出力コードを任意に設定できるようにしている。
【0010】
【特許文献1】
特開2000−101424号公報(全体)
【0011】
【発明が解決しようとする課題】
IDACに印加する出力コードは任意に設定できるようにしてもIDAC自体の構成はチップで固定されており、入力電流Irefを変動できる範囲や変動できる最小ステップ(分解能)は固定である。図4は振幅を変える場合の出力コードの変化を示し、この出力コードの変化に対応して電流が変化し、図4と同様に変化する差電流が得られる。図4の(A)に示すように、振幅が大きい場合には、最小ステップに比べて振幅が大きく、比較的なめらかに変化する。これに対して、振幅を半分にすると、図4の(B)に示すように、図4の(A)の場合に比べてなめらかでなくなる。振幅がさらに半分、すなわち最初の1/4の振幅になると差電流信号の変化は一層なめらかでなくなる。差電流信号の変化がなめらかでなくなると、ICOに印加される電流における高周波成分が増加し、PLLの動作に悪影響を及ぼす。
【0012】
そこで、振幅を小さくしても十分になめらかに変化する差電流信号を得るためには、トランジスタの個数を増加して出力コードのビット数を増加させる必要がある。例えば、5ビットで振幅の調整が行え、すなわち振幅を100%から3%の範囲で調整でき、最小の振幅でも4ビットの分解能、すなわち15段階に変化可能にするには、9ビットの出力コードが必要である。図3の回路構成で、n=9とすると、最大サイズのトランジスタは最小サイズのトランジスタに対して28=256倍の大きさにする必要があり、この部分のチップ面積は29=512倍にする必要がある。従って、Tr3nとTr4nのサイズは、Tr30とTr40のサイズの256倍となる。最小サイズのトランジスタの大きさは製造プロセスから決定されるので、最大サイズのトランジスタのサイズは、非常に大きくなり、それに要する面積も大きくなるという問題がある。
【0013】
また、最小サイズのトランジスタを多数並列に形成し、最小サイズのトランジスタは1個、次のサイズのトランジスタは最小サイズのトランジスタを2個、次は4個という具合に並列に接続する最小サイズのトランジスタの個数を2の累乗で変化させることにより、図3の回路のサイズ比のトランジスタ列を実現することが行われる。その場合には、n=9とすると、最大サイズのトランジスタは最小サイズのトランジスタを並列に256個接続することになる。従って、Tr3nとTr4nの組からTr30とTr40の組を実現するには、Tr30とTr40が512組必要である。
【0014】
いずれにしても、出力コードのビット数を増加させると2の累乗でトランジスタのサイズが増加するので、回路規模が増加し、コストが増加するという問題を生じる。
【0015】
本発明は、回路規模をあまり増加させずに、広い振幅調整範囲と最小振幅でも十分な分解能を確保できるスペクトラム拡散クロック発生回路の実現を目的とする。
【0016】
【課題を解決するための手段】
図5の(A)と(B)は、本発明のスペクトラム拡散クロック発生回路の原理構成図である。
【0017】
図5に示すように、本発明のスペクトラム拡散クロック発生回路は、スペクトラム拡散変調回路と増幅回路とを設け、差電流信号のスペクトラム拡散変調と振幅調整を別々に行った後、元の差電流信号に加えるようにする。具体的には、スペクトラム拡散変調回路と増幅回路とをカスケード接続して、スペクトラム拡散変調回路で電圧電流変換回路の出力する差電流信号を変調した後、増幅回路でスペクトラム拡散変調信号を増幅して振幅を調整し、振幅調整した信号を元の差電流信号に加えてICOに印加する。
【0018】
図5の(A)と(B)に示すように、スペクトラム拡散変調回路と増幅回路は順序が逆でもよい。
【0019】
図6は、本発明の原理を説明する図であり、図6の(A)はスペクトラム拡散変調回路で振幅Aの差電流信号にnビットのパターン変調を行った後の変調電流信号を示し、図6の(B)は(A)の信号の振幅をk/m倍に増幅(減衰)した信号を示す。振幅をk/m倍にしても分解能(ステップ数)は変化しない。
【0020】
本発明のスペクトラム拡散クロック発生回路では、パターン変調と振幅調整が独立に行われるため、振幅調整によらない一定分解能の変調電流が出力される。前述のように、5ビットで振幅の調整が行え、最小の振幅でも4ビットの分解能を有するようにする場合、図3の従来の構成では、n=9として、Tr30からTr3nおよびTr40からTr4nを実現するには、最小サイズのトランジスタの組Tr30とTr40の29=512倍の大きさが必要があった。これに対して、本発明のスペクトラム拡散クロック発生回路では、25+24=48倍の大きさであればよく、回路規模を小さくできる。
【0021】
スペクトラム拡散変調回路と増幅回路は、図3に示した電流デジタルアナログ変換回路(IDAC)で実現できる。
【0022】
スペクトラム拡散変調回路は、周期毎に最大値と最小値の間を連続的に変化する出力コードを発生するデジタル制御回路と、IDACとで実現できる。
【0023】
増幅回路は、一定の出力コードを発生するデジタル制御回路と、IDACとで実現できる。
【0024】
スペクトラム拡散変調回路のデジタル制御回路は、クロックを分周する分周器と、前記分周器の出力する分周クロックをカウントするアップダウンカウンタと、を備えることにより実現できる。
【0025】
また、デジタル制御回路は、プログラム制御のコンピュータシステムで実現できる。
【0026】
【発明の実施の形態】
図7は、本発明の第1実施例のスペクトラム拡散クロック発生(SSCG)回路の構成を示す図である。図示のように、図1に示した回路と同様にPLL回路を使用して基準クロックCLKからM/N倍のクロックCKを発生させる回路であり、電流可変回路17の部分が従来例と異なる。
【0027】
図7に示すように、第1実施例のSSCG回路では、VCO15内のV−I変換回路16が出力する差電流信号は、ICO18に印加されるとともにパターンIDAC31に入力される。パターンIDAC31は、パターン制御回路33の出力する出力コードに従って差電流信号をスペクトラム拡散変調してスペクトラム拡散変調信号を生成する。レベルIDAC32は、レベル制御回路34の出力する出力コードに従ってスペクトラム拡散変調信号を増幅(減衰)して振幅を調整する。
【0028】
図8はパターンIDAC31の構成を示す図であり、図9はレベルIDAC32の構成を示す図である。図8および図9に示すように、パターンIDAC31は、図3のIDACと類似の構成を有するが、Tr12、Tr14およびTr20が削除されている。また、レベルIDAC32は、パターンIDAC31において、ビット数をmビットとし、トランジスタのサイズ比が1/2mのトランジスタの組が付加されている点が異なる。図8のパターンIDAC31は、入力電流IrefをゼロからIref(1−1/2n)/Xの範囲で変化させることが可能である。また、図9のレベルIDAC32は、入力電流IrefをIref/(2mX)からIrefの範囲で変化させることが可能である。
【0029】
レベル制御回路34の出力する出力コードは、使用対象に応じて外部から設定され、一定の値である。
【0030】
パターン制御回路33は、前述の特願2002−266631号に開示されたのと同様のスペクトラム拡散変調コードを出力する。
【0031】
図10は、デジタル論理回路で実現したパターン制御回路33の構成とその動作を示す図である。図10の(A)に示すように、パターン制御回路33は、クロックをカウントするアップダウンカウンタ41と、アップダウンカウンタ41を制御する分周カウンタ42とを有する。アップダウンカウンタ41は、カウント値をnビットの2進コードで出力する。図8の(B)に示すように、分周カウンタ42は、クロックをカウントし、カウント値が所定値になるとアップダウンカウンタ41のアップカウント動作とダウンカウント動作を切り替える。これにより、図10の(B)のように変化する出力コードが得られる。ここでは、カウント値は、ビット数により規定される最大値と最小値の間を変化することが望ましい。
【0032】
図11は、本発明の第2実施例のSSCG回路の構成を示す図である。第1実施例ではパターン制御回路を論理回路で実現していたが、第2実施例ではマイクロコンピュータやDSPなどのコンピュータシステムで実現する。他の部分は、第1実施例と同じである。
【0033】
【発明の効果】
以上説明したように、本発明によれば、広い振幅調整範囲と最小振幅でも十分な分解能を確保できるスペクトラム拡散クロック発生回路が小さな回路規模で実現でき、低コストで汎用性の高いスペクトラム拡散クロック発生回路が得られる。
【図面の簡単な説明】
【図1】従来のスペクトラム拡散クロック発生(SSCG)回路の構成例を示す図である。
【図2】スペクトラム拡散変調信号を示す図である。
【図3】従来例において電流可変回路として使用される電流デジタルアナログ変換回路(IDAC)の構成を示す図である。
【図4】従来例において振幅を変化させた場合の問題点を説明する図である。
【図5】本発明の原理構成を示す図である。
【図6】本発明の原理を説明する図である。
【図7】本発明の第1実施例のSSCGの構成を示す図である。
【図8】第1実施例におけるパターン用IDACの構成を示す図である。
【図9】第1実施例におけるレベル用IDACの構成を示す図である。
【図10】第1実施例のパターン制御回路を論理回路で実現する構成と動作を示す図である。
【図11】本発明の第2実施例のSSCGの構成を示す図である。
【符号の説明】
11…1/N分周器
12…周波数位相比較器
13…チャージポンプ回路
14…ループフィルタ
15…VCO
16…V−I変換き
17…電流可変回路
18…電流制御発振器(ICO)
19…1/M分周器
21…スペクトラム拡散変調回路
22…増幅回路
Claims (7)
- 基準クロックと生成クロックの位相差を検出する周波数位相比較器と、
前記周波数位相比較器の検出した位相差に応じて充放電信号を発生するチャージポンプと、
前記充放電信号に応じた差電圧信号を発生するループフィルタと、
前記差電圧信号を差電流信号に変換する電圧電流変換回路と、
前記差電流信号に応じた周波数の生成クロックを発生するクロック発生器とを備えるスペクトラム拡散クロック発生回路において、
前記差電流信号を変調してスペクトラム拡散変調信号を生成するスペクトラム拡散変調回路と、
前記スペクトラム拡散変調信号を増幅する増幅回路とを備え、
増幅した前記スペクトラム拡散変調信号を前記差電流信号に加算して前記クロック発生器に印加することを特徴とするスペクトラム拡散クロック発生回路。 - 基準クロックと生成クロックの位相差を検出する周波数位相比較器と、
前記周波数位相比較器の検出した位相差に応じて充放電信号を発生するチャージポンプと、
前記充放電信号に応じた差電圧信号を発生するループフィルタと、
前記差電圧信号を差電流信号に変換する電圧電流変換回路と、
前記差電流信号に応じた周波数の生成クロックを発生するクロック発生器とを備えるスペクトラム拡散クロック発生回路において、
前記差電流信号を増幅する増幅回路と、
増幅した前記差電流信号を変調してスペクトラム拡散変調信号を生成するスペクトラム拡散変調回路とを備え、
前記スペクトラム拡散変調信号を前記差電流信号に加算して前記クロック発生器に印加することを特徴とするスペクトラム拡散クロック発生回路。 - 前記スペクトラム拡散変調回路は、周期毎に最大値と最小値の間を連続的に変化する出力コードを発生するデジタル制御回路と、入力電流信号を前記出力コードに応じて変化させる電流デジタルアナログ変換回路とを備える請求項1又は2に記載のスペクトラム拡散クロック発生回路。
- 前記増幅回路は、一定の出力コードを発生するデジタル制御回路と、入力電流信号を前記出力コードに応じた電流に変化させる電流デジタルアナログ変換回路とを備える請求項1又は2に記載のスペクトラム拡散クロック発生回路。
- 前記電流デジタルアナログ変換回路は、前記出力コードに対応する重み付け比で前記入力電流に対応した電流をそれぞれ発生するトランジスタ列を備え、前記トランジスタ列の出力する電流を合わせた出力電流を出力する回路であり、前記トランジスタ列の各トランジスタの電流の出力を前記出力コードに従って制御することにより前記出力コードに応じた電流に変化させる請求項3又は4に記載のスペクトラム拡散クロック発生回路。
- 前記デジタル制御回路は、クロックを分周する分周器と、前記分周器の出力する分周クロックをカウントするアップダウンカウンタと、を備える請求項3に記載のスペクトラム拡散クロック発生回路。
- 前記デジタル制御回路は、プログラム制御のコンピュータシステムである請求項3又は4に記載のスペクトラム拡散クロック発生回路。
Priority Applications (13)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002377337A JP4141250B2 (ja) | 2002-12-26 | 2002-12-26 | スペクトラム拡散クロック発生回路 |
DE60327900T DE60327900D1 (de) | 2002-12-24 | 2003-12-23 | Taktgenerator mit spektraler Dispersion |
TW092136550A TWI279988B (en) | 2002-12-24 | 2003-12-23 | Spread spectrum clock generation circuit, jitter generation circuit and semiconductor device |
EP05027320A EP1641124B1 (en) | 2002-12-24 | 2003-12-23 | Spread spectrum clock generation circuit |
DE60307974T DE60307974T2 (de) | 2002-12-24 | 2003-12-23 | Taktgenerator mit spektraler Dispersion Jittergenerator und Halbleitervorrichtung |
US10/743,188 US6975148B2 (en) | 2002-12-24 | 2003-12-23 | Spread spectrum clock generation circuit, jitter generation circuit and semiconductor device |
EP05027321A EP1672800B1 (en) | 2002-12-24 | 2003-12-23 | Jitter generation circuit |
EP03258206A EP1435694B1 (en) | 2002-12-24 | 2003-12-23 | Spread spectrum clock generation circuit jitter generation circuit and semiconductor device |
DE60328925T DE60328925D1 (de) | 2002-12-24 | 2003-12-23 | Jittergenerator |
KR1020030096335A KR101077745B1 (ko) | 2002-12-24 | 2003-12-24 | 스펙트럼 확산 클록 발생 회로, 지터 발생 회로 및 반도체장치 |
CNB2003101239628A CN1266841C (zh) | 2002-12-24 | 2003-12-24 | 扩频时钟产生电路 |
US11/217,459 US7095260B2 (en) | 2002-12-24 | 2005-09-02 | Spread spectrum clock generation circuit, jitter generation circuit and semiconductor device |
US11/476,125 US20060244499A1 (en) | 2002-12-24 | 2006-06-28 | Jitter generation circuit and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002377337A JP4141250B2 (ja) | 2002-12-26 | 2002-12-26 | スペクトラム拡散クロック発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004208193A JP2004208193A (ja) | 2004-07-22 |
JP4141250B2 true JP4141250B2 (ja) | 2008-08-27 |
Family
ID=32814534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002377337A Expired - Fee Related JP4141250B2 (ja) | 2002-12-24 | 2002-12-26 | スペクトラム拡散クロック発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4141250B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5896503B2 (ja) | 2010-08-03 | 2016-03-30 | ザインエレクトロニクス株式会社 | 送信装置、受信装置および送受信システム |
CN112615622B (zh) * | 2020-12-26 | 2023-03-24 | 上海艾为电子技术股份有限公司 | 一种展频时钟发生器及电子设备 |
-
2002
- 2002-12-26 JP JP2002377337A patent/JP4141250B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004208193A (ja) | 2004-07-22 |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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S533 | Written request for registration of change of name |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140620 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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