WO2006009159A1 - クロック生成回路および通信装置 - Google Patents

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WO2006009159A1
WO2006009159A1 PCT/JP2005/013280 JP2005013280W WO2006009159A1 WO 2006009159 A1 WO2006009159 A1 WO 2006009159A1 JP 2005013280 W JP2005013280 W JP 2005013280W WO 2006009159 A1 WO2006009159 A1 WO 2006009159A1
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WO
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frequency
signal
generation circuit
fluctuation
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PCT/JP2005/013280
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Inventor
Yasuhito Sugimoto
Original Assignee
Rohm Co., Ltd
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    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
    • H04B2215/067—Reduction of clock or synthesizer reference frequency harmonics by modulation dispersion

Definitions

  • the present invention relates to a clock generation circuit and a communication device using the same, and more particularly to a technique for reducing unnecessary radiation.
  • a clock is used to drive a semiconductor device used in the terminal or to generate a high-frequency signal necessary for wireless communication.
  • a generation circuit is used. The frequency of the output clock signal of this clock generation circuit has become higher with the recent increase in the speed of small information terminals. As a result, there is a problem that electromagnetic waves radiated from the clock generation circuit may cause malfunctions of peripheral circuits and other electronic devices or affect wireless communication.
  • EMI electromagnetic interference
  • the clock generation circuit power is obtained by frequency-modulating the clock signal to reduce the unwanted radiation.
  • Patent Document 1 in order to spread the spectrum, the spectrum of the output clock signal is spread by giving fluctuation to the input clock signal of the PLL (Phase Looped Loop) circuit and the signal in the loop. Unnecessary radiation is reduced.
  • Patent Document 2 unnecessary oscillation is reduced by changing the oscillation frequency by changing the frequency division ratio of the frequency divider of the PLL circuit.
  • Patent Document 1 JP 2000-101424 A
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-7700
  • the present invention aims to reduce the above-mentioned EMI by reducing unnecessary radiation by spreading the spectrum of the output clock signal, as in the technique described in the above-mentioned document. Power The method is different from the prior art.
  • An object of the present invention is to provide a clock generation circuit capable of easily adjusting the amount of spread of a desired spectrum and reducing unnecessary radiation.
  • a clock generation circuit includes a voltage-controlled oscillator and a jittered circuit that adds fluctuation to a bias current that drives the voltage-controlled oscillator.
  • the oscillation frequency of the voltage-controlled oscillator changes depending on the value of the bias current that drives the voltage-controlled oscillator, even if the voltage control signal that is the input voltage of the voltage-controlled oscillator is constant, fluctuations are added to the bias current. As a result, fluctuations can be added to the oscillation frequency of the voltage controlled oscillator. Therefore, the oscillation frequency of the voltage controlled oscillator changes, and the spectrum of the output clock signal of the clock generation circuit can be spread to reduce unnecessary radiation.
  • Another aspect of the present invention is also a clock generation circuit.
  • This clock generation circuit detects a phase difference between the input clock signal and the divided output clock signal and outputs a phase difference detection signal, and generates an output clock signal based on the phase difference detection signal.
  • a voltage controlled oscillator, and a jitter adding circuit for adding fluctuation to a bias current for driving the voltage controlled oscillator.
  • the fluctuation added to the bias current by the jittered circuit may be an AC signal.
  • the output clock signal is spread spectrum gently based on the AC signal, unnecessary radiation can be reduced more preferably.
  • the frequency of the fluctuation added to the bias current by the jittered circuit may be a natural number multiple of the frequency of the input clock signal.
  • the fluctuation component added to the output clock signal is canceled out with an average of one period of the input clock signal at the time of frequency division, and only the jitter component having the voltage controlled oscillator power is fed back. According to this aspect, since the fluctuation component does not affect the loop, the spectrum can be spread while the center frequency is fixed.
  • the fluctuation added to the bias current by the jittered circuit may be controlled by a signal input from the outside.
  • Yet another embodiment of the present invention is also a clock generation circuit.
  • This clock generation circuit detects a phase difference between the input clock signal and the divided output clock signal and outputs a phase difference detection signal, and generates an output clock signal based on the phase difference detection signal.
  • a jitter adding circuit for adding fluctuation to the phase difference detection signal.
  • the frequency of fluctuation given to the phase difference detection signal by the jittered circuit may be a natural number multiple of the frequency of the input clock signal.
  • phase difference detection signal is output from the phase comparator to the phase difference detection signal by a jittered circuit at any point on the path that is input to the voltage control circuit. It means that fluctuation is given.
  • the fluctuation component directly given to the phase difference detection signal becomes 0 on average during one period at the time of frequency division and is canceled out, and only the jitter component generated by the voltage controlled oscillator is fed back. As a result, it is possible to spread the spectrum while fixing the center frequency without affecting the loop.
  • the clock generation circuit includes a voltage controlled oscillator, a jitter adding circuit for adding fluctuation to a bias current for driving the voltage controlled oscillator, and a terminal for adjusting the fluctuation amount of the jittered circuit.
  • the fluctuation amount can be adjusted by an external force, it is possible to perform spread spectrum appropriately according to the device in which the clock generation circuit is used, and to reduce unnecessary radiation.
  • a control terminal for stopping the operation of the jittered circuit may be provided.
  • the current consumption can be reduced by applying a signal from the outside to this control terminal and stopping the jittered circuit.
  • FIG. 1 is a block diagram showing a configuration of a clock generation circuit according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an example of a configuration of a voltage controlled oscillator and a jittered circuit.
  • FIGS. 3 (a) to 3 (c) are diagrams showing time waveforms of respective voltages and currents in the jitter adding circuit.
  • FIG. 4 is a diagram showing the bias current dependence of the oscillation control voltage Vosc and oscillation frequency fosc of a voltage controlled oscillator.
  • FIGS. 5 (a) to 5 (e) are diagrams showing time waveforms of current, voltage and frequency of the clock generation circuit.
  • FIG. 6 is a block diagram showing a configuration of a clock generation circuit according to a second embodiment.
  • FIG. 7 is a block diagram showing a configuration of a mobile phone terminal equipped with the clock generation circuit of FIG. 1 or FIG.
  • FIG. 8 is a block diagram showing another configuration of a mobile phone terminal equipped with the clock generation circuit of FIG. 1 or FIG. 6. Explanation of symbols
  • phase comparator 10 phase comparator, 12 charge pump circuit, 14 low pass filter, 16 voltage controlled oscillator, 18 frequency divider, 20 jitter circuit, 22 oscillator, 24 current source, 100 clock generation circuit, CKIN human power clock signal , CKOUT Output clock signal.
  • the clock generation circuit is a PLL circuit that generates an output clock signal CKOUT based on an input clock signal CKIN.
  • This clock generation circuit is It is mounted on a communication device such as a terminal and used to generate a reference frequency for high-frequency signals necessary for communication.
  • FIG. 7 is a block diagram showing an overall configuration of a mobile phone terminal 200 equipped with a clock generation circuit according to an embodiment described below.
  • the cellular phone terminal 200 includes an antenna 202, a duplexer 204, a low noise amplifier 206, a power amplifier 208, a high frequency IC 210, a baseband IC 212, and a temperature compensated crystal oscillator (hereinafter referred to as TCXO) 214.
  • TCXO temperature compensated crystal oscillator
  • TCX0214 generates a reference clock signal CLK of mobile phone terminal 200 and outputs it to each block of mobile phone terminal 200.
  • the baseband IC 212 is a chip that comprehensively controls the mobile phone terminal 200 as a whole, such as W—CDMA (Wideband—Code Division Multiple Access) and GSM (Global System for Mobile communications). Depending on the equation, signal processing such as data modulation and demodulation is performed.
  • Baseband IC 212 includes PLL 218.
  • the PLL 218 generates a periodic signal obtained by multiplying the frequency of the reference clock signal CLK output from the TCX0214 as an input clock signal, and uses it as a clock signal in the baseband IC 212 or the like.
  • the high frequency IC 210 includes a PLL 216, a mixer (not shown), and the like.
  • the PLL 216 generates a signal obtained by multiplying the frequency by using the reference clock signal CLK output from the TCX02 14 as an input signal.
  • a mixer (not shown) performs mixing using the local frequency signal generated by the PLL 216 and frequency conversion (up-conversion or down-conversion).
  • High frequency IC 210 performs IZ Q modulation based on the IZQ signal output from baseband IC 212, further converts the frequency to a local frequency power transmission band frequency, and outputs the result to power amplifier 208.
  • the power amplifier 208 amplifies the high frequency signal output from the high frequency IC 210 according to the distance from the base station.
  • the high-frequency signal amplified by the high-frequency IC 210 is input to the antenna 202 via the duplexer 204 and transmitted to the base station apparatus.
  • the duplexer 204 outputs the high frequency signal received by the antenna 202 to the low noise amplifier 206.
  • the low noise amplifier 206 amplifies the received signal and outputs it to the high frequency IC 210.
  • the high frequency IC 210 receives the output signal of the low noise amplifier 206 and Convert wave number to local frequency, demodulate to IZQ, and output to baseband IC212
  • FIG. 8 is a block diagram showing a configuration of a foldable mobile phone terminal 200.
  • the mobile phone terminal 200 includes a first casing 200a on which the liquid crystal panel 232 is mounted and a second casing 200b on which the baseband IC 212 is mounted.
  • a liquid crystal panel 232 and a liquid crystal panel driver 230 are mounted on the first casing 200a.
  • the first housing 200a and the second housing 200b each include a receiver IC 224 and a transceiver IC 220. Since the first casing 200a and the second casing 200b are connected via a hinge portion, the number of data wirings is limited.
  • the transceiver IC 220 and the receiver IC 224 are functional ICs that perform parallel-serial conversion and transfer data between the first casing 200a and the second casing 200b with a small number of wires.
  • the first housing 200a and the second housing 200b may be connected by a rotation mechanism.
  • the transceiver IC 220 receives a data signal or a clock signal output from the baseband IC 212.
  • the clock frequency of the signal output from the baseband IC 212 is 13 MHz.
  • the transino IC 220 includes a PLL 222 that multiplies the clock signal output from the baseband IC 212.
  • Transceiver IC 220 uses the clock signal of about 200 MHz generated by PLL 222 to perform parallel-serial conversion on the data signal output from the baseband IC, and transmits it to receiver IC 224.
  • the resino IC 224 performs serial-parallel conversion on the data output from the transino IC 220 and outputs the converted data to the liquid crystal panel driver 230.
  • the liquid crystal panel driver 230 displays data on the liquid crystal panel 232 based on this data.
  • a 200 MHz clock signal force generated by the PL L222 inside the transceiver 220 causes unnecessary radiation of the hinge part force. There is a case. Even in such a case, it is preferable to perform spread spectrum in order to reduce EMI.
  • clock generation that can be suitably used as PLL 218 inside baseband IC 212 of mobile phone terminal 200 in FIG. 7 or PLL 222 inside transino IC 220 of mobile phone terminal 200 in FIG. The circuit will be described.
  • FIG. 1 shows a configuration of a clock generation circuit 100 according to the first embodiment of the present invention.
  • the clock generation circuit 100 includes an input terminal 102 and an output terminal 104. Signals input to or output from each pin are input clock signal CKIN and output clock signal CK OUT! The frequency of the input clock signal CKIN and the output clock signal CKOUT is the input clock frequency ⁇ and the output clock frequency fOUT, respectively.
  • the clock generation circuit 100 includes a PLL circuit 60 and a jittered circuit 20.
  • the PLL circuit 60 includes a phase comparator 10, a charge pump circuit 12, a low-pass filter 14, a voltage controlled oscillator 16, and a frequency divider 18.
  • phase comparator 10 An input clock signal CKIN and a feedback signal Sig3 obtained by dividing the output clock signal CKOUT are input to the phase comparator 10, and the two signals are compared in accordance with the phase difference between the two signals. Outputs phase difference detection signal Sigl, either up or down. This phase difference detection signal Sigl is input to the charge pump circuit 12.
  • the charge pump circuit 12 generates a charge pump signal Sig2 by charging / discharging the capacitor in accordance with the up / down of the phase difference detection signal Sigl, and outputs it to the low-pass filter 14.
  • the low-pass filter 14 is a so-called loop filter, which smoothes the charge pump signal Sig2 to remove unnecessary high-frequency components and outputs an oscillation control signal Vosc given a predetermined loop time constant.
  • the oscillation control signal Vosc is input.
  • the voltage controlled oscillator 16 oscillates at a frequency corresponding to the voltage of the oscillation control signal Vosc, and generates an output clock signal CKOUT.
  • the output clock signal CKOUT is divided by the frequency divider 18 and input to the phase comparator 10 as the feedback signal Sig3.
  • the frequency of the feedback signal Sig3 is given by f OUTZN using the frequency division ratio N of the frequency divider 18.
  • the jitter-added circuit 20 is a circuit for generating a bias current Ic of the voltage controlled oscillator 16 and applying fluctuations, and includes a current source 24 and an oscillator 22.
  • the jittered Karo circuit 20 has a function of changing the frequency of the output clock signal CKOUT by changing the bias current Ic of the voltage controlled oscillator 16.
  • the oscillator 22 generates a sine wave voltage Vx having a frequency n times the natural number of the input clock signal CKIN.
  • the location where the oscillator 22 is used is limited, and when the frequency division ratio N of the frequency divider 18 is large, the frequency is low, so that the problem of EMI due to the oscillator 22 does not occur. If the amplitude is reduced, the influence is further reduced.
  • the current source 24 generates a bias current Ic corresponding to the sine wave voltage Vx output from the oscillator 22. A sinusoidal fluctuation is added to the bias current Ic, and the voltage controlled oscillator 16 is driven based on the bias current Ic.
  • FIG. 2 shows an exemplary configuration of the voltage controlled oscillator 16 and the jitter adding circuit 20.
  • 3A to 3C show time waveforms of voltages and currents in the jitter adding circuit 20.
  • the jittered circuit 20 includes a voltage source 40 and a voltage / current conversion circuit 50.
  • the voltage source 40 includes an error amplifier 30, resistors Rl and R2, and a constant voltage source 32.
  • the oscillator 22 generates a sine wave voltage Vx.
  • the output voltage Vz of the voltage source 40 is input to the voltage / current conversion circuit 50.
  • the current given by VzZR3 flows through the resistor R3. Since the transistor pair Ml and M2 constitute a current mirror and the transistor pair M3 and M4 also constitute a current mirror, the bias current Ic flowing through the transistor M4 is a current proportional to the output voltage Vz of the voltage source 40.
  • the jittered circuit 20 generates a noise current Ic having a sinusoidal fluctuation shown in FIG. In terms of time, this bias current fluctuates in a sine wave pattern with a maximum value of Ic2 and a minimum of Ic3 centered on the current value Icl.
  • the transistor M4 of the jittered circuit 20 is connected to the gate and source of the transistor M5 of the voltage controlled oscillator 16 and the gates of the transistors M6 to M7, and draws the noise current Ic to draw the voltage controlled oscillator 16 Drive. Further, the oscillation control signal Vosc is input to the input terminal 106 of the voltage controlled oscillator 16, and a current lose corresponding to the oscillation control signal Vosc flows through the transistor M12.
  • the voltage controlled oscillator 16 is configured using a general ring oscillator.
  • Transistors M8, M9, M10, and Mil constitute an inverter, and a ring oscillator is configured by connecting an odd number of inverters in series. In the figure, the middle inverter is shown for simplicity!
  • the oscillation frequency of this ring oscillator is controlled by the current flowing through transistors M6 to M7. Since these transistors M6 to M7 are connected in a current mirror form to the transistor M5, the bias current Ic and oscillation generated by the jitter circuit 20 A current dependent on the current lb, which is the sum of the current lose determined by the control voltage Vosc, flows. As a result, the oscillation frequency of the ring oscillator can be controlled by the bias current Ic.
  • FIG. 4 shows the relationship between the oscillation control voltage Vosc and the oscillation frequency fosc of the voltage controlled oscillator 16 configured as described above.
  • the horizontal axis is the oscillation control voltage Vosc
  • the vertical axis is the oscillation frequency fosc
  • the bias current Ic is shown as a parameter.
  • the bias current Ic is fixed and the oscillation frequency fosc is changed by changing the oscillation control voltage Vosc.
  • the amount of fluctuation that should be given to the bias current Ic to obtain the diffusion amount ⁇ fs can be estimated from FIG. Since the amplitude of the fluctuation of the bias current Ic is determined by the amplitude Ax of the oscillator 22 and the resistance values Rl and R2 as described above, the desired diffusion amount Afs can be obtained by adjusting these values.
  • 5A to 5E show time waveforms of the current, voltage, and frequency of the clock generation circuit 100.
  • Tp represents the period of the input clock signal CKIN and is the inverse of the input clock frequency fIN!
  • FIG. 5 (a) shows the oscillation control voltage Vosc when the voltage controlled oscillator 16 is driven by a constant current source whose current value is fixed at Icl without using the jittered circuit 20. Since the frequency fOUT of the output clock signal CKOUT follows the relationship shown in Fig. 4, when the oscillation control voltage Vosc shown in Fig. 5 (a) is input to the voltage controlled oscillator 16, the time wave shown in Fig. 5 (b) Shape is obtained. In this case, the output clock frequency f OUT is locked to the frequency fo and includes a very small jitter ⁇ f that cannot be removed by the PLL circuit 60.
  • the current Ic shown in FIG. 5 (c) is generated by the V, or jittered circuit 20, and this current is used as the bias current of the voltage controlled oscillator 16.
  • the bias current Ic is fluctuated by a sine wave with the same frequency fIN as the input clock signal CKIN.
  • the center value is Icl and fluctuates up to Ic2 and minimum Ic3.
  • the frequency fOUT of the output clock signal CKOUT is as shown in Fig. 5 (d) according to the relationship shown in Fig. 4. It fluctuates in time centering on the frequency fo, and has a spectrum spread amount A fs. This fluctuation is a periodic signal that increases and decreases with the period Tp in terms of time.
  • the jitter component ⁇ ⁇ shown in FIG. 5 (b) is a very small value because it is a frequency fluctuation when the phase is locked by the PLL circuit 60
  • FIG. 5 (d) A fs shown is generated by positively changing the bias current Ic of the voltage controlled oscillator 16, and is larger than ⁇ .
  • a fs lMHz
  • the jitter component ⁇ f is! Only a few hundred kHz! /
  • the fluctuation frequency component Afs given to the bias current Ic by the jittered circuit 20 is canceled when the period of the period Tp is averaged. Therefore, the average output clock frequency fOUT in the period T p is substantially equal to the output clock frequency fo before adding the fluctuation shown in FIG. 5 (b).
  • the output clock signal CKOUT is divided into 1ZN by the frequency divider 18. This is nothing but integration or averaging of the output clock frequency fOUT in time, and the fluctuation frequency component A fs is cancelled.
  • the Fig. 5 (e) is a diagram showing the frequency fFB of the feedback signal Sig3 divided by the frequency divider 18. Absent.
  • the output clock signal CKOUT is spectrum spread without affecting the loop with the frequency width A fs around the frequency fo. Unnecessary radiation can be reduced. [0058]
  • the spread amount A fs of the spectrum is determined by the amplitude of the fluctuation added to the bias current Ic by the jitter circuit 20, so that the desired value is determined by the amplitude A of the sine wave generated by the oscillator 22 and the resistors Rl and R2. Can be easily adjusted to the value of.
  • the frequency of fluctuation applied to the bias current Ic is a natural number multiple of the frequency fIN of the input clock signal CKIN, it is canceled when the frequency is divided by the frequency divider 18, and the phase comparator 10 At the time of phase comparison, the effect of added jitter can be made almost zero.
  • the jittered circuit 20 may be excluded.
  • the spectrum diffusion amount only needs to be taken into consideration for the voltage-controlled oscillator 16 and the jittered circuit 20, it can be estimated without performing a loop simulation, and the design period can be shortened.
  • the spectrum of the output clock signal is spread, so that unnecessary radiation from other circuit forces operating using the output clock signal CKOUT is also reduced. Furthermore, since unnecessary radiation from the propagation path of the output clock signal CKOUT is also reduced, unnecessary radiation from the entire system including the clock generation circuit 100 can be reduced.
  • FIG. 6 is a block diagram showing the configuration of the clock generation circuit 100 according to the second embodiment of the present invention.
  • the same or equivalent components as those already described are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the power of performing spectrum spread by changing the bias current of the voltage controlled oscillator 16 In the clock generation circuit 100 according to the second embodiment shown in FIG. Spread spectrum is performed by adding jitter to the oscillation control signal Vosc input to the voltage controlled oscillator 16.
  • the clock generation circuit 100 includes the jitter-added calo circuit 20 at the subsequent stage of the low-pass filter 14.
  • the jitter adding circuit 20 includes an adder 70 and an oscillator 72.
  • the oscillator 72 outputs a jitter component Sig4 having a frequency that is a natural number multiple of the frequency of the input clock signal CKIN.
  • the adder 70 adds the oscillation control signal Vosc output from the low-pass filter 14 and the jitter component Sig4 output from the oscillator 72. Addition
  • the subsequent oscillation control signal Vosc ′ is output to the voltage controlled oscillator 16.
  • the voltage controlled oscillator 16 outputs an output clock signal CKOUT having a frequency based on the oscillation control signal Vosc ′ to which the jitter component is added.
  • the jittered circuit 20 may be provided before the low-pass filter 14.
  • clock generation circuit 100 fluctuation is applied to oscillation control signal Vosc on the path output from phase comparator 10 and input to voltage controlled oscillator 16.
  • the frequency of the fluctuation component given to the oscillation control signal Vosc is a natural number multiple of the frequency of the input clock signal CKIN. Only the jitter component generated at 16 is fed back. As a result, it is possible to spread the spectrum while fixing the center frequency without affecting the loop.
  • the voltage source 40, the voltage-current conversion circuit 50, and the like shown in FIG. 2 can be replaced by other circuits having equivalent functions.
  • the jittered circuit 20 only needs to be configured so as to give fluctuation to the noise current Ic of the voltage controlled oscillator 16.
  • the PLL circuit 60 may be configured not to use the charge pump circuit 12 of FIG. 1, or may be a PLL circuit that outputs the input frequency multiplied by ⁇ .
  • the frequency and amplitude of fluctuation applied to the noise current Ic are not limited to the force S fixed inside the jittered calorie circuit 20.
  • the spectrum spread amount ⁇ fs needs to be changed depending on the modulation method and output power.
  • it is desirable that the amount of spread of the spectrum can be adjusted by a circuit that integrally controls the set terminal, such as a baseband IC. Therefore, a terminal for inputting a control signal for adjusting the fluctuation amount and frequency of the jitter circuit 20 can be provided, and the fluctuation frequency and amplitude can be positively changed based on the control signal of an external force. ,.
  • the operation of the external power jitter-carrying circuit 20 may be stopped. Therefore, a terminal for inputting a stop signal for stopping the operation of the jitter adding circuit is provided, and the current consumption can be reduced by stopping the operation based on the stop signal.
  • the amplitude Ax of the oscillator 22 is controlled, or the resistors Rl and R2 used in the jittered circuit 20 are variable resistors. Can be easily realized. Further, it will be readily understood by those skilled in the art that the current value of the current source can be changed by a signal given by an external force by other methods.
  • the force applied by the oscillator 22 with a sinusoidal fluctuation is not limited to this, and other AC signals such as a triangular wave may be used in addition to the sinusoidal fluctuation. Even in this case, it is desirable that the frequency be a natural number multiple of the input clock frequency ⁇ , and the fluctuation component should be zero when one period Tp of the input clock signal CKIN is averaged.
  • the input clock signal is used as it is. May be generated.
  • the circuit since it is not necessary to have an oscillator inside the jitter adding circuit 20, the circuit can be simplified.
  • the fluctuation signal generated by the oscillator 22 may be given from the outside.
  • a clock signal that is a natural number multiple of the input clock signal may be used in other blocks, so the circuit can be simplified by using this clock signal. You can do it.
  • the selection described above may be performed using another type of transistor such as a bipolar transistor or the like described with reference to the MOSFET.
  • the design specifications required for the clock generation circuit and the semiconductor used It may be determined by the manufacturing process.
  • clock generation circuit 100 all elements constituting clock generation circuit 100 are integrally integrated. May be formed on another integrated circuit, or a part thereof may be formed of a discrete component. Which part should be integrated can be determined by cost, occupied area, etc.
  • the present invention can be applied to all clock generation circuits that need to reduce unnecessary radiation.

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Abstract

　所望のスペクトルの拡散量を容易に調節することのできる、不要輻射を低減したクロック生成回路の提供する。 　クロック生成回路１００は、ＰＬＬ回路６０とジッタ付加回路２０とを含む。ジッタ付加回路２０は、ＰＬＬ回路６０の電圧制御発振器１６を駆動するためのバイアス電流を生成し、さらにゆらぎを付加する。このジッタ付加回路２０は、オシレータ２２と電流源２４を含み、オシレータ２２により生成されるゆらぎ成分が、バイアス電流に付加される。オシレータ２２の発振周波数は、入力クロック信号ＣＫＩＮの周波数の自然数倍とする。

Description

クロック生成回路および通信装置
技術分野
[0001] 本発明は、クロック生成回路およびそれを使用した通信装置に関し、特に不要輻射 を低減する技術に関する。
背景技術
[0002] 携帯電話や PDA (Personal Digital Assistance)などの小型情報端末におい ては、その内部で使用される半導体装置を駆動し、あるいは無線通信に必要な高周 波信号を生成するために、クロック生成回路が用いられている。このクロック生成回路 の出力クロック信号の周波数は、近年の小型情報端末の高速化に伴い、ますます高 くなつている。その結果、クロック生成回路カゝら輻射される電磁波が、周辺回路や他 の電子機器の誤動作を誘発したり、無線通信などに影響を及ぼしてしまうという問題 が生じている。
[0003] このような問題は EMI (電磁干渉）として知られ、この EMIを低減する手法として、ク ロック生成回路力 得られるクロック信号を周波数変調することによってスペクトルを 拡散させ、不要輻射を低減する技術が注目されている。
例えば、特許文献 1においては、スペクトルを拡散させるために、 PLL (Phase Lo eked Loop)回路の入力クロック信号や、ループ内の信号にゆらぎを持たせることに より出力クロック信号のスペクトルを拡散して不要輻射の低減を図っている。また、特 許文献 2においては、 PLL回路の分周器の分周比を変化させることによって発振周 波数を変化させて不要輻射の低減を図って 、る。
[0004] 特許文献 1：特開 2000— 101424号公報
特許文献 2：特開 2001— 7700号公報
発明の開示
発明が解決しょうとする課題
[0005] 本発明は、上記文献に記載の技術と同様に、出力クロック信号のスペクトルを拡散 させることによって不要輻射の低減を行い、上述の EMIを低減することを課題とする 力 先行技術とはその手法を異にしている。本発明の目的は、所望のスペクトルの拡 散量を容易に調節することのできる、不要輻射を低減したクロック生成回路の提供に ある。
課題を解決するための手段
[0006] 本発明のある態様のクロック生成回路は、電圧制御発振器と、電圧制御発振器を 駆動するバイアス電流にゆらぎを付加するジッタ付カ卩回路とを備える。
[0007] 電圧制御発振器の発振周波数は、電圧制御発振器を駆動するバイアス電流の値 によって変化するので、電圧制御発振器の入力電圧である電圧制御信号が一定で も、バイアス電流にゆらぎを付加することによって電圧制御発振器の発振周波数にゆ らぎを付加することができる。そのため、電圧制御発振器の発振周波数が変化するこ とになり、クロック生成回路の出力クロック信号のスペクトルを拡散し、不要輻射を低 減することができる。
[0008] 本発明の別の態様もまた、クロック生成回路である。このクロック生成回路は、入力 クロック信号と分周された出力クロック信号との位相差を検出して位相差検出信号を 出力する位相比較器と、位相差検出信号に基づいて、出力クロック信号を発生する 電圧制御発振器と、電圧制御発振器を駆動するバイアス電流にゆらぎを付加するジ ッタ付加回路と、を備える。
[0009] この態様によると、帰還ループを有する PLL回路においても、ジッタ付カ卩回路によ つて、電圧制御発振器のバイアス電流にゆらぎが与えられ、電圧制御発振器の発振 周波数が変化することになり、クロック生成回路の出力クロック信号のスペクトルを拡 散することができ、不要輻射を低減することができる。
[0010] ジッタ付カ卩回路によりバイアス電流に付加されるゆらぎは、交流信号であってもよい 。この場合、出力クロック信号はその交流信号に基づいてなだらかにスペクトル拡散 されるため、より好適に不要輻射を低減することができる。
[0011] ジッタ付カ卩回路によりバイアス電流に付加されるゆらぎの周波数は、入力クロック信 号の周波数の自然数倍であってもよ 、。出力クロック信号に付加されたゆらぎの成分 は、分周時に入力クロック信号 1周期分の平均で 0となり打ち消され、電圧制御発振 器力もっていたジッタ成分のみがフィードバックされる。 この態様によれば、ゆらぎの成分は、ループに影響を与えないため、中心周波数を 固定しつつスペクトルを拡散することができる。
[0012] ジッタ付カ卩回路によりバイアス電流に付加されるゆらぎは、外部から入力される信号 により制御されてもよい。
[0013] 本発明のさらに別の態様もまた、クロック生成回路である。このクロック生成回路は、 入力クロック信号と分周された出力クロック信号との位相差を検出して位相差検出信 号を出力する位相比較器と、位相差検出信号に基づいて出力クロック信号を発生す る電圧制御発振器と、位相差検出信号にゆらぎを付加するジッタ付加回路と、を備え る。ジッタ付カ卩回路により位相差検出信号に与えられるゆらぎの周波数は、入力クロ ック信号の周波数の自然数倍としてもよ 、。
ここで「位相差検出信号にゆらぎを付加する」とは、位相比較器から出力され、電圧 制御回路に入力される経路上のいずれかの箇所において、ジッタ付カ卩回路によって 位相差検出信号にゆらぎが与えられることを意味する。
位相差検出信号に直接与えられたゆらぎの成分は、分周時に 1周期分の平均で 0 となり打ち消され、電圧制御発振器で生じるジッタ成分のみがフィードバックされる。 その結果、ループに影響を与えずに中心周波数を固定しつつスペクトルを拡散する ことができる。
[0014] 本発明のさらに別の態様もまた、クロック生成回路である。このクロック生成回路は、 電圧制御発振器と、電圧制御発振器を駆動するバイアス電流にゆらぎを付加するジ ッタ付加回路と、ジッタ付カ卩回路のゆらぎ量を調整するための端子と、を備える。 この態様によればゆらぎ量を外部力 調整することができるため、クロック生成回路 が使用される装置に応じて適切なスペクトル拡散を行い、不要輻射を低減することが できる。
[0015] さらに、ジッタ付カ卩回路の動作を停止する制御端子を設けてもよい。不要輻射が問 題とならない場合には、この制御端子に外部から信号を与え、ジッタ付カ卩回路を停止 することによって消費電流を低減することができる。
[0016] なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置 、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 発明の効果
[0017] 本発明に係るクロック生成回路によれば、出力クロック信号のスペクトラム拡散を行 V、不要輻射を低減することができる。
図面の簡単な説明
[0018] [図 1]本発明の第 1の実施の形態に係るクロック生成回路の構成を示すブロック図で ある。
[図 2]電圧制御発振器およびジッタ付カ卩回路の構成の一例を示す回路図である。
[図 3]図 3 (a)〜（c)は、ジッタ付加回路における各電圧、電流の時間波形を示す図 である。
[図 4]電圧制御発振器の発振制御電圧 Voscと発振周波数 foscのバイアス電流依存 性を示す図である。
[図 5]図 5 (a)〜（e)は、クロック生成回路の電流、電圧および周波数の時間波形を示 す図である。
[図 6]第 2の実施の形態に係るクロック生成回路の構成を示すブロック図である。
[図 7]図 1または図 6のクロック生成回路を搭載した携帯電話端末の構成を示すブロッ ク図である。
[図 8]図 1または図 6のクロック生成回路を搭載した携帯電話端末の別の構成を示す ブロック図である。 符号の説明
[0019] 10 位相比較器、 12 チャージポンプ回路、 14 ローパスフィルタ、 16 電圧 制御発振器、 18 分周器、 20 ジッタ付カ卩回路、 22 オシレータ、 24 電流源 、 100 クロック生成回路、 CKIN 人力クロック信号、 CKOUT 出力クロック信 号。
発明を実施するための最良の形態
[0020] 以下、本発明について、実施の形態をもとに詳細に説明する。以下で説明する実 施の形態は、クロック生成回路は、入力クロック信号 CKINに基づいて、出力クロック 信号 CKOUTを発生させる PLL回路である。このクロック生成回路は、携帯電話端 末などの通信装置に搭載され、通信に必要な高周波信号の基準周波数を生成する ために使用される。
[0021] 図 7は、以下で説明する実施の形態に係るクロック生成回路を搭載した携帯電話端 末 200の全体構成を示すブロック図である。携帯電話端末 200は、アンテナ 202、デ ュプレクサ 204、ローノイズアンプ 206、パワーアンプ 208、高周波 IC210、ベースバ ンド IC212、温度補償水晶発振器 (以下、 TCXOという） 214を含む。
[0022] TCX0214は、携帯電話端末 200の基準クロック信号 CLKを生成し、携帯電話端 末 200の各ブロックに対して出力する。
[0023] ベースバンド IC212は、携帯電話端末 200全体を統括的に制御するチップであつ て、 W— CDMA (Wideband— Code Division Multiple Access)や GSM (Glo bal System for Mobile communications)などの通 1 万式に応じ、データの 変調、復調等の信号処理を行う。ベースバンド IC212は PLL218を含む。 PLL218 は、 TCX0214から出力される基準クロック信号 CLKを入力クロック信号として、その 周波数を遁倍した周期信号を生成し、ベースバンド IC212内部のクロック信号などと して利用する。
[0024] 高周波 IC210は、 PLL216や、図示しないミキサ等を含む。 PLL216は、 TCX02 14から出力される基準クロック信号 CLKを入力信号としてその周波数を遁倍した信 号を発生する。図示しないミキサは、 PLL216により生成したローカル周波数信号を 用いてミキシングを行い、周波数変換 (アップコンバートあるいはダウンコンバート）を 行う。高周波 IC210は、ベースバンド IC212から出力される IZQ信号にもとづき IZ Q変調を行い、さらにローカル周波数力 送信帯域周波数に周波数変換し、パワー アンプ 208へと出力する。パワーアンプ 208は、高周波 IC210から出力される高周波 信号を、基地局との距離に応じて増幅する。高周波 IC210により増幅された高周波 信号は、デュプレクサ 204を介してアンテナ 202に入力され、基地局装置へと送信さ れる。
[0025] また、デュプレクサ 204は、アンテナ 202により受信した高周波信号をローノイズァ ンプ 206へと出力する。ローノイズアンプ 206は、受信した信号を増幅し、高周波 IC2 10へと出力する。高周波 IC210は、ローノイズアンプ 206の出力信号を受信帯域周 波数からローカル周波数に変換し、 IZQ復調してベースバンド IC212へと出力する
[0026] 図 7において、ベースバンド IC212内部の PLL218により生成されるクロック信号が 、電磁波として放射され、他の回路の動作に影響をおそれがある場合には、そのスぺ クトラムを拡散して、 EMIを低減する必要がある。一方、 RFIC210内部の PLL216 については、変調精度に影響を及ぼすおそれがあるため、スペクトラム拡散は行わな い方がよい。
[0027] 図 8は、折り畳み型の携帯電話端末 200の構成を示すブロック図である。携帯電話 端末 200は、液晶パネル 232が搭載される第 1筐体 200aと、ベースバンド IC212が 搭載される第 2筐体 200bを含む。第 1筐体 200aには、液晶パネル 232および液晶 パネルドライバ 230が搭載される。
[0028] 第 1筐体 200aおよび第 2筐体 200bはそれぞれ、レシーバ IC224およびトランシー バ IC220を備える。第 1筐体 200a、第 2筐体 200bは、ヒンジ部を介して接続されて いるため、データ配線の数は制限を受けることになる。トランシーバ IC220およびレシ ーバ IC224は、パラレルシリアル変換を行い、少ない配線によって、第 1筐体 200aと 第 2筐体 200b間のデータ転送を行う機能 ICである。第 1筐体 200aと第 2筐体 200b は、回転機構により接続されていてもよい。
[0029] トランシーバ IC220には、ベースバンド IC212から出力されるデータ信号やクロック 信号などが入力される。たとえば、ベースバンド IC212から出力される信号のクロック 周波数は 13MHzとする。トランシーノ IC220は、ベースバンド IC212から出力され るクロック信号を遁倍する PLL222を備える。トランシーバ IC220は、 PLL222により 生成した 200MHz程度のクロック信号を用いて、ベースバンド ICから出力されるデ ータ信号をパラレルシリアル変換し、レシーバ IC224へと送信する。
[0030] レシーノ IC224は、トランシーノ IC220から出力されたデータをシリアルパラレル 変換して液晶パネルドライバ 230へと出力する。液晶パネルドライバ 230は、このデ ータにもとづき、液晶パネル 232にデータを表示する。
[0031] このような構成を有する図 8の携帯電話端末 200では、トランシーバ 220内部の PL L222により生成される 200MHzのクロック信号力 ヒンジ部力もの不要輻射をもたら す場合がある。このような場合にも、 EMIを低減するために、スペクトラム拡散を行つ た方が好ましい。
[0032] 以下の実施の形態では、図 7の携帯電話端末 200のベースバンド IC212内部の P LL218や、図 8の携帯電話端末 200のトランシーノ IC220内部の PLL222として好 適に用いることができるクロック生成回路について説明する。
[0033] (第 1の実施の形態）
図 1は、本発明の第 1の実施の形態に係るクロック生成回路 100の構成を示す。 クロック生成回路 100は、入力端子 102、出力端子 104を備える。それぞれの端子 に入力され、または出力される信号を入力クロック信号 CKIN、出力クロック信号 CK OUTと!、う。入力クロック信号 CKINおよび出力クロック信号 CKOUTの周波数をそ れぞれ入力クロック周波数 ΠΝ、出力クロック周波数 fOUTと 、う。
[0034] このクロック生成回路 100は、 PLL回路 60とジッタ付カ卩回路 20とを含む。
PLL回路 60は、位相比較器 10、チャージポンプ回路 12、ローパスフィルタ 14、電 圧制御発振器 16、分周器 18を含む。クロック生成回路 100は、分周器 18で設定さ れた分周比 Nで入力クロック信号 CKINを遁倍し、出力クロック信号 CKOUTを出力 する。従って、出力クロック周波数 fOUTと、入力クロック周波数 ΠΝは、 fOUT=n X fINの関係が成り立つようにフィードバックにより制御される。
[0035] 位相比較器 10には、入力クロック信号 CKINと、出力クロック信号 CKOUTが分周 された帰還信号 Sig3とが入力されており、 2つの信号を比較して両信号の位相差に 応じてアップまたはダウンいずれかの位相差検出信号 Siglを出力する。この位相差 検出信号 Siglは、チャージポンプ回路 12に入力される。
[0036] チャージポンプ回路 12は、位相差検出信号 Siglのアップまたはダウンに応じてキ ャパシタを充放電することによって、チャージポンプ信号 Sig2を生成し、ローパスフィ ルタ 14に出力する。
[0037] ローパスフィルタ 14は、いわゆるループフィルタであって、チャージポンプ信号 Sig 2を平滑ィヒして不要高周波成分を除去するとともに所定のループ時定数を与えた発 振制御信号 Voscを出力する。
[0038] 電圧制御発振器 16には、ローパスフィルタ 14によって不要高周波成分が除去され た発振制御信号 Voscが入力されている。電圧制御発振器 16は、発振制御信号 Vos cの電圧に応じた周波数で発振し、出力クロック信号 CKOUTを発生する。この出力 クロック信号 CKOUTは、分周器 18によって分周され、帰還信号 Sig3として位相比 較器 10に入力される。帰還信号 Sig3の周波数は、分周器 18の分周比 Nを用いて f OUTZNで与えられる。
[0039] このように構成された PLL回路 60により、 fOUTZNで与えられる帰還信号 Sig3の 周波数が、フィードバックによって入力クロック周波数 ΠΝに等しくなるように、言い換 えれば fOUT=fIN X Nが成り立つように制御されて周波数がロックされる。
[0040] ジッタ付カ卩回路 20は、電圧制御発振器 16のバイアス電流 Icを生成し、ゆらぎを付 加するための回路であって、電流源 24およびオシレータ 22を含む。このジッタ付カロ 回路 20は、電圧制御発振器 16のバイアス電流 Icを変化させることによって、出力クロ ック信号 CKOUTの周波数を変化させる機能を有する。
[0041] オシレータ 22は、入力クロック信号 CKINの自然数 n倍の周波数をもつ正弦波電圧 Vxを生成する。その正弦波電圧 Vxは、振幅 Ax、入力クロック周波数 fINと、自然数 nを用いて、 Vx=Ax X Sin (2 X nX flN X t)と表すことができる。本実施の形態で は、簡単のため n= lとする。また、オシレータ 22が発生する正弦波電圧 Vxの振幅 A Xは、後述のように、出力クロック信号 CKOUTに必要とされるスペクトルの拡散量に 基づいて決定する。オシレータ 22により生成される電圧は電流源 24に入力されてい る。なお、オシレータ 22は使用される箇所が限定されており、分周器 18の分周比 N が大きいときにはその周波数も低いため、オシレータ 22による EMIの問題は生じな い。また、その振幅を小さくしておけばさらに影響は小さくなる。
[0042] 電流源 24は、オシレータ 22から出力される正弦波電圧 Vxに応じたバイアス電流 Ic を発生する。バイアス電流 Icには正弦波状のゆらぎが付加され、電圧制御発振器 16 は、このバイアス電流 Icに基づいて駆動される。
[0043] 図 2は、電圧制御発振器 16およびジッタ付加回路 20の構成の一例を示す。また、 図 3 (a)〜（c)は、ジッタ付加回路 20における各電圧、電流の時間波形を示す。図 3 ( a)〜（c)において、縦軸、横軸は、見やすさのために簡略ィ匕して示しており、実際の スケーノレとは異なって 、る。 [0044] ジッタ付カ卩回路 20は、電圧源 40と電圧電流変換回路 50を含む。電圧源 40は、誤 差増幅器 30、抵抗 Rl、 R2、定電圧源 32を含む。オシレータ 22は、正弦波電圧 Vx を生成する。この電圧源 40からは、オシレータ 22の出力電圧を Vx、定電圧源 32の 出力電圧を Vyとすると、一定電圧 (Rl +R2) ZRl XVyを中心値として、振幅 R2Z Rl XVxの正弦波のゆらぎが付加された電圧 Vzが出力される。図 3 (a)、（b)は、電 圧 Vx、 Vy、 Vzの時間波形を示す。
[0045] この電圧源 40の出力電圧 Vzは、電圧電流変換回路 50に入力される。電圧電流変 換回路 50において、抵抗 R3には VzZR3で与えられる電流が流れる。トランジスタ 対 Ml、 M2はカレントミラーを構成し、またトランジスタ対 M3、 M4もカレントミラーを 構成するため、トランジスタ M4に流れるバイアス電流 Icは、電圧源 40の出力電圧 Vz に比例した電流となる。このようにしてジッタ付カ卩回路 20は、図 3 (c)に示す正弦波の ゆらぎを有するノィァス電流 Icを生成する。このバイアス電流は時間的にみると、電 流値 Iclを中心として、最大で Ic2、最小で Ic3まで正弦波状にゆらいでいる。
[0046] ジッタ付カ卩回路 20のトランジスタ M4は、電圧制御発振器 16のトランジスタ M5のゲ ートおよびソース、トランジスタ M6〜M7のゲートに接続され、ノィァス電流 Icを引き 込むことによって電圧制御発振器 16を駆動する。また、電圧制御発振器 16の入力 端子 106には発振制御信号 Voscが入力され、トランジスタ M12には発振制御信号 Voscに応じた電流 loseが流れる。
その結果、トランジスタ M5に流れる電流 lbは、ジッタ付カ卩回路 20により生成される バイアス電流 Icと、トランジスタ M12に流れる電流 loseの和であるから、 Ib = Ic + Ios cとなる。
[0047] 電圧制御発振器 16は、一般的なリングオシレータを用いて構成されている。トラン ジスタ M8、 M9および M10、 Mi lはそれぞれインバータを構成し、奇数個のインバ ータを縦列に接続することによってリングオシレータを構成する。図中では、中段のィ ンバータは簡略化のため図示して!/ヽな 、。
このリングオシレータの発振周波数は、トランジスタ M6〜M7に流れる電流によって 制御される。このトランジスタ M6〜M7は、トランジスタ M5に対してカレントミラー形 式で接続されて 、るため、ジッタ付カ卩回路 20が弓 Iき込むバイアス電流 Icおよび発振 制御電圧 Voscによって決まる電流 loseの和である電流 lbに依存した電流が流れる ことになる。その結果、リングオシレータの発振周波数はバイアス電流 Icによって制御 することができる。
[0048] 図 4は、このように構成された電圧制御発振器 16の発振制御電圧 Voscと発振周波 数 foscの関係を示す。横軸は発振制御電圧 Voscであって、縦軸に発振周波数 fosc を取り、バイアス電流 Icをパラメータとして示している。通常の電圧制御発振器 16に おいては、バイアス電流 Icを固定し、発振制御電圧 Voscを変化させることによって発 振周波数 foscを変化させて 、る。
[0049] V、ま、バイアス電流 Icを変化させると、図 4に破線で示すように発振制御電圧対周 波数特性が変化する。バイアス電流 Icを増加させると、発振周波数 foscは高くなり、 逆にバイアス電流 Icを減少させると、発振周波数 foscは低くなるため、バイアス電流 I cを変化させると、発振制御電圧 Voscを一定とした場合でも発振周波数 foscを変化 させることができる。その結果、ジッタ付カ卩回路 20によりバイアス電流 Icに正弦波状 のゆらぎを付加することによって、電圧制御発振器 16の出力クロック信号 CKOUTの 周波数にゆらぎを与え、スペクトルを拡散することができる。
[0050] 不要輻射を低減するために必要なスペクトルを拡散量 Δ f sとすると、図 4から、この 拡散量 Δ fsを得るためにバイアス電流 Icに与えるべきゆらぎ量を見積もることができ る。バイアス電流 Icのゆらぎの振幅は、前述のようにオシレータ 22の振幅 Ax、抵抗値 Rl、 R2によって決まるため、これらの値を調節することによって所望の拡散量 A fsを 得ることができる。
[0051] 以上のように構成されたクロック生成回路 100の動作につ!、て、図 5 (a)〜（e)をもと に説明する。図 5 (a)〜（e)は、クロック生成回路 100の電流、電圧および周波数の時 間波形を示す。同図において Tpは、入力クロック信号 CKINの周期を表し、入力クロ ック周波数 f INの逆数となって!/、る。
[0052] 図 5 (a)は、ジッタ付カ卩回路 20を用いず、電圧制御発振器 16を電流値が Iclに固 定された定電流源によって駆動した場合の発振制御電圧 Voscを示す。出力クロック 信号 CKOUTの周波数 fOUTは、図 4に示す関係に従うため、電圧制御発振器 16 に、図 5 (a)に示した発振制御電圧 Voscが入力された場合、図 5 (b)に示す時間波 形が得られる。この場合、出力クロック周波数 f OUTは、周波数 foにロックされ、 PLL 回路 60により除去しきれな 、微少なジッタ Δ fが含まれて 、る。
[0053] V、ま、ジッタ付カ卩回路 20によって、図 5 (c)に示す電流 Icを生成し、この電流を電圧 制御発振器 16のバイアス電流としたとする。バイアス電流 Icは、入力クロック信号 CK INと同じ周波数 fINの正弦波によってゆらぎが与えられており、中心値を Iclとして、 最大で Ic2、最小で Ic3までゆらいでいる。
電圧制御発振器 16のバイアス電流 Icに、図 5 (c)に示すようなゆらぎが与えられると 、図 4に示す関係に従い、出力クロック信号 CKOUTの周波数 fOUTは、図 5 (d)に 示すように周波数 foを中心に時間的にゆらぎ、スペクトルの拡散量 A fsをもつことに なる。このゆらぎ は、時間的に見ると周期 Tpで増減する周期信号となっている。
[0054] なお、図 5 (b)に示すジッタ成分 Δ ίが、 PLL回路 60によって位相ロックされたときの 周波数変動であるため非常に小さな値であるのに対して、図 5 (d)に示す A fsは、電 圧制御発振器 16のバイアス電流 Icを積極的に変動させることにより生成したものであ るため、 Δ ίに比べて大きい。例えば、出力クロック信号 CKOUTの周波数 fOUTが 1 00MHzで、 1%のゆらぎを発生させている場合では A fs= lMHzであるのに対して 、ジッタ成分 Δ fはせ!/ヽぜ 、数十〜数百 kHz程度にすぎな!/、。
[0055] 図 5 (d)に示すように、ジッタ付カ卩回路 20によりバイアス電流 Icに与えられたゆらぎ の周波数成分 A fsは、周期 Tpの期間を平均するとキャンセルされる。従って、期間 T pの平均出力クロック周波数 fOUTは、図 5 (b)に示した、ゆらぎを付加する前の出力 クロック周波数 foとほぼ等しくなる。
[0056] 出力クロック信号 CKOUTは、分周器 18によって 1ZNに分周される力 これは出 カクロック周波数 fOUTを時間的に積分もしくは平均することに他ならないから、ゆら ぎの周波数成分 A fsはキャンセルされる。図 5 (e)は、分周器 18によって分周された 帰還信号 Sig3の周波数 fFBを示す図である力 ジッタ付カ卩回路 20によって出力クロ ック信号 CKOUTに与えられたゆらぎの成分は現れない。
[0057] 以上のように、本実施の形態に係るクロック生成回路 100によれば、出力クロック信 号 CKOUTを、周波数 foを中心に周波数幅 A fsでループに影響を与えることなくス ぺクトラム拡散することができ、不要輻射を低減することができる。 [0058] スペクトルの拡散量 A fsは、ジッタ付カ卩回路 20によりバイアス電流 Icに付カ卩したゆら ぎの振幅によって決まるため、オシレータ 22が生成する正弦波の振幅 Aおよび抵抗 Rl、 R2によって所望の値に簡易に調節することができる。
[0059] また、バイアス電流 Icに与えるゆらぎの周波数は、入力クロック信号 CKINの周波数 f INの自然数倍としているため、分周器 18によって分周される際にキャンセルされ、 位相比較器 10による位相比較時には付加したジッタの影響をほぼ 0とすることができ る。これにより、回路の設計段階においては、時間の力かる回路全体のループシミュ レーシヨンを行う際には、ジッタ付カ卩回路 20を除外して行えばよい。また、スペクトル の拡散量については、電圧制御発振器 16およびジッタ付カ卩回路 20のみを考慮すれ ばよいため、ループシミュレーションを行わなくとも見積もることができ、設計期間を短 縮することができる。
[0060] さらに、出力クロック信号のスペクトラムが拡散されることによって、出力クロック信号 CKOUTを利用して動作する他の回路力ゝらの不要輻射も低減される。さらに、この出 カクロック信号 CKOUTの伝搬路からの不要輻射も低減されるため、クロック生成回 路 100を含むシステム全体力ゝらの不要輻射を低減することができる。
[0061] (第 2の実施の形態）
図 6は、本発明の第 2の実施の形態に係るクロック生成回路 100の構成を示すプロ ック図である。図 6において、既出の構成要素と同一または同等の構成要素には同 一の符号を付し、適宜説明を省略する。
第 1の実施の形態に係るクロック生成回路 100では、電圧制御発振器 16のバイァ ス電流を変動させることによりスペクトラム拡散を行った力 図 6に示す第 2の実施の 形態に係るクロック生成回路 100では、電圧制御発振器 16に入力される発振制御信 号 Voscにジッタを付加することにより、スペクトラム拡散を行う。
[0062] 本実施の形態に係るクロック生成回路 100は、ローパスフィルタ 14の後段にジッタ 付カロ回路 20を備える。ジッタ付加回路 20は、加算器 70およびオシレータ 72を含む 。オシレータ 72は、入力クロック信号 CKINの周波数の自然数倍の周波数を有する ジッタ成分 Sig4を出力する。加算器 70は、ローパスフィルタ 14から出力される発振 制御信号 Voscと、オシレータ 72から出力されるジッタ成分 Sig4とを加算する。加算 後の発振制御信号 Vosc'は電圧制御発振器 16へと出力される。電圧制御発振器 1 6は、ジッタ成分の付加された発振制御信号 Vosc'にもとづいた周波数を有する出 カクロック信号 CKOUTを出力する。
なお、ジッタ付カ卩回路 20はローパスフィルタ 14の前段に設けてもよい。
[0063] 本実施の形態に係るクロック生成回路 100によれば、位相比較器 10から出力され 、電圧制御発振器 16に入力される経路上において、発振制御信号 Voscにゆらぎが 与えられる。発振制御信号 Voscに与えられたゆらぎの成分の周波数は、入力クロッ ク信号 CKINの周波数の自然数倍であるため、分周時に 1周期分の平均で 0となり打 ち消されるため、電圧制御発振器 16で生じるジッタ成分のみがフィードバックされる。 その結果、ループに影響を与えずに中心周波数を固定しつつスペクトルを拡散する ことができる。
[0064] 上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せに いろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当 業者に理解されるところである。
[0065] 例えば、図 2に示した電圧源 40や電圧電流変換回路 50などは、他の等価な機能 をもつ回路によって置換することが可能である。すなわち、ジッタ付カ卩回路 20として は、電圧制御発振器 16のノ ィァス電流 Icにゆらぎを与えられる構成となっていれば よい。
また、 PLL回路 60は、図 1のチャージポンプ回路 12を用いない構成であってもよい し、入力周波数 ΠΝを遁倍して出力するような PLL回路であってもよい。
[0066] 本実施形態においては、ノ ィァス電流 Icに与えるゆらぎの周波数や振幅は、ジッタ 付カロ回路 20の内部で固定していた力 Sこれには限定されない。例えば携帯電話端末 に使用される PLL回路 60では、変調方式や出力電力によってスペクトルの拡散量 Δ fsを変化させる必要がある場合も想定される。このような場合に、ベースバンド ICなど 、セット端末を統合的に制御する回路によりスペクトルの拡散量 を調整できた方 が望ましい。そこで、ジッタ付カ卩回路 20のゆらぎ量や周波数を調整する制御信号を 入力するための端子を設け、外部力もの制御信号にもとづいてゆらぎの周波数や振 幅を積極的に変化させてもょ 、。 [0067] さらに、スペクトルの拡散が不要なときには、外部力 ジッタ付カ卩回路 20の動作を 停止させてもよい。そのために、ジッタ付加回路の動作を停止する停止信号を入力 するための端子を設け、停止信号にもとづいてその動作を停止させることにより消費 電流を低減することが可能となる。ジッタ付カ卩回路 20を停止状態とするためには、た とえば図 2の回路図のオシレータ 22、誤差増幅器 30、定電圧源 32をオフすればよ い。
[0068] 外部信号によってバイアス電流 Icのゆらぎ幅を調節する方法としては、オシレータ 2 2の振幅 Axを制御したり、ジッタ付カ卩回路 20に使用される抵抗 Rl、 R2を可変抵抗と することによって容易に実現することができる。また、これ以外の方法によっても電流 源の電流値を外部力 与えられる信号によって変化させることができることは当業者 に容易に理解されるところである。
[0069] 本実施の形態においては、オシレータ 22によって正弦波状のゆらぎを与えた力 こ れには限定されず、正弦波状のゆらぎの他、三角波などの他の交流信号であっても よい。この場合でも望ましくはその周波数を、入力クロック周波数 ΠΝの自然数倍とし 、入力クロック信号 CKINの 1周期 Tpを平均するとゆらぎの成分がゼロとなる信号と することが望ましい。
[0070] さらに、ジッタ付カ卩回路 20においては、オシレータ 22によってゆらぎを与えていた 力 ゆらぎの周波数を入力クロック周波数 ΠΝの 1倍に設定する場合、入力クロック信 号をそのまま利用して交流信号を生成してもよい。この場合には、ジッタ付加回路 20 内部にオシレータを持つ必要が無くなるため回路を簡略ィ匕することができる。
また、このオシレータ 22が生成していたゆらぎの信号は、外部から与えてもよい。ク ロック生成回路 100が搭載される機器によっては、入力クロック信号の自然数倍のク ロック信号を他のブロックで使用して 、る場合もあるため、このクロック信号を利用する ことで回路を簡略ィ匕することができる。
[0071] 本実施の形態においては、 MOSFETを例に説明した力 バイポーラトランジスタ等 の別のタイプのトランジスタを用いてもよぐこれらの選択は、クロック生成回路に要求 される設計仕様、使用する半導体製造プロセスなどによって決めればよい。
[0072] 本実施の形態において、クロック生成回路 100を構成する素子はすべて一体集積 化されていても、他の集積回路上に形成されていてもよぐあるいはその一部がディ スクリート部品で構成されていてもよい。どの部分を集積ィ匕するかは、コストや占有面 積などによって決めればよい。
産業上の利用可能性
本発明は、不要輻射を低減する必要があるクロック生成回路全般に適用することが できる。

Claims

請求の範囲
[1] 電圧制御発振器と、
前記電圧制御発振器を駆動するバイアス電流にゆらぎを付加するジッタ付加回路 と、
を備えることを特徴とするクロック生成回路。
[2] 入力クロック信号と分周された出力クロック信号との位相差を検出して位相差検出 信号を出力する位相比較器と、
前記位相差検出信号に基づいて、前記出力クロック信号を発生する電圧制御発振 器と、
前記電圧制御発振器を駆動するバイアス電流にゆらぎを付加するジッタ付加回路 と、
を備えることを特徴とするクロック生成回路。
[3] 前記ジッタ付カ卩回路によりバイアス電流に付加されるゆらぎは、交流信号であること を特徴とする請求項 1または 2に記載のクロック生成回路。
[4] 前記ジッタ付カ卩回路によりバイアス電流に付加されるゆらぎの周波数は、入力クロッ ク信号の周波数の自然数倍であることを特徴とする請求項 3に記載のクロック生成回 路。
[5] 前記ジッタ付カ卩回路によりバイアス電流に付加されるゆらぎは、外部から入力される 信号により制御されることを特徴とする請求項 1から 4のいずれかに記載のクロック生 成回路。
[6] 入力クロック信号と分周された出力クロック信号との位相差を検出して位相差検出 信号を出力する位相比較器と、
前記位相差検出信号に基づいて前記出力クロック信号を発生する電圧制御発振 器と、
前記位相差検出信号にゆらぎを付加するジッタ付加回路と、
を備えることを特徴とするクロック生成回路。
[7] 前記ジッタ付カ卩回路により付加されるゆらぎの周波数は、前記入力クロック信号の 周波数の自然数倍であることを特徴とする請求項 6に記載のクロック生成回路。
[8] 電圧制御発振器と、
前記電圧制御発振器を駆動するバイアス電流にゆらぎを付加するジッタ付加回路 と、
前記ジッタ付カ卩回路のゆらぎ量を調整する制御信号が入力される端子と、 を備えることを特徴とするクロック生成回路。
[9] 前記ジッタ付加回路の動作を停止する停止信号が入力される制御端子をさらに設 けたことを特徴とする請求項 8に記載のクロック生成回路。
[10] 請求項 1から 9の 、ずれかに記載のクロック生成回路を備えたことを特徴とする通信 装置。
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