JP2001168644A - 校正された周波数変調位相同期ループのための方法および装置 - Google Patents
校正された周波数変調位相同期ループのための方法および装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 周波数変調位相同期ループ（ＦＭＰＬＬ）に
おいて、システムクロック周波数の大きさに係わりなく
周波数変調の割合が一定となるようにする。 【解決手段】 ＦＭＰＬＬ１００の周波数は電流制御発
振器（ＩＣＯ）１２６を使用して制御される。ＩＣＯは
固定利得を維持するためにフィードバックを導入して電
流信号を受ける。ＦＭＰＬＬに関連するＩＣＯはその入
力制御電流（ＩＣＴＬ）におけるある変化に対して出力
周波数の予測可能な変化を生じる。この固定利得に依存
して、付加的なデルタ電流（ＩＭＯＤ）を入力制御電流
に加えることにより周波数シフトを生成できる。電流Ｉ
ＭＯＤの大きさを周期的に変えることにより、ＩＣＯ１
２６の出力に周波数変調されたクロックが生成される。
ＩＭＯＤの大きさは周波数変調クロックの周波数シフト
の量を制御する。
おいて、システムクロック周波数の大きさに係わりなく
周波数変調の割合が一定となるようにする。 【解決手段】 ＦＭＰＬＬ１００の周波数は電流制御発
振器（ＩＣＯ）１２６を使用して制御される。ＩＣＯは
固定利得を維持するためにフィードバックを導入して電
流信号を受ける。ＦＭＰＬＬに関連するＩＣＯはその入
力制御電流（ＩＣＴＬ）におけるある変化に対して出力
周波数の予測可能な変化を生じる。この固定利得に依存
して、付加的なデルタ電流（ＩＭＯＤ）を入力制御電流
に加えることにより周波数シフトを生成できる。電流Ｉ
ＭＯＤの大きさを周期的に変えることにより、ＩＣＯ１
２６の出力に周波数変調されたクロックが生成される。
ＩＭＯＤの大きさは周波数変調クロックの周波数シフト
の量を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的には位相同期
ループに関し、かつより特定的には周波数変調位相同期
ループに関する。
ループに関し、かつより特定的には周波数変調位相同期
ループに関する。
【０００２】
【従来の技術】位相同期ループ（Ｐｈａｓｅ−ｌｏｃｋ
ｅｄ−ｌｏｏｐｓ：ＰＬＬｓ）は変調された信号を発生
しかつ受信するために伝統的に電気通信製品において使
用されてきている。さらに、位相同期ループの使用は進
歩した（ａｄｖａｎｃｅｄ）デジタル技術を含むよう拡
張されてきている。例えば、マイクロプロセッサおよび
マイクロコントローラは通常適切な動作を保証するため
に位相同期ループを使用する。
ｅｄ−ｌｏｏｐｓ：ＰＬＬｓ）は変調された信号を発生
しかつ受信するために伝統的に電気通信製品において使
用されてきている。さらに、位相同期ループの使用は進
歩した（ａｄｖａｎｃｅｄ）デジタル技術を含むよう拡
張されてきている。例えば、マイクロプロセッサおよび
マイクロコントローラは通常適切な動作を保証するため
に位相同期ループを使用する。
【０００３】位相同期ループは固定周波数の信号を提供
するために使用することができる。近代のデジタル部品
または構成要素にとっては、これらの信号は数１０から
数１００メガヘルツの周波数に及ぶシステムクロックと
することができる。高い周波数のクロックを有する装置
を使用することは電磁妨害（ＥＭＩ）を発生することが
よく知られている。ＥＭＩは前記固定されたクロックレ
ートで発生するのみならず、該固定されたクロックレー
トに関連する高調波においても発生する。結果として生
じるＥＭＩは、無線機、テレビジョン、および緊急放送
チャネルを含む、重大な通信周波数送信帯域と干渉する
可能性がある。ＥＭＩの結果、受信された通信信号は受
信機端において汚染されているように見える。
するために使用することができる。近代のデジタル部品
または構成要素にとっては、これらの信号は数１０から
数１００メガヘルツの周波数に及ぶシステムクロックと
することができる。高い周波数のクロックを有する装置
を使用することは電磁妨害（ＥＭＩ）を発生することが
よく知られている。ＥＭＩは前記固定されたクロックレ
ートで発生するのみならず、該固定されたクロックレー
トに関連する高調波においても発生する。結果として生
じるＥＭＩは、無線機、テレビジョン、および緊急放送
チャネルを含む、重大な通信周波数送信帯域と干渉する
可能性がある。ＥＭＩの結果、受信された通信信号は受
信機端において汚染されているように見える。
【０００４】電子装置の動作が通信チャネルを汚さない
ことを確実にするため、連邦通信委員会（ＦＣＣ）およ
びその在外の対応部は電子システムが従うべき特定のＥ
ＭＩ送信レベルを要求している。
ことを確実にするため、連邦通信委員会（ＦＣＣ）およ
びその在外の対応部は電子システムが従うべき特定のＥ
ＭＩ送信レベルを要求している。
【０００５】ＥＭＩ送信レベルを低減するための１つの
知られた方法はシステムの応用レベルにおいて適用され
るシールドを使用することである。例えば、デスクトッ
プコンピュータのようなシステムにおいてＥＭＩ送信を
制限するためにシールドを使用することがよく知られて
いる。さらに、送信信号のＥＭＩ効果をろ波するために
磁気シールド装置をコネクタケーブルに適用することが
行なわれてきている。しかしながら、そのようなシステ
ムレベルでのＥＭＩ低減技術は全ての用途において実用
的なものであるとは限らない。
知られた方法はシステムの応用レベルにおいて適用され
るシールドを使用することである。例えば、デスクトッ
プコンピュータのようなシステムにおいてＥＭＩ送信を
制限するためにシールドを使用することがよく知られて
いる。さらに、送信信号のＥＭＩ効果をろ波するために
磁気シールド装置をコネクタケーブルに適用することが
行なわれてきている。しかしながら、そのようなシステ
ムレベルでのＥＭＩ低減技術は全ての用途において実用
的なものであるとは限らない。
【０００６】高周波電子部品のＥＭＩ効果を低減するた
めの他の知られた技術は入力クロックの周波数を変化さ
せる（ｄｉｔｈｅｒ）ことである。クロック周波数を変
化させることにより、特定の周波数帯域におけるピーク
エネルギＥＭＩ送信が該ピークエネルギをより大きな帯
域幅にわたって拡散することにより低減される。合計の
ＥＭＩエネルギは不変に留まっているが、それはより大
きな帯域幅にわたり拡散され、それによっていずれか特
定の周波数におけるピークエネルギＥＭＩの影響を低減
する。
めの他の知られた技術は入力クロックの周波数を変化さ
せる（ｄｉｔｈｅｒ）ことである。クロック周波数を変
化させることにより、特定の周波数帯域におけるピーク
エネルギＥＭＩ送信が該ピークエネルギをより大きな帯
域幅にわたって拡散することにより低減される。合計の
ＥＭＩエネルギは不変に留まっているが、それはより大
きな帯域幅にわたり拡散され、それによっていずれか特
定の周波数におけるピークエネルギＥＭＩの影響を低減
する。
【０００７】
【発明が解決しようとする課題】従来技術におけるクロ
ックディザリング（クロック変化：Ｃｌｏｃｋ ｄｉｔ
ｈｅｒｉｎｇ）技術はクロック出力を提供する複製また
はレプリカ（ｒｅｐｌｉｃａ）ＶＣＯのための制御電圧
を発生するために専用のＰＬＬを使用することを含む。
複製のＶＣＯに印加される制御電圧は所望の平均周波数
を有する信号を発生するために必要な制御電圧を反映す
る。例えば、専用の位相同期ループの所望の出力は３３
メガヘルツの信号を発生することができる制御電圧とさ
れる。所望の平均周波数を発生するために専用のＰＬＬ
から得られた、この制御電圧は、システムクロックを駆
動する、前記複製の電圧制御発振器に供給される。専用
のＰＬＬからの制御電圧に加えて、通常変調信号と称さ
れる、周期的に変化する電圧信号もシステムクロックを
発生するために使用される前記複製のＶＣＯに供給され
る。受け入れられた制御電圧および変調信号を加えるこ
とによって、前記複製のＶＣＯは変調、またはディザリ
ングされた、クロック出力を生成することになる。例え
ば、前記３３メガヘルツのクロックは今や＋／−１ＭＨ
ｚの範囲でディザリングされる。選択されるディザリン
グの量は使用される電子回路の動的またはダイナミック
限界に支配される。
ックディザリング（クロック変化：Ｃｌｏｃｋ ｄｉｔ
ｈｅｒｉｎｇ）技術はクロック出力を提供する複製また
はレプリカ（ｒｅｐｌｉｃａ）ＶＣＯのための制御電圧
を発生するために専用のＰＬＬを使用することを含む。
複製のＶＣＯに印加される制御電圧は所望の平均周波数
を有する信号を発生するために必要な制御電圧を反映す
る。例えば、専用の位相同期ループの所望の出力は３３
メガヘルツの信号を発生することができる制御電圧とさ
れる。所望の平均周波数を発生するために専用のＰＬＬ
から得られた、この制御電圧は、システムクロックを駆
動する、前記複製の電圧制御発振器に供給される。専用
のＰＬＬからの制御電圧に加えて、通常変調信号と称さ
れる、周期的に変化する電圧信号もシステムクロックを
発生するために使用される前記複製のＶＣＯに供給され
る。受け入れられた制御電圧および変調信号を加えるこ
とによって、前記複製のＶＣＯは変調、またはディザリ
ングされた、クロック出力を生成することになる。例え
ば、前記３３メガヘルツのクロックは今や＋／−１ＭＨ
ｚの範囲でディザリングされる。選択されるディザリン
グの量は使用される電子回路の動的またはダイナミック
限界に支配される。
【０００８】前記専用の位相同期ループに関連する電圧
制御発振器は前に述べた電圧制御信号によって位相修正
される。同様に、従来技術の出力ドライバ部分に関連す
る電圧制御発振器もまた前に述べた電圧制御信号によっ
て制御される。しかしながら、２つの電圧制御発振器の
間の何らかの差異は結果として出力ドライバにおける中
心周波数誤差またはエラーを生じることになる。この周
波数誤差は位相同期ループによって修正されない。その
結果、出力ドライバの電圧制御発振器の構成要素または
部品に関連する補償されない誤差により所望の中心周波
数を発生することは不可能である。第２に、達成される
周波数の偏移またはずれ（ｄｅｖｉａｔｉｏｎ）の量は
ある程度はドライバＶＣＯの補償されない誤差および変
調信号の導出方法のため中心周波数に正比例しない。
制御発振器は前に述べた電圧制御信号によって位相修正
される。同様に、従来技術の出力ドライバ部分に関連す
る電圧制御発振器もまた前に述べた電圧制御信号によっ
て制御される。しかしながら、２つの電圧制御発振器の
間の何らかの差異は結果として出力ドライバにおける中
心周波数誤差またはエラーを生じることになる。この周
波数誤差は位相同期ループによって修正されない。その
結果、出力ドライバの電圧制御発振器の構成要素または
部品に関連する補償されない誤差により所望の中心周波
数を発生することは不可能である。第２に、達成される
周波数の偏移またはずれ（ｄｅｖｉａｔｉｏｎ）の量は
ある程度はドライバＶＣＯの補償されない誤差および変
調信号の導出方法のため中心周波数に正比例しない。
【０００９】したがって、従来技術のＦＭＰＬＬに関連
する問題を克服することができる方法および装置を提供
することが望ましい。
する問題を克服することができる方法および装置を提供
することが望ましい。
【００１０】
【発明の実施の形態】本発明によれば、周波数変調位相
同期ループ（ＦＭＰＬＬ）アーキテクチャが提供され
る。該ＦＭＰＬＬは電流制御発振器（ｃｕｒｒｅｎｔ
ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ：ＩＣ
Ｏ）を使用して実施または構成される。該ＩＣＯは固定
利得を維持するためにフィードバックを使用する。した
がって、その入力制御電流（ＩＣＴＬ）のある与えられ
た変化に対して、その出力周波数において予測可能な変
化が生じる結果となる。この固定された利得に依存し
て、前記入力制御電流に付加的なデルタ電流（ｄｅｌｔ
ａ ｃｕｒｒｅｎｔ：ＩＭＯＤ）を加えることにより周
波数シフトを生じさせることができる。該電流ＩＭＯＤ
の大きさを周期的に変えことにより、ＩＣＯの出力にお
いて周波数変調されたクロックが生成される。ＩＭＯＤ
の大きさは周波数変調されたクロックの周波数シフトの
量を制御する。発生されるシステム周波数に比例するＩ
ＭＯＤ信号を提供することにより、平均、または中心、
周波数に比例する周波数シフトが生成される。周波数変
調の量はシステムとしてのＦＭＰＬＬの規定された動作
範囲内のシステムクロック周波数の大きさに係わりなく
一定割合である。
同期ループ（ＦＭＰＬＬ）アーキテクチャが提供され
る。該ＦＭＰＬＬは電流制御発振器（ｃｕｒｒｅｎｔ
ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ：ＩＣ
Ｏ）を使用して実施または構成される。該ＩＣＯは固定
利得を維持するためにフィードバックを使用する。した
がって、その入力制御電流（ＩＣＴＬ）のある与えられ
た変化に対して、その出力周波数において予測可能な変
化が生じる結果となる。この固定された利得に依存し
て、前記入力制御電流に付加的なデルタ電流（ｄｅｌｔ
ａ ｃｕｒｒｅｎｔ：ＩＭＯＤ）を加えることにより周
波数シフトを生じさせることができる。該電流ＩＭＯＤ
の大きさを周期的に変えことにより、ＩＣＯの出力にお
いて周波数変調されたクロックが生成される。ＩＭＯＤ
の大きさは周波数変調されたクロックの周波数シフトの
量を制御する。発生されるシステム周波数に比例するＩ
ＭＯＤ信号を提供することにより、平均、または中心、
周波数に比例する周波数シフトが生成される。周波数変
調の量はシステムとしてのＦＭＰＬＬの規定された動作
範囲内のシステムクロック周波数の大きさに係わりなく
一定割合である。
【００１１】図１は、ＦＭＰＬＬシステム１００を示し
ている。該システム１００は主またはメインＰＬＬルー
プ１０１、基準ループ１０２、および中心周波数電流発
生器１２４を含む。本発明の特定の実施形態において
は、前記メインＰＬＬループ１０１、および基準ループ
１０２は予め規定された周波数を有する「外部基準ＣＫ
（ＥＸＴＥＲＮＡＬ ＲＥＦＥＲＥＮＣＥ ＣＫ）」と
名付けられたクロックを受信する。さらに、メインＰＬ
Ｌループ１０１および基準ループ１０２は各々中心周波
数電流発生器１２４から１２５Ａおよび１２５Ｂと名付
けられた電流信号を受ける。メインＰＬＬループ１０１
はまた基準ループ１０２からＩＭＯＤと名付けられた電
流変調信号を受ける。
ている。該システム１００は主またはメインＰＬＬルー
プ１０１、基準ループ１０２、および中心周波数電流発
生器１２４を含む。本発明の特定の実施形態において
は、前記メインＰＬＬループ１０１、および基準ループ
１０２は予め規定された周波数を有する「外部基準ＣＫ
（ＥＸＴＥＲＮＡＬ ＲＥＦＥＲＥＮＣＥ ＣＫ）」と
名付けられたクロックを受信する。さらに、メインＰＬ
Ｌループ１０１および基準ループ１０２は各々中心周波
数電流発生器１２４から１２５Ａおよび１２５Ｂと名付
けられた電流信号を受ける。メインＰＬＬループ１０１
はまた基準ループ１０２からＩＭＯＤと名付けられた電
流変調信号を受ける。
【００１２】動作においては、メインＰＬＬループ１０
１は「システムＣＫ（ＳＹＳＴＥＭＣＫ）」と名付けら
れた出力において固定周波数値を提供するようプログラ
ムされている。メインＰＬＬループ１０１の動的または
ダイナミック要求を低減するため、中心周波数電流発生
器１２４から中心周波数電流１２５Ａが提供される。中
心クロック周波数を発生する１つの方法は、「位相同期
ループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）」と題
し、出願番号ＸＸ／ＸＸＸ，ＸＸＸおよび代理人整理番
号ＳＣ９１２０６Ａを有し、かつ本件出願の譲受人に譲
渡された同時係属の米国出願に開示されており、この米
国出願は参照のため本明細書に導入される。
１は「システムＣＫ（ＳＹＳＴＥＭＣＫ）」と名付けら
れた出力において固定周波数値を提供するようプログラ
ムされている。メインＰＬＬループ１０１の動的または
ダイナミック要求を低減するため、中心周波数電流発生
器１２４から中心周波数電流１２５Ａが提供される。中
心クロック周波数を発生する１つの方法は、「位相同期
ループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）」と題
し、出願番号ＸＸ／ＸＸＸ，ＸＸＸおよび代理人整理番
号ＳＣ９１２０６Ａを有し、かつ本件出願の譲受人に譲
渡された同時係属の米国出願に開示されており、この米
国出願は参照のため本明細書に導入される。
【００１３】メインＰＬＬループ１０１は前記「システ
ムＣＫ」の周波数を所定の量だけ変調するためにＩＭＯ
Ｄと名付けられた変調信号を受ける。「システムＣＫ」
の変調はメインＰＬＬループ１０１によって発生される
「変調システムＣＫ（ＭＯＤＵＬＡＴＥＤ ＳＹＳＴＥ
Ｍ ＣＫ）」の中心周波数がＩＭＯＤのために変化しな
いように行なわれる。システム周波数の中心を保証する
ことにおいて利点がある。固定された中心周波数を保証
することにより、部品の歩留りおよび設計の信頼性が改
善される。
ムＣＫ」の周波数を所定の量だけ変調するためにＩＭＯ
Ｄと名付けられた変調信号を受ける。「システムＣＫ」
の変調はメインＰＬＬループ１０１によって発生される
「変調システムＣＫ（ＭＯＤＵＬＡＴＥＤ ＳＹＳＴＥ
Ｍ ＣＫ）」の中心周波数がＩＭＯＤのために変化しな
いように行なわれる。システム周波数の中心を保証する
ことにおいて利点がある。固定された中心周波数を保証
することにより、部品の歩留りおよび設計の信頼性が改
善される。
【００１４】図１はさらにメインＰＬＬループ１０１の
特定の実施形態を示している。メインＰＬＬループ１０
１は「外部基準ＣＫ」を受ける。この「外部基準ＣＫ」
はプログラマブル分周器１３０によって受け入れられ、
該プログラマブル分周器１３０はプログラム可能であり
かつ「内部基準ＣＫ（ＩＮＴＥＲＮＡＬ ＲＥＦＥＲＥ
ＮＣＥ ＣＫ）」と名付けられた信号を発生する。該
「内部基準ＣＫ」は位相／周波数検出器（ＰＦＤ）１１
０によって受信される。ＰＦＤ １１０は前記「内部基
準ＣＫ」にもとづく制御信号、および前記システムクロ
ックをプログラマブル分周器１２８によって分周するこ
とにより発生される第２のクロック信号を提供する。Ｐ
ＦＤ １１０からの出力制御信号は２つの信号経路をサ
ポートする、すなわち２つの信号経路に供される。第１
の経路はＰＦＤ １１０から出力制御信号を受けかつ電
流出力を提供するチャージポンプ１１２を含む。チャー
ジポンプ１１２からの電流出力はローパスフィルタ１１
６のフィードフォワード補償モジュール（Ｆｅｅｄ Ｆ
ｏｒｗａｒｄ Ｃｏｍｐｅｎｓａｔｉｏｎ Ｍｏｄｕｌ
ｅ）１１７によって受信される。該フィードフォワード
補償モジュール１１７は通常の変調されない周波数動作
の間にメインＰＬＬループ１０１が位相同期または位相
ロックできるようにする。フィードフォワード補償モジ
ュール１１７によって提供される電流は、メインＩＣＯ
１２６によって受信される、ＩＣＴＬの一部として含
まれる。
特定の実施形態を示している。メインＰＬＬループ１０
１は「外部基準ＣＫ」を受ける。この「外部基準ＣＫ」
はプログラマブル分周器１３０によって受け入れられ、
該プログラマブル分周器１３０はプログラム可能であり
かつ「内部基準ＣＫ（ＩＮＴＥＲＮＡＬ ＲＥＦＥＲＥ
ＮＣＥ ＣＫ）」と名付けられた信号を発生する。該
「内部基準ＣＫ」は位相／周波数検出器（ＰＦＤ）１１
０によって受信される。ＰＦＤ １１０は前記「内部基
準ＣＫ」にもとづく制御信号、および前記システムクロ
ックをプログラマブル分周器１２８によって分周するこ
とにより発生される第２のクロック信号を提供する。Ｐ
ＦＤ １１０からの出力制御信号は２つの信号経路をサ
ポートする、すなわち２つの信号経路に供される。第１
の経路はＰＦＤ １１０から出力制御信号を受けかつ電
流出力を提供するチャージポンプ１１２を含む。チャー
ジポンプ１１２からの電流出力はローパスフィルタ１１
６のフィードフォワード補償モジュール（Ｆｅｅｄ Ｆ
ｏｒｗａｒｄ Ｃｏｍｐｅｎｓａｔｉｏｎ Ｍｏｄｕｌ
ｅ）１１７によって受信される。該フィードフォワード
補償モジュール１１７は通常の変調されない周波数動作
の間にメインＰＬＬループ１０１が位相同期または位相
ロックできるようにする。フィードフォワード補償モジ
ュール１１７によって提供される電流は、メインＩＣＯ
１２６によって受信される、ＩＣＴＬの一部として含
まれる。
【００１５】ＰＦＤ １１０の出力に関連する第２の信
号経路はチャージポンプ１１４を含み、チャージポンプ
１１４もまた電流信号をローパスフィルタ１１６に提供
する。この電流信号はローパスフィルタ１１６の積分器
１１９によって受信され、該積分器１１９はＡＣ単位利
得（ユニティゲイン：ｕｎｉｔｙ ｇａｉｎ）トポロジ
で構成された差動増幅器を備えている。チャージポンプ
１１４によって発生される信号は該差動増幅器の反転入
力において受信される。該差動増幅器の非反転入力は基
準電位源に接続され、一方容量１５０が該差動増幅器の
出力と反転入力との間に接続されている。典型的には、
前記基準電位源は中間電源電位（ｍｉｄ−ｓｕｐｐｌ
ｙ）近くに選択されてシステムのダイナミックレンジの
中央に近くなるようにされる。積分器１１９の出力に提
供される電圧は実質的に高周波成分を有しておらず、か
つ従ってメインＰＬＬループ１０１に対し安定化ゼロ
（ｓｔａｂｉｌｉｚｉｎｇ ｚｅｒｏ）を提供する。抵
抗１２３と組み合わされた時、積分器１１９はメインＰ
ＬＬループ１０１が所望の周波数にロックできるように
する。
号経路はチャージポンプ１１４を含み、チャージポンプ
１１４もまた電流信号をローパスフィルタ１１６に提供
する。この電流信号はローパスフィルタ１１６の積分器
１１９によって受信され、該積分器１１９はＡＣ単位利
得（ユニティゲイン：ｕｎｉｔｙ ｇａｉｎ）トポロジ
で構成された差動増幅器を備えている。チャージポンプ
１１４によって発生される信号は該差動増幅器の反転入
力において受信される。該差動増幅器の非反転入力は基
準電位源に接続され、一方容量１５０が該差動増幅器の
出力と反転入力との間に接続されている。典型的には、
前記基準電位源は中間電源電位（ｍｉｄ−ｓｕｐｐｌ
ｙ）近くに選択されてシステムのダイナミックレンジの
中央に近くなるようにされる。積分器１１９の出力に提
供される電圧は実質的に高周波成分を有しておらず、か
つ従ってメインＰＬＬループ１０１に対し安定化ゼロ
（ｓｔａｂｉｌｉｚｉｎｇ ｚｅｒｏ）を提供する。抵
抗１２３と組み合わされた時、積分器１１９はメインＰ
ＬＬループ１０１が所望の周波数にロックできるように
する。
【００１６】抵抗１２１および１２３は積分器１１９か
らの電流出力をそれぞれメインＩＣＯ １２６および基
準ＩＣＯ １４０に提供する。抵抗１２１からの電流は
他の電流と加えられてＩＣＴＬを形成する。一般に、Ｉ
ＣＴＬを形成するためにこれらの電流を加算することは
複数の電流源を共通のノードに接続することによって行
なわれる。抵抗１２１および１２３によって発生される
電流は「システムクロック（ＳＹＳＴＥＭ ＣＬＯＣ
Ｋ）」の中心周波数に比例することに注目すべきであ
り、抵抗１２３を通る電流は抵抗１２１を通って発生さ
れる電流の複製（ｒｅｐｌｉｃａｔｉｏｎ）であり、こ
の場合該複製された電流は抵抗１２１を通る電流に等し
いかまたは比例する。
らの電流出力をそれぞれメインＩＣＯ １２６および基
準ＩＣＯ １４０に提供する。抵抗１２１からの電流は
他の電流と加えられてＩＣＴＬを形成する。一般に、Ｉ
ＣＴＬを形成するためにこれらの電流を加算することは
複数の電流源を共通のノードに接続することによって行
なわれる。抵抗１２１および１２３によって発生される
電流は「システムクロック（ＳＹＳＴＥＭ ＣＬＯＣ
Ｋ）」の中心周波数に比例することに注目すべきであ
り、抵抗１２３を通る電流は抵抗１２１を通って発生さ
れる電流の複製（ｒｅｐｌｉｃａｔｉｏｎ）であり、こ
の場合該複製された電流は抵抗１２１を通る電流に等し
いかまたは比例する。
【００１７】抵抗１２３によって発生される電流は「Ｃ
Ｋに比例する電流（ＣＵＲＲＥＮＴＰＲＯＰＯＲＴＩＯ
ＮＡＬ ＴＯ ＣＫ）」と名付けられている。この「Ｃ
Ｋに比例する電流」は信号１２５Ｂに加えられかつルー
プ１０２の基準ＩＣＯ １４０に提供される。受け入れ
た電流にもとづき、基準ＩＣＯ １４０はメインＩＣＯ
１２６の中心合せされた（ｃｅｎｔｅｒｅｄ）システ
ムクロック周波数に実質的に整合する。しかしながら、
メインＰＬＬループ１０１が周波数変調されている場
合、システムクロック出力の変調のいくらかの残留成分
が基準ＩＣＯ１４０の出力に存在するであろう。一般
に、これらの成分の影響は無視できる程に減衰されかつ
基準ＩＣＯ １４０によって発生される周波数が中心合
わせされたクロック周波数に実質的に等しくなる。「基
準ＩＣＯ ＣＫ（ＲＥＦＥＲＥＮＣＥ ＩＣＯ Ｃ
Ｋ）」と名付けられた、基準ＩＣＯ １４０の出力は分
周器１４２に提供される。分周器１４２は分周されたク
ロック信号を周波数−電流変換器１４４に提供する。周
波数−電流変換器１４４は、前記分周器１４２および電
圧基準発生器１４６と組み合わされて、電流基準信号
（ＩＲＥＦ）を電流デジタル−アナログ変換器（ＤＡ
Ｃ）１４８に提供する。
Ｋに比例する電流（ＣＵＲＲＥＮＴＰＲＯＰＯＲＴＩＯ
ＮＡＬ ＴＯ ＣＫ）」と名付けられている。この「Ｃ
Ｋに比例する電流」は信号１２５Ｂに加えられかつルー
プ１０２の基準ＩＣＯ １４０に提供される。受け入れ
た電流にもとづき、基準ＩＣＯ １４０はメインＩＣＯ
１２６の中心合せされた（ｃｅｎｔｅｒｅｄ）システ
ムクロック周波数に実質的に整合する。しかしながら、
メインＰＬＬループ１０１が周波数変調されている場
合、システムクロック出力の変調のいくらかの残留成分
が基準ＩＣＯ１４０の出力に存在するであろう。一般
に、これらの成分の影響は無視できる程に減衰されかつ
基準ＩＣＯ １４０によって発生される周波数が中心合
わせされたクロック周波数に実質的に等しくなる。「基
準ＩＣＯ ＣＫ（ＲＥＦＥＲＥＮＣＥ ＩＣＯ Ｃ
Ｋ）」と名付けられた、基準ＩＣＯ １４０の出力は分
周器１４２に提供される。分周器１４２は分周されたク
ロック信号を周波数−電流変換器１４４に提供する。周
波数−電流変換器１４４は、前記分周器１４２および電
圧基準発生器１４６と組み合わされて、電流基準信号
（ＩＲＥＦ）を電流デジタル−アナログ変換器（ＤＡ
Ｃ）１４８に提供する。
【００１８】周波数−電流変換器１４４は前記電圧基準
発生器１４６によって発生される電圧基準値、および予
め定められた周波数（分周器１４２によって提供され
る）を有するクロック信号を受けるスイッチドキャパシ
タ変換器を使用して実施できる。当業者が理解するよう
に、分周器１４２の分周値、前記基準電圧、および前記
スイッチドキャパシタの容量値を適切に選択することに
より、電流ＤＡＣ １４８に提供される電流基準信号
（ＩＲＥＦ）の値を選択することができる。ＩＲＥＦの
値は所望の「システムＣＫ」変調の量にもとづく。
発生器１４６によって発生される電圧基準値、および予
め定められた周波数（分周器１４２によって提供され
る）を有するクロック信号を受けるスイッチドキャパシ
タ変換器を使用して実施できる。当業者が理解するよう
に、分周器１４２の分周値、前記基準電圧、および前記
スイッチドキャパシタの容量値を適切に選択することに
より、電流ＤＡＣ １４８に提供される電流基準信号
（ＩＲＥＦ）の値を選択することができる。ＩＲＥＦの
値は所望の「システムＣＫ」変調の量にもとづく。
【００１９】前記ＩＲＥＦ信号は電流ＤＡＣ １４８に
よって受け入れられ、該電流ＤＡＣ１４８はメインＰＬ
Ｌループ１０１に対し電流出力ＩＭＯＤを提供する。電
流ＤＡＣ １４８はＩＭＯＤを変調するためにＤＡＣコ
ントローラ１３２から制御信号を受ける。特定の実施形
態では、ＤＡＣコントローラ１３２は「外部基準ＣＫ」
を分周しかつ分周したものをシフトレジスタ１３３に提
供するプログラマブル分周器１３５を備えている。分周
器１３５から出力される分周されたクロックは図２にお
いては「シフトＣＫ（ＳＨＩＦＴ ＣＫ）」と名付けら
れている（「シフトＣＫ」は図１のノード１３４と等価
であることに注意を要する）。シフトレジスタ１３３の
構成にもとづき、電流ＤＡＣ１４８が制御される。
よって受け入れられ、該電流ＤＡＣ１４８はメインＰＬ
Ｌループ１０１に対し電流出力ＩＭＯＤを提供する。電
流ＤＡＣ １４８はＩＭＯＤを変調するためにＤＡＣコ
ントローラ１３２から制御信号を受ける。特定の実施形
態では、ＤＡＣコントローラ１３２は「外部基準ＣＫ」
を分周しかつ分周したものをシフトレジスタ１３３に提
供するプログラマブル分周器１３５を備えている。分周
器１３５から出力される分周されたクロックは図２にお
いては「シフトＣＫ（ＳＨＩＦＴ ＣＫ）」と名付けら
れている（「シフトＣＫ」は図１のノード１３４と等価
であることに注意を要する）。シフトレジスタ１３３の
構成にもとづき、電流ＤＡＣ１４８が制御される。
【００２０】図２は、シフトレジスタ１３３およびＤＡ
Ｃ １４８の特定の構成を示す。特に、シフトレジスタ
１３３は信号「シフトＣＫ」によって制御されるＮの直
列に接続されたラッチを具備する（Ｎは整数値であ
る）。さらに、シフトレジスタ１３３は「リセット（Ｒ
ＥＳＥＴ）」と名付けられた信号を肯定する（ａｓｓｅ
ｒｔｉｎｇ）ことによりリセットすることができる。ラ
ッチ２３５の出力はインバータ２３６によって反転さ
れ、かつラッチ２３０の入力にフィードバックされる。
Ｃ １４８の特定の構成を示す。特に、シフトレジスタ
１３３は信号「シフトＣＫ」によって制御されるＮの直
列に接続されたラッチを具備する（Ｎは整数値であ
る）。さらに、シフトレジスタ１３３は「リセット（Ｒ
ＥＳＥＴ）」と名付けられた信号を肯定する（ａｓｓｅ
ｒｔｉｎｇ）ことによりリセットすることができる。ラ
ッチ２３５の出力はインバータ２３６によって反転さ
れ、かつラッチ２３０の入力にフィードバックされる。
【００２１】電流ＤＡＣ １４８の特定の実施形態にお
いては、基準電流ＩＲＥＦはトランジスタ２１２〜２２
０を使用してＮ回反映される（ｍｉｒｒｏｒｅｄ）。各
々の個々のカレントミラーの出力はスイッチＳ０〜ＳＮ
の内の１つによって制御され、あるスイッチによって肯
定された信号が受信された時、ＩＲＥＦの値にほぼ等し
い量の電流が該スイッチを通って流れることになる。各
々のスイッチはシフトレジスタ１３３の出力ＯＵＴ０〜
ＯＵＴＮの内の１つに接続されている。各々のスイッチ
の出力は変調電流ＩＭＯＤを提供するために共通に接続
されている。
いては、基準電流ＩＲＥＦはトランジスタ２１２〜２２
０を使用してＮ回反映される（ｍｉｒｒｏｒｅｄ）。各
々の個々のカレントミラーの出力はスイッチＳ０〜ＳＮ
の内の１つによって制御され、あるスイッチによって肯
定された信号が受信された時、ＩＲＥＦの値にほぼ等し
い量の電流が該スイッチを通って流れることになる。各
々のスイッチはシフトレジスタ１３３の出力ＯＵＴ０〜
ＯＵＴＮの内の１つに接続されている。各々のスイッチ
の出力は変調電流ＩＭＯＤを提供するために共通に接続
されている。
【００２２】リセット動作の間に、「リセット」信号が
肯定され、シフトレジスタ１３３の全ての出力が否定さ
れるようにする。その結果、ＤＡＣ １４８のスイッチ
の各々が開かれ、結果としてＩＭＯＤがゼロの電流値を
有するようになる。
肯定され、シフトレジスタ１３３の全ての出力が否定さ
れるようにする。その結果、ＤＡＣ １４８のスイッチ
の各々が開かれ、結果としてＩＭＯＤがゼロの電流値を
有するようになる。
【００２３】リセットの後に、各々の「シフトＣＫ」サ
イクルはシフトレジスタ１３３においてラッチされたデ
ータのシフトを生じる結果となる。ラッチ２３０はリセ
ットの後に肯定された信号を受けるから、最初の「シフ
トＣＫ」サイクルの結果としてＯＵＴ０が肯定される。
肯定されているＯＵＴ０はＤＡＣ １４８のスイッチＳ
０が閉じられるようにし、ＩＭＯＤが１つの電流基準値
の量だけ（ＩＲＥＦ）増分できるようにされる。
イクルはシフトレジスタ１３３においてラッチされたデ
ータのシフトを生じる結果となる。ラッチ２３０はリセ
ットの後に肯定された信号を受けるから、最初の「シフ
トＣＫ」サイクルの結果としてＯＵＴ０が肯定される。
肯定されているＯＵＴ０はＤＡＣ １４８のスイッチＳ
０が閉じられるようにし、ＩＭＯＤが１つの電流基準値
の量だけ（ＩＲＥＦ）増分できるようにされる。
【００２４】いったん全てのスイッチＳ０〜ＳＮが閉じ
られると、処理は逆転され、かつ各々のラッチはラッチ
２３０に始まり引き続くクロックサイクルに応じて順次
否定されることになる。その結果、三角形の電流変調信
号（ＩＭＯＤ）が発生されかつＰＬＬ １０１のメイン
ＩＣＯ １２６に提供される。これに応じて、ＩＣＯ１
２６は安定な中心周波数およびＩＭＯＤにもとづく周波
数変調を有する「変調されたシステムＣＫ」を発生す
る。メインＰＬＬ １０１は周波数変調成分を除去しよ
うと試みるが、ローパスフィルタ１１６が「変調された
システムＣＫ」の周波数変調成分が除去されるのを防止
する。
られると、処理は逆転され、かつ各々のラッチはラッチ
２３０に始まり引き続くクロックサイクルに応じて順次
否定されることになる。その結果、三角形の電流変調信
号（ＩＭＯＤ）が発生されかつＰＬＬ １０１のメイン
ＩＣＯ １２６に提供される。これに応じて、ＩＣＯ１
２６は安定な中心周波数およびＩＭＯＤにもとづく周波
数変調を有する「変調されたシステムＣＫ」を発生す
る。メインＰＬＬ １０１は周波数変調成分を除去しよ
うと試みるが、ローパスフィルタ１１６が「変調された
システムＣＫ」の周波数変調成分が除去されるのを防止
する。
【００２５】システムクロックを中心周波数の、４パー
セント（％）のような、正確な割合で変調することが望
ましい場合は、ＩＲＥＦの適切な値およびＤＡＣ １４
８の分解能を選択することにより、そうすることが可能
である。例えば、図２を参照すると、もしＮがＤＡＣ
１４８に関連する４０のカレントミラー段を示すために
４０を表わす場合は、４％の変調スイングを得るために
メインＩＣＯ １２６によって受けられる制御電流（Ｉ
ＣＴＬ）の１Ｅ−３（１／１０００）であるＩＲＥＦ値
を選択することが可能である。例えば、もしメインＩＣ
Ｏ １２６で受信される制御値が、変調電流なしで、１
００マイクロアンペアであれば、周波数−電流変換器１
４４、分周器１４２、および電圧基準発生器１４６の値
はＩＲＥＦがほぼ０．１マイクロアンペアとなるように
選択される。このようにして、ＤＡＣ １４８によって
発生される、ＩＭＯＤの値は０および４マイクロアンペ
アの間で変化することになる（４％の変動）。ＩＲＥＦ
の値をこのように選択することにより、変調のパーセン
テージまたは割合はオペレーティングシステムのクロッ
ク周波数とは独立に正確に制御することが可能になる。
ローパスフィルタ１１６から別個の電流源を提供するこ
とにより、基準ＩＣＯ １４０は「変調されたシステム
クロック」の中心周波数にほぼ固定された周波数を提供
する。
セント（％）のような、正確な割合で変調することが望
ましい場合は、ＩＲＥＦの適切な値およびＤＡＣ １４
８の分解能を選択することにより、そうすることが可能
である。例えば、図２を参照すると、もしＮがＤＡＣ
１４８に関連する４０のカレントミラー段を示すために
４０を表わす場合は、４％の変調スイングを得るために
メインＩＣＯ １２６によって受けられる制御電流（Ｉ
ＣＴＬ）の１Ｅ−３（１／１０００）であるＩＲＥＦ値
を選択することが可能である。例えば、もしメインＩＣ
Ｏ １２６で受信される制御値が、変調電流なしで、１
００マイクロアンペアであれば、周波数−電流変換器１
４４、分周器１４２、および電圧基準発生器１４６の値
はＩＲＥＦがほぼ０．１マイクロアンペアとなるように
選択される。このようにして、ＤＡＣ １４８によって
発生される、ＩＭＯＤの値は０および４マイクロアンペ
アの間で変化することになる（４％の変動）。ＩＲＥＦ
の値をこのように選択することにより、変調のパーセン
テージまたは割合はオペレーティングシステムのクロッ
ク周波数とは独立に正確に制御することが可能になる。
ローパスフィルタ１１６から別個の電流源を提供するこ
とにより、基準ＩＣＯ １４０は「変調されたシステム
クロック」の中心周波数にほぼ固定された周波数を提供
する。
【００２６】図３は、図１のＦＭＰＬＬに関連するレジ
スタセットを含むより詳細なシステム構成を示す。図３
は、ＣＰＵ処理モジュール３１０、メモリ３１５、レジ
スタセット３２０および３３０、並びにＦＭＰＬＬ １
４０を示している。
スタセットを含むより詳細なシステム構成を示す。図３
は、ＣＰＵ処理モジュール３１０、メモリ３１５、レジ
スタセット３２０および３３０、並びにＦＭＰＬＬ １
４０を示している。
【００２７】動作においては、レジスタセット３２０お
よび３３０は情報を受信しかつＦＭＰＬＬ １４０に提
供する。特定の実施形態においては、レジスタセット３
２０はユーザがプログラム可能なレジスタロケーション
を含み、一方レジスタセット３３０はＦＭＰＬＬ １４
０によって書かれるレジスタロケーションを含む。
よび３３０は情報を受信しかつＦＭＰＬＬ １４０に提
供する。特定の実施形態においては、レジスタセット３
２０はユーザがプログラム可能なレジスタロケーション
を含み、一方レジスタセット３３０はＦＭＰＬＬ １４
０によって書かれるレジスタロケーションを含む。
【００２８】レジスタセット３２０内には、周波数変調
（ＦＭ）変動の所望の割合を示すための、「変調深さ
（ＭＯＤＵＬＡＴＩＯＮ ＤＥＰＴＨ）」と名付けられ
た変調深さレジスタが含まれる。特定の実施形態におい
ては、前記変調深さレジスタは４つの状態をサポートす
る２ビットを含む。これら４つの状態はディスエーブル
状態、２％変調状態、４％変調状態、および６％変調状
態を含む。さらに、余分のおよび／または異なる状態を
サポートすることも可能なことに注目すべきである。
（ＦＭ）変動の所望の割合を示すための、「変調深さ
（ＭＯＤＵＬＡＴＩＯＮ ＤＥＰＴＨ）」と名付けられ
た変調深さレジスタが含まれる。特定の実施形態におい
ては、前記変調深さレジスタは４つの状態をサポートす
る２ビットを含む。これら４つの状態はディスエーブル
状態、２％変調状態、４％変調状態、および６％変調状
態を含む。さらに、余分のおよび／または異なる状態を
サポートすることも可能なことに注目すべきである。
【００２９】「レートレジスタ（ＲＡＴＥ ＲＥＧＩＳ
ＴＥＲ）」と名付けられた、レジスタセット３２０の内
の変調レートレジスタは最大および最小周波数値の間で
周波数が変調する実際のレートを特定する。例えば、＋
／−２％システムにおいては、中心周波数の＋２％と該
中心周波数の−２％の間で、かつ再び逆に、周波数が変
化するレートまたは割合が前記レートである。変調レー
トを特定できることにより、前記出力クロックを使用す
る他のブロックに対する影響または効果が制御できる。
ＴＥＲ）」と名付けられた、レジスタセット３２０の内
の変調レートレジスタは最大および最小周波数値の間で
周波数が変調する実際のレートを特定する。例えば、＋
／−２％システムにおいては、中心周波数の＋２％と該
中心周波数の−２％の間で、かつ再び逆に、周波数が変
化するレートまたは割合が前記レートである。変調レー
トを特定できることにより、前記出力クロックを使用す
る他のブロックに対する影響または効果が制御できる。
【００３０】「フィードバック分周器（ＦＥＥＤＢＡＣ
Ｋ ＤＩＶＩＤＥＲ）」と名付けられた、レジスタセッ
ト３２０の内のフィードバック分周器レジスタは図１の
プログラマブル分周器１２８の値による分周値を特定す
る。本発明の特定の実施形態によれば、プログラマブル
分周器１２８およびプログラマブル分周器１３０はシス
テムクロックのベースライン周波数（Ｆ０）を設定する
責務を有することになる。
Ｋ ＤＩＶＩＤＥＲ）」と名付けられた、レジスタセッ
ト３２０の内のフィードバック分周器レジスタは図１の
プログラマブル分周器１２８の値による分周値を特定す
る。本発明の特定の実施形態によれば、プログラマブル
分周器１２８およびプログラマブル分周器１３０はシス
テムクロックのベースライン周波数（Ｆ０）を設定する
責務を有することになる。
【００３１】「期待オフセット（ＥＸＰＥＣＴＥＤ Ｏ
ＦＦＳＥＴ）」と名付けられた、レジスタセット３２０
の内の期待されるまたは予期されるオフセットのレジス
タは所望の変調深さに比例するカウント値を格納する。
一実施形態では、前記期待されるオフセットレジスタの
値はユーザによって与えられる。別の実施形態では、前
記値はシステムによって自動的に決定することができ
る。しかしながら、ここで説明する実施形態において
は、前記値は表にしたまたはテーブル化された（ｔａｂ
ｕｌａｒ）情報にもとづきユーザによって提供される。
ＦＦＳＥＴ）」と名付けられた、レジスタセット３２０
の内の期待されるまたは予期されるオフセットのレジス
タは所望の変調深さに比例するカウント値を格納する。
一実施形態では、前記期待されるオフセットレジスタの
値はユーザによって与えられる。別の実施形態では、前
記値はシステムによって自動的に決定することができ
る。しかしながら、ここで説明する実施形態において
は、前記値は表にしたまたはテーブル化された（ｔａｂ
ｕｌａｒ）情報にもとづきユーザによって提供される。
【００３２】レジスタ３３０は通常前記電圧基準発生器
１４６によって提供される値を含む。「ベースライン・
カウント（ＢＡＳＥ ＬＩＮＥ ＣＯＵＮＴ）」と名付
けられた、レジスタセット３３０の内のベースライン・
カウントレジスタは変調されないシステムクロック出力
に関連するカウント値Ｃ０を格納するためのものであ
る。ＩＣＯカウンタはあるサンプリング期間の間に変調
されたまたは変調されていないシステムクロック出力の
サイクルをカウントするために使用される。該サンプリ
ング期間はシステムによって後により詳細に説明するよ
うに所定の数の基準サイクルとなるよう規定される。
１４６によって提供される値を含む。「ベースライン・
カウント（ＢＡＳＥ ＬＩＮＥ ＣＯＵＮＴ）」と名付
けられた、レジスタセット３３０の内のベースライン・
カウントレジスタは変調されないシステムクロック出力
に関連するカウント値Ｃ０を格納するためのものであ
る。ＩＣＯカウンタはあるサンプリング期間の間に変調
されたまたは変調されていないシステムクロック出力の
サイクルをカウントするために使用される。該サンプリ
ング期間はシステムによって後により詳細に説明するよ
うに所定の数の基準サイクルとなるよう規定される。
【００３３】「エラー（ＥＲＲＯＲ）」と名付けられ
た、レジスタセット３３０の内のエラー値レジスタはＩ
ＣＯカウンタと前記ベースライン・カウンタとの間の差
を格納するためのものである。
た、レジスタセット３３０の内のエラー値レジスタはＩ
ＣＯカウンタと前記ベースライン・カウンタとの間の差
を格納するためのものである。
【００３４】「基準カウント（ＲＥＦＥＲＥＮＣＥ Ｃ
ＯＵＮＴ）」と名付けられた、レジスタセット３３０の
基準カウントレジスタは最後のカウンタリセットから経
過した基準サイクルの数を示す値を格納するためのもの
である。基準カウントレジスタに格納された値がサンプ
ル期間に関連する基準サイクルの所定の数と整合した場
合、前記「ＩＣＯカウンタ（ＩＣＯ ＣＯＵＮＴＥ
Ｒ）」の値が保持される。
ＯＵＮＴ）」と名付けられた、レジスタセット３３０の
基準カウントレジスタは最後のカウンタリセットから経
過した基準サイクルの数を示す値を格納するためのもの
である。基準カウントレジスタに格納された値がサンプ
ル期間に関連する基準サイクルの所定の数と整合した場
合、前記「ＩＣＯカウンタ（ＩＣＯ ＣＯＵＮＴＥ
Ｒ）」の値が保持される。
【００３５】「計算された差分（ＣＡＬＣＵＬＡＴＥＤ
ＤＩＦＦ）」と名付けられた、レジスタセット３３０
の計算差分レジスタは前記エラー値レジスタおよびレジ
スタセット３２０の予期されるまたは期待されるオフセ
ットの間のカウントの差を格納するためのものである。
ＤＩＦＦ）」と名付けられた、レジスタセット３３０
の計算差分レジスタは前記エラー値レジスタおよびレジ
スタセット３２０の予期されるまたは期待されるオフセ
ットの間のカウントの差を格納するためのものである。
【００３６】「Ｄ／Ａ ＣＴＬ」と名付けられた、デジ
タル−アナログ（Ｄ／Ａ）制御レジスタはシステムクロ
ックの変調に影響を及ぼす電圧デジタル−アナログ変換
器（ＤＡＣ）の出力を制御するために使用される値を格
納するために用いられる。
タル−アナログ（Ｄ／Ａ）制御レジスタはシステムクロ
ックの変調に影響を及ぼす電圧デジタル−アナログ変換
器（ＤＡＣ）の出力を制御するために使用される値を格
納するために用いられる。
【００３７】「ステータス（ＳＴＡＴＵＳ）」と名付け
られた、レジスタセット３３０のステータスレジスタ
は、校正ルーチンが完了したときまたは完了したこと、
該校正が首尾よく行なわれたか否か、および必要に応じ
て他の状態情報を含む、複数の状態の内の１つを示すた
めに用いられる。
られた、レジスタセット３３０のステータスレジスタ
は、校正ルーチンが完了したときまたは完了したこと、
該校正が首尾よく行なわれたか否か、および必要に応じ
て他の状態情報を含む、複数の状態の内の１つを示すた
めに用いられる。
【００３８】図４は、流れ図形式で、変調されたシステ
ムクロックの周波数オフセットを校正するために図１の
電圧基準発生器１４６を使用するための本発明に係わる
方法を示す。例えば、平均システムクロック周波数の＋
／−２％から変化する周波数を備えた変調されたシステ
ムクロックを持つことが望ましいかもしれない。しかし
ながら、固定された値の電圧基準発生器が使用された場
合、実際の変調深さ（周波数オフセット）はかなりのま
たは有意の（ｓｉｇｎｉｆｉｃａｎｔ）パーセンテージ
だけ変わり得る。例えば、＋／−２％の所望の深さに対
して、実際の深さは固定された基準に対して＋／−２．
８％となるかもしれない。これは所望の変調からの４０
％の変動を表わす。この変動は処理、温度および電圧の
変動によって導入される。図４の方法は選択された周波
数オフセットの割合またはパーセンテージを規定された
値に校正する。
ムクロックの周波数オフセットを校正するために図１の
電圧基準発生器１４６を使用するための本発明に係わる
方法を示す。例えば、平均システムクロック周波数の＋
／−２％から変化する周波数を備えた変調されたシステ
ムクロックを持つことが望ましいかもしれない。しかし
ながら、固定された値の電圧基準発生器が使用された場
合、実際の変調深さ（周波数オフセット）はかなりのま
たは有意の（ｓｉｇｎｉｆｉｃａｎｔ）パーセンテージ
だけ変わり得る。例えば、＋／−２％の所望の深さに対
して、実際の深さは固定された基準に対して＋／−２．
８％となるかもしれない。これは所望の変調からの４０
％の変動を表わす。この変動は処理、温度および電圧の
変動によって導入される。図４の方法は選択された周波
数オフセットの割合またはパーセンテージを規定された
値に校正する。
【００３９】ステップ４１０において、図１のメインＰ
ＬＬループ１０１が周波数変調がディスエーブルされて
ロックされる。結果として得られる周波数はベースライ
ン（ｂａｓｅ ｌｉｎｅ）周波数と称される。
ＬＬループ１０１が周波数変調がディスエーブルされて
ロックされる。結果として得られる周波数はベースライ
ン（ｂａｓｅ ｌｉｎｅ）周波数と称される。
【００４０】ステップ４１１において、図１のメインＰ
ＬＬループ１０１はディスエーブルされる。特定の実施
形態においては、該ループは図１のチャージポンプ１１
２および１１４をトライステート化（ｔｒｉ−ｓｔａｔ
ｉｎｇ）することによりディスエーブルされる。チャー
ジポンプをトライステート化することはベースライン周
波数が固定された状態に留まることを可能にする。用語
「固定された（ｆｉｘｅｄ）」は位相同期ループがもは
や出力周波数における変動を補償するよう試みないこと
を示すために使用される。
ＬＬループ１０１はディスエーブルされる。特定の実施
形態においては、該ループは図１のチャージポンプ１１
２および１１４をトライステート化（ｔｒｉ−ｓｔａｔ
ｉｎｇ）することによりディスエーブルされる。チャー
ジポンプをトライステート化することはベースライン周
波数が固定された状態に留まることを可能にする。用語
「固定された（ｆｉｘｅｄ）」は位相同期ループがもは
や出力周波数における変動を補償するよう試みないこと
を示すために使用される。
【００４１】ステップ４１２において、予期されるまた
は期待されるオフセット値がシステムに提供される。こ
の期待されるオフセット値はＣＥＸＰと称されかつ前に
述べたようにしてレジスタセット３２０の「期待オフセ
ット（ＥＸＰＥＣＴＥＤ ＯＦＦＳＥＴ）」レジスタに
格納される。
は期待されるオフセット値がシステムに提供される。こ
の期待されるオフセット値はＣＥＸＰと称されかつ前に
述べたようにしてレジスタセット３２０の「期待オフセ
ット（ＥＸＰＥＣＴＥＤ ＯＦＦＳＥＴ）」レジスタに
格納される。
【００４２】ステップ４１３において、所望の周波数変
調割合またはパーセンテージが提供される。特定の実施
形態においては、該変調パーセンテージはユーザによっ
て提供されるが、所望の変調パーセンテージを指定する
ために何らかの外部制御源またはソースによって提供す
ることもできる。典型的な方法では、前記変調パーセン
テージの値はある値をレジスタセット３２０の「変調深
さ」レジスタに書くことによって提供される。
調割合またはパーセンテージが提供される。特定の実施
形態においては、該変調パーセンテージはユーザによっ
て提供されるが、所望の変調パーセンテージを指定する
ために何らかの外部制御源またはソースによって提供す
ることもできる。典型的な方法では、前記変調パーセン
テージの値はある値をレジスタセット３２０の「変調深
さ」レジスタに書くことによって提供される。
【００４３】他の実施形態では、ステップ４１２および
４１３が組み合わされ、従ってある特定された周波数変
調深さのパーセンテージに対して、ステップ４１２にお
いて提供される期待オフセット値が計算される。例え
ば、４０ＭＨｚの所望のＩＣＯ周波数で、１０ＭＨｚの
入力クロック周波数を有し、プラスまたはマイナス２％
のオフセットを有し、かつ２００基準クロックサイクル
のサンプル期間を有する場合、前記期待オフセット値は
次の式で決定される。
４１３が組み合わされ、従ってある特定された周波数変
調深さのパーセンテージに対して、ステップ４１２にお
いて提供される期待オフセット値が計算される。例え
ば、４０ＭＨｚの所望のＩＣＯ周波数で、１０ＭＨｚの
入力クロック周波数を有し、プラスまたはマイナス２％
のオフセットを有し、かつ２００基準クロックサイクル
のサンプル期間を有する場合、前記期待オフセット値は
次の式で決定される。
【数１】ＣＥＸＰ＝ＩＣＯ周波数 ＊サンプル期間ごとの基準サイクル数 ＊パーセントオフセット／基準周波数、 または
【００４４】このようにして、ステップ４１２およびス
テップ４１３が組み合わされ、知られたサンプリング期
間が与えられれば特定された変調パーセンテージの値に
対して予期または期待されるオフセットが自動的に計算
される。上の式はユーザがプログラム可能な値を含むテ
ーブルを展開するために使用できることに注意を要す
る。
テップ４１３が組み合わされ、知られたサンプリング期
間が与えられれば特定された変調パーセンテージの値に
対して予期または期待されるオフセットが自動的に計算
される。上の式はユーザがプログラム可能な値を含むテ
ーブルを展開するために使用できることに注意を要す
る。
【００４５】ステップ４１４において、ベースラインカ
ウント（Ｃ０）が決定される。一般に、ベースラインカ
ウントは所定の数の基準クロックサイクルからなるサン
プリング期間を提供することにより決定される。一般
に、基準クロックサイクルの実際の数はメインループか
らのフィードバックを提供するプログラマブル分周器１
２８に依存するであろう。
ウント（Ｃ０）が決定される。一般に、ベースラインカ
ウントは所定の数の基準クロックサイクルからなるサン
プリング期間を提供することにより決定される。一般
に、基準クロックサイクルの実際の数はメインループか
らのフィードバックを提供するプログラマブル分周器１
２８に依存するであろう。
【００４６】ステップ４１５において、現在のビットま
たはカレントビットが逐次近似ルーチン（ｓｕｃｃｅｓ
ｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｏｕｔｉｎ
ｅ）を行なうために使用されるレジスタの最上位ビット
であるものとして規定される。特定の実施形態では、現
在のビットは前記逐次近似ルーチンの始めに肯定され
る。したがって、前記逐次近似ルーチンの開始の際に、
前記最上位ビット（ＭＳＢ）は肯定され、一方すべての
他のビットは否定されることになる。
たはカレントビットが逐次近似ルーチン（ｓｕｃｃｅｓ
ｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｏｕｔｉｎ
ｅ）を行なうために使用されるレジスタの最上位ビット
であるものとして規定される。特定の実施形態では、現
在のビットは前記逐次近似ルーチンの始めに肯定され
る。したがって、前記逐次近似ルーチンの開始の際に、
前記最上位ビット（ＭＳＢ）は肯定され、一方すべての
他のビットは否定されることになる。
【００４７】ステップ４１６において、図１の基準ルー
プ１０２がイネーブルされる。結果として得られる変調
の大きさはレジスタセット３３０の「Ｄ／Ａ制御」レジ
スタにもとづいている。該「Ｄ／Ａ制御」レジスタの値
は電圧基準発生器１４６によって生成される電圧を決定
する。
プ１０２がイネーブルされる。結果として得られる変調
の大きさはレジスタセット３３０の「Ｄ／Ａ制御」レジ
スタにもとづいている。該「Ｄ／Ａ制御」レジスタの値
は電圧基準発生器１４６によって生成される電圧を決定
する。
【００４８】ステップ４１７において、調整されたカウ
ント（ａｄｊｕｓｔｅｄ ｃｏｕｎｔ）（ＣＡＤＪ）が
決定される。該ＣＡＤＪは図１の基準ループ１０２がイ
ネーブルされた後の同じ期間の間にサイクルの数をカウ
ントすることにより決定される。該ＣＡＤＪはベースラ
インのカウントとサンプル期間にわたる周波数変調の効
果を加えたものであることに注意を要する。実際に、該
カウントは時間にわたる周波数値の積分を表わす。
ント（ａｄｊｕｓｔｅｄ ｃｏｕｎｔ）（ＣＡＤＪ）が
決定される。該ＣＡＤＪは図１の基準ループ１０２がイ
ネーブルされた後の同じ期間の間にサイクルの数をカウ
ントすることにより決定される。該ＣＡＤＪはベースラ
インのカウントとサンプル期間にわたる周波数変調の効
果を加えたものであることに注意を要する。実際に、該
カウントは時間にわたる周波数値の積分を表わす。
【００４９】ステップ４１８において、オフセットカウ
ント（ＣＯＦＦＳＥＴ）が決定される。該Ｃ
ＯＦＦＳＥＴの値は前記ＣＡＤＪの値より前記ベースラ
インカウントだけ少ない値である。
ント（ＣＯＦＦＳＥＴ）が決定される。該Ｃ
ＯＦＦＳＥＴの値は前記ＣＡＤＪの値より前記ベースラ
インカウントだけ少ない値である。
【００５０】ステップ４１９において、エラーカウント
（ＣＥＲＲＯＲ）が前記ＣＯＦＦＳ ＥＴより前記Ｃ
ＥＸＰだけ少ない値にもとづき決定される。
（ＣＥＲＲＯＲ）が前記ＣＯＦＦＳ ＥＴより前記Ｃ
ＥＸＰだけ少ない値にもとづき決定される。
【００５１】前記ＣＯＦＦＳＥＴは前記変調されたシス
テムクロックの平均周波数からの最大周波数または最小
周波数の深さを表わし、かつ前記ＣＥＸＰは中心からの
予期されるまたは期待されるずれを表わすから、前記Ｃ
ＥＲＲＯＲは前記予期される深さから実際の深さが変動
する量を表わす。
テムクロックの平均周波数からの最大周波数または最小
周波数の深さを表わし、かつ前記ＣＥＸＰは中心からの
予期されるまたは期待されるずれを表わすから、前記Ｃ
ＥＲＲＯＲは前記予期される深さから実際の深さが変動
する量を表わす。
【００５２】ステップ４３０において、前記Ｃ
ＥＲＲＯＲがゼロより小さいか否かに関して判定が行な
われる。前記ＣＥＲＲＯＲがゼロより小さい場合、ステ
ップ４３０に先立ち肯定されるカレントビットまたは現
在のビットは正しくかつフローはステップ４２１に進
む。前記ＣＥＲＲＯＲがゼロより小さくない場合は、フ
ローはステップ４２０に進む。
ＥＲＲＯＲがゼロより小さいか否かに関して判定が行な
われる。前記ＣＥＲＲＯＲがゼロより小さい場合、ステ
ップ４３０に先立ち肯定されるカレントビットまたは現
在のビットは正しくかつフローはステップ４２１に進
む。前記ＣＥＲＲＯＲがゼロより小さくない場合は、フ
ローはステップ４２０に進む。
【００５３】ステップ４２０において、ステップ４１５
において肯定された、現在のビットが否定される。ステ
ップ４２０における現在のビットの否定はＤ／Ａ制御レ
ジスタ内に格納された現在の値または電流値が変調され
たシステムクロック周波数の校正のために望まれるより
も高い値を有することを示している。逆に、前記ＣＥ
ＲＲＯＲがゼロより小さい場合は、電圧基準発生器を制
御するために使用されるデジタル−アナログ制御レジス
タに格納されることが必要な値はレジスタ内に現在格納
されているよりも大きな値であり、従って前記セットさ
れたビットが維持される。ステップ４２０から、フロー
はステップ４２１に進む。
において肯定された、現在のビットが否定される。ステ
ップ４２０における現在のビットの否定はＤ／Ａ制御レ
ジスタ内に格納された現在の値または電流値が変調され
たシステムクロック周波数の校正のために望まれるより
も高い値を有することを示している。逆に、前記ＣＥ
ＲＲＯＲがゼロより小さい場合は、電圧基準発生器を制
御するために使用されるデジタル−アナログ制御レジス
タに格納されることが必要な値はレジスタ内に現在格納
されているよりも大きな値であり、従って前記セットさ
れたビットが維持される。ステップ４２０から、フロー
はステップ４２１に進む。
【００５４】ステップ４２１においては、前記デジタル
−アナログ制御レジスタに関連する最下位ビットが処理
された場合に、首尾よい近似が完了しかつフローは指示
子４２２において終了することになる。そうでない場合
は、次の最上位ビットが現在のビットとして識別され
る。ステップ４２１における新たに識別された現在のビ
ットが肯定され、かつ逐次近似ルーチンがステップ４１
７において続けられる。
−アナログ制御レジスタに関連する最下位ビットが処理
された場合に、首尾よい近似が完了しかつフローは指示
子４２２において終了することになる。そうでない場合
は、次の最上位ビットが現在のビットとして識別され
る。ステップ４２１における新たに識別された現在のビ
ットが肯定され、かつ逐次近似ルーチンがステップ４１
７において続けられる。
【００５５】このようにして、電圧基準発生器１４６に
関連するデジタル−アナログ変換器のためのレジスタ値
を引き続きまたは逐次的に近似することが可能になり、
従ってベースライン周波数からの所望のパーセンテージ
のずれがより精密に保証できる。
関連するデジタル−アナログ変換器のためのレジスタ値
を引き続きまたは逐次的に近似することが可能になり、
従ってベースライン周波数からの所望のパーセンテージ
のずれがより精密に保証できる。
【００５６】図４の方法はハードウエアおよび／または
ソフトウエアで実施できる。例えば、図３のＣＰＵ ３
１０は図４の方法の各部を実行するためにメモリ３１５
内に格納されたあらかじめプログラムされた命令にアク
セスすることができる。
ソフトウエアで実施できる。例えば、図３のＣＰＵ ３
１０は図４の方法の各部を実行するためにメモリ３１５
内に格納されたあらかじめプログラムされた命令にアク
セスすることができる。
【００５７】当業者はＣＰＵ ３１０は、単一の処理装
置または複数の処理装置を含む、多様な他の処理モジュ
ールによって置換えできることを理解するであろう。そ
のような他の処理装置はマイクロプロセッサ、マイクロ
コントローラ、マイクロコンピュータ、デジタル信号プ
ロセッサ、状態マシン（ｓｔａｔｅ ｍａｃｈｉｎ
ｅ）、論理回路、および／または動作命令にもとづきデ
ジタル情報を処理する任意の装置とすることができる。
メモリ３１５は単一のメモリ装置または複数のメモリ装
置とすることができる。そのようなメモリ装置はリード
オンリメモリ装置、ランダムアクセスメモリ装置、磁気
テープメモリ、フロッピディスクメモリ、ハードドライ
ブメモリ、外部テープ、および／またはデジタル情報を
記憶する任意の装置とすることができる。処理モジュー
ルがその機能の１つまたはそれ以上を状態マシンまたは
論理回路によって実施する場合、対応する命令を記憶す
るメモリは状態マシンおよび／または論理回路からなる
回路内に埋め込みまたは組み込むことができることに注
意を要する。
置または複数の処理装置を含む、多様な他の処理モジュ
ールによって置換えできることを理解するであろう。そ
のような他の処理装置はマイクロプロセッサ、マイクロ
コントローラ、マイクロコンピュータ、デジタル信号プ
ロセッサ、状態マシン（ｓｔａｔｅ ｍａｃｈｉｎ
ｅ）、論理回路、および／または動作命令にもとづきデ
ジタル情報を処理する任意の装置とすることができる。
メモリ３１５は単一のメモリ装置または複数のメモリ装
置とすることができる。そのようなメモリ装置はリード
オンリメモリ装置、ランダムアクセスメモリ装置、磁気
テープメモリ、フロッピディスクメモリ、ハードドライ
ブメモリ、外部テープ、および／またはデジタル情報を
記憶する任意の装置とすることができる。処理モジュー
ルがその機能の１つまたはそれ以上を状態マシンまたは
論理回路によって実施する場合、対応する命令を記憶す
るメモリは状態マシンおよび／または論理回路からなる
回路内に埋め込みまたは組み込むことができることに注
意を要する。
【００５８】図５は、図４の方法を実施することができ
るハードウエア構成を示す。図５は図１のＦＭ ＰＬＬ
の部分を示し、電流ＤＡＣ １４８、周波数−電流変換
器１４４、基準電流制御発振器１４０、およびメイン電
流制御発振器１２６を含んでいる。電流源５１０は概略
的に差動増幅器１１９、抵抗１２３、および基準ＩＣＯ
１４０を駆動する電流１２５を表わしている。電流源
５２０は概略的に差動増幅器１１９、抵抗１２１、電流
１２５ａ、および電流ＤＡＣ １４８の出力、すなわち
メインＩＣＯ １２６を駆動する図１のＩＭＯＤ、を表
わしている。さらに、図５は電圧基準発生器１４６の特
定の実施形態を示している。
るハードウエア構成を示す。図５は図１のＦＭ ＰＬＬ
の部分を示し、電流ＤＡＣ １４８、周波数−電流変換
器１４４、基準電流制御発振器１４０、およびメイン電
流制御発振器１２６を含んでいる。電流源５１０は概略
的に差動増幅器１１９、抵抗１２３、および基準ＩＣＯ
１４０を駆動する電流１２５を表わしている。電流源
５２０は概略的に差動増幅器１１９、抵抗１２１、電流
１２５ａ、および電流ＤＡＣ １４８の出力、すなわち
メインＩＣＯ １２６を駆動する図１のＩＭＯＤ、を表
わしている。さらに、図５は電圧基準発生器１４６の特
定の実施形態を示している。
【００５９】図５の電圧基準発生器１４６はレジスタロ
ケーションまたは部分５３１〜５３４を有するように示
されている。レジスタロケーション５３１は前記エラー
値（ＣＥＲＲＯＲ）を格納するためのものであり、レジ
スタロケーション５３１は前記メインＩＣＯカウンタ値
（ＣＡＤＪ）を格納するためのものであり、レジスタロ
ケーション５３３は前記ベースライン電流値（Ｃ０）を
格納するためのものであり、かつレジスタ５３４は前記
予期値または期待値（ＣＥＸＰ）を格納するためのもの
である。レジスタ５３１〜５３４内に格納される値につ
いては前に図３および図４を参照して説明した。
ケーションまたは部分５３１〜５３４を有するように示
されている。レジスタロケーション５３１は前記エラー
値（ＣＥＲＲＯＲ）を格納するためのものであり、レジ
スタロケーション５３１は前記メインＩＣＯカウンタ値
（ＣＡＤＪ）を格納するためのものであり、レジスタロ
ケーション５３３は前記ベースライン電流値（Ｃ０）を
格納するためのものであり、かつレジスタ５３４は前記
予期値または期待値（ＣＥＸＰ）を格納するためのもの
である。レジスタ５３１〜５３４内に格納される値につ
いては前に図３および図４を参照して説明した。
【００６０】マルチプレクサ５４１は前記エラー値レジ
スタ５３１からの入力および前記ＩＣＯカウンタレジス
タ５３２からの入力を受けるよう接続されている。マル
チプレクサ５４２はベースラインカウントレジスタ５３
３からの入力および前記期待値レジスタ５３４からの第
２の入力を受ける。さらに、Ｃ０は図４のステップ４１
４においてＩＣＯカウントレジスタ５３２からロードさ
れる。減算器５５０はマルチプレクサ５４１の出力に接
続され、かつ第２の入力はマルチプレクサ５４２の出力
に接続されている。減算器５５０の出力は逐次近似論理
ブロック５６０にかつエラー値レジスタ５３１に接続さ
れている。
スタ５３１からの入力および前記ＩＣＯカウンタレジス
タ５３２からの入力を受けるよう接続されている。マル
チプレクサ５４２はベースラインカウントレジスタ５３
３からの入力および前記期待値レジスタ５３４からの第
２の入力を受ける。さらに、Ｃ０は図４のステップ４１
４においてＩＣＯカウントレジスタ５３２からロードさ
れる。減算器５５０はマルチプレクサ５４１の出力に接
続され、かつ第２の入力はマルチプレクサ５４２の出力
に接続されている。減算器５５０の出力は逐次近似論理
ブロック５６０にかつエラー値レジスタ５３１に接続さ
れている。
【００６１】前記逐次近似論理部分５６０は、現在のビ
ットの追跡、現在のビットの適宜のセットまたはクリ
ア、および図４のフローを実施するためにマルチプレク
サおよびレジスタをイネーブルすることのような、逐次
近似オーバヘッドステップを行なう。
ットの追跡、現在のビットの適宜のセットまたはクリ
ア、および図４のフローを実施するためにマルチプレク
サおよびレジスタをイネーブルすることのような、逐次
近似オーバヘッドステップを行なう。
【００６２】前記逐次近似論理ブロックの出力は前記校
正デジタル−アナログ変換器５８０によって使用される
デジタル−アナログ制御値レジスタ内に格納される実際
の値を制御する。レジスタ５７０内に格納される値にも
とづき、校正Ｄ／Ａ ５８０は周波数−電流変換器１４
４によって受信される電圧を提供する。
正デジタル−アナログ変換器５８０によって使用される
デジタル−アナログ制御値レジスタ内に格納される実際
の値を制御する。レジスタ５７０内に格納される値にも
とづき、校正Ｄ／Ａ ５８０は周波数−電流変換器１４
４によって受信される電圧を提供する。
【００６３】動作においては、図４のステップ４１０〜
４１４の間に、ＩＣＯカウンタは該カウンタがブロック
５９０が肯定された信号を提供する場合にのみ増分され
るように基準期間ブロック５９０によって制御される。
４１４の間に、ＩＣＯカウンタは該カウンタがブロック
５９０が肯定された信号を提供する場合にのみ増分され
るように基準期間ブロック５９０によって制御される。
【００６４】当業者には、メインＩＣＯ １２６によっ
て受信される信号に変調電流基準を加えることにより、
メインＩＣＯ １２６によって中心合わせされた状態に
留まっているシステムクロック周波数が発生されること
が明らかであろう。さらに、前記中心合わせされた周波
数にもとづく変調電流基準を発生することにより、変調
のパーセンテージは正確に制御できる。当業者は説明し
た特定の実施形態の種々の変更を行なうことができるこ
とを認識するであろう。例えば、前記ＦＭＰＬＬの電圧
制御構成は説明したのと同様の技術を使用して実施でき
る。さらに、特定の構成要素は変更することができ、例
えばＤＡＣ １４８と組み合わされたＤＡＣコントロー
ラ回路１３３のような、特定の構成要素は多様な構成を
持つことができ、前記コントローラ１３３はプログラム
可能とすることができ、または実際にカウンタとするこ
とができ、そして任意の数のローパスフィルタを使用す
ることができる。さらに、前記「変調されたシステムＣ
Ｋ」の校正を可能にすることにより、本発明は所望の固
定されたパーセンテージを有する変調されたクロックを
供給する上での一層大きな精度を保証することにより従
来技術よりもはるかに優れた利点を提供することは明ら
かであろう。
て受信される信号に変調電流基準を加えることにより、
メインＩＣＯ １２６によって中心合わせされた状態に
留まっているシステムクロック周波数が発生されること
が明らかであろう。さらに、前記中心合わせされた周波
数にもとづく変調電流基準を発生することにより、変調
のパーセンテージは正確に制御できる。当業者は説明し
た特定の実施形態の種々の変更を行なうことができるこ
とを認識するであろう。例えば、前記ＦＭＰＬＬの電圧
制御構成は説明したのと同様の技術を使用して実施でき
る。さらに、特定の構成要素は変更することができ、例
えばＤＡＣ １４８と組み合わされたＤＡＣコントロー
ラ回路１３３のような、特定の構成要素は多様な構成を
持つことができ、前記コントローラ１３３はプログラム
可能とすることができ、または実際にカウンタとするこ
とができ、そして任意の数のローパスフィルタを使用す
ることができる。さらに、前記「変調されたシステムＣ
Ｋ」の校正を可能にすることにより、本発明は所望の固
定されたパーセンテージを有する変調されたクロックを
供給する上での一層大きな精度を保証することにより従
来技術よりもはるかに優れた利点を提供することは明ら
かであろう。
【図１】本発明に係わる周波数発生システムを示すブロ
ック図である。
ック図である。
【図２】図１の周波数発生システムの一部を示すブロッ
ク回路図である
ク回路図である
【図３】図１のＦＭＰＬＬに関連するレジスタセットを
含むシステムを示すブロック図である。
含むシステムを示すブロック図である。
【図４】本発明に係わるＦＭＰＬＬを校正するための方
法を示す流れ図である。
法を示す流れ図である。
【図５】ＦＭＰＬＬの特定の部分の詳細を示すブロック
図である。
図である。
１００ ＦＭＰＬＬシステム １０１ メインＰＬＬループ １０２ 基準ループ １２４ 中心周波数電流発生器 １１０ 位相／周波数検出器 １２８ プログラマブル分周器 １１２ チャージポンプ １１６ ローパスフィルタ １１７ フィードフォワード保証モジュール １２６ メインＩＣＯ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームス・ジョン・カサータ アメリカ合衆国 テキサス州 78749 オ ースチン サウス・モーパック5701 ＃538
Claims (7)
- 【請求項１】 位相同期ループのための方法であって、 位相同期ループを集積回路内に提供する段階であって、
前記位相同期ループは前記位相同期ループの出力におけ
る出力クロックの周波数を変調するための制御入力を有
する、前記段階、 所望の変調深さを表わす値を第１のレジスタに受ける段
階、 第１の値を有する入力信号を前記制御入力に提供する段
階、 前記第１の値に応じて前記出力クロックの変調深さを測
定する段階、 前記測定された変調深さを表わす値を第２のレジスタに
ロードする段階、そして前記第１のレジスタにおける値
を前記第２のレジスタにおける値と比較する段階、 を具備することを特徴とする位相同期ループのための方
法。 - 【請求項２】 位相同期ループのための方法であって、 入力信号に応じた変調深さを備えた出力クロックを提供
する位相同期ループを提供する段階、 所望の変調深さの値を受ける段階、そして前記所望の変
調深さの値を前記所望の変調深さを備えた前記出力クロ
ックを提供する入力信号の大きさに変換する段階、 を具備することを特徴とする位相同期ループのための方
法。 - 【請求項３】 位相同期ループのための方法であって、 集積回路内に位相同期ループを提供する段階であって、
前記位相同期ループは前記位相同期ループの出力におけ
る出力クロックの周波数を変調するための入力を有す
る、前記段階、 前記出力クロックの所望の変調深さを前記集積回路の外
部から前記集積回路内のレジスタへとロードする段階、
そして前記所望の出力変調深さに関連する前記出力クロ
ックの変調深さを逐次的に近似する段階、 を具備することを特徴とする位相同期ループのための方
法。 - 【請求項４】 集積回路であって、 入力信号に応じた変調深さを有する出力クロックを提供
する位相同期ループ、 前記集積回路の外部の信号を受けるための入力に接続さ
れ、前記入力から受けた、所望の変調深さを表わす値を
格納する、第１のレジスタ、 前記出力クロックの測定された変調深さを表わす第２の
レジスタ、そして前記第１のレジスタ、前記第２のレジ
スタおよび前記位相同期ループに結合され、前記所望の
変調深さと前記測定された変調深さとの間の差がある所
定の量より小さくなることを保証する校正回路、 を具備することを特徴とする集積回路。 - 【請求項５】 集積回路であって、 入力信号に応じた変調深さを有する出力クロックを提供
する位相同期ループ、 前記集積回路の外部の信号を受けるための入力に結合さ
れ、前記入力から受けた、所望の変調深さを表わす値を
格納する第１のレジスタ、 前記位相同期ループに結合され、前記出力クロックの測
定された変調深さを格納する第２のレジスタ、そして前
記第１のレジスタに結合された第１の入力および前記第
２のレジスタに結合された第２の入力を有する減算器、 を具備することを特徴とする集積回路。 - 【請求項６】 集積回路であって、 入力信号に応じた変調深さを有する出力クロックを提供
する位相同期ループ、そして前記位相同期ループをプロ
グラミングして選択されたレベルの変調深さを提供する
ためのプログラム手段、 を具備することを特徴とする集積回路。 - 【請求項７】 集積回路であって、 入力信号に応じた変調深さを有する出力クロックを提供
する位相同期ループ、 選択された変調深さを表わす値を受けかつ格納するため
の格納手段、そして前記位相同期ループが前記選択され
た変調深さを備えた出力クロックを提供するようにさせ
る大きさで前記入力信号を提供するための構築手段、 を具備することを特徴とする集積回路。
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