JP3331104B2 - デジタルｐｌｌ回路並びにこれに用いられるデジタル周波数調整回路及びデジタル位相調整回路、並びに半導体装置 - Google Patents
デジタルｐｌｌ回路並びにこれに用いられるデジタル周波数調整回路及びデジタル位相調整回路、並びに半導体装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルＰＬＬ回
路並びにこれに用いられるデジタル周波数調整回路及び
デジタル位相調整回路、並びにこれらのいずれかの回路
を含む半導体装置に関する。
路並びにこれに用いられるデジタル周波数調整回路及び
デジタル位相調整回路、並びにこれらのいずれかの回路
を含む半導体装置に関する。
【０００２】
【従来の技術】アナログＰＬＬ回路では、電圧制御発振
器（ＶＣＯ）の入力電圧にノイズが加わると、その出力
の周波数及び位相が変化する。高周波で動作するＰＬＬ
回路では、低電源電圧が用いられるので、ノイズマージ
ンが狭くなる。これらのことから、アナログＰＬＬ回路
では、出力信号の精度を高めることが困難になり、１０
０ＭＨｚ程度が上限になっている。
器（ＶＣＯ）の入力電圧にノイズが加わると、その出力
の周波数及び位相が変化する。高周波で動作するＰＬＬ
回路では、低電源電圧が用いられるので、ノイズマージ
ンが狭くなる。これらのことから、アナログＰＬＬ回路
では、出力信号の精度を高めることが困難になり、１０
０ＭＨｚ程度が上限になっている。
【０００３】他方、デジタルＰＬＬ回路では、デジタル
論理回路形式のものと、デジタル信号処理形式のものと
がある。デジタル論理回路形式では、２つの固定発振器
を用いて交互に切り換えたり、１つの固定発振器の出力
に対しパルスを追加又は除去したりする方法が用いられ
ているが、いずれの方法も、周波数及び位相が不連続か
つ急激に変化するので、出力に分周回路を付加して、変
化を平均化する必要があり、また、高周波数領域におい
て位相調整を高精度に行うことが難しい。
論理回路形式のものと、デジタル信号処理形式のものと
がある。デジタル論理回路形式では、２つの固定発振器
を用いて交互に切り換えたり、１つの固定発振器の出力
に対しパルスを追加又は除去したりする方法が用いられ
ているが、いずれの方法も、周波数及び位相が不連続か
つ急激に変化するので、出力に分周回路を付加して、変
化を平均化する必要があり、また、高周波数領域におい
て位相調整を高精度に行うことが難しい。
【０００４】デジタル信号処理形式では、入力信号をＡ
／Ｄ変換器で２進符号化し、デジタル信号として処理す
る。この処理は、リアルタイムで行われるので、可能な
デジタル演算又は処理が制限される。すなわち、１サン
プリング期間中に全ての処理が行われなければならない
ので、サンプリング周波数の上限が制限される。
／Ｄ変換器で２進符号化し、デジタル信号として処理す
る。この処理は、リアルタイムで行われるので、可能な
デジタル演算又は処理が制限される。すなわち、１サン
プリング期間中に全ての処理が行われなければならない
ので、サンプリング周波数の上限が制限される。
【０００５】
【発明が解決しようとする課題】このような問題点に鑑
み、本発明の第１目的は、より高周波領域で使用できる
デジタルＰＬＬ回路並びにこれに用いられるデジタル周
波数調整回路及びデジタル位相調整回路、並びに半導体
装置を提供することにある。本発明の第２目的は、より
高精度に調整することが可能なデジタルＰＬＬ回路並び
にこれに用いられるデジタル周波数調整回路及びデジタ
ル位相調整回路、並びに半導体装置を提供することにあ
る。
み、本発明の第１目的は、より高周波領域で使用できる
デジタルＰＬＬ回路並びにこれに用いられるデジタル周
波数調整回路及びデジタル位相調整回路、並びに半導体
装置を提供することにある。本発明の第２目的は、より
高精度に調整することが可能なデジタルＰＬＬ回路並び
にこれに用いられるデジタル周波数調整回路及びデジタ
ル位相調整回路、並びに半導体装置を提供することにあ
る。
【０００６】
【課題を解決するための手段及びその作用効果】第１発
明では、例えば図１に示す如く、パルス周期Ｔが制御入
力値Ｓの一次関数Ｔ＝ｋＳ＋ｍで略表される信号を出力
する発振回路３０の出力信号周波数が、基準信号の周波
数に近付くように調整するデジタル周波数調整回路１０
であって、該基準信号のパルスを計数する第１カウンタ
１１と、該発振回路の出力信号のパルスを計数する第２
カウンタ１２と、該制御入力値Ｓを保持するためのレジ
スタ１４と、該第１カウンタが設定個数Ｎｒのパルスを
計数する毎に、Ｓ＝Ｎｏ−ｍ／ｋを該レジスタに保持さ
せ、ここにＮｏは該第１カウンタが設定個数Ｎｒのパル
スを計数する期間に該第２カウンタが計数するパルスの
個数であり、次回の該設定個数ＮｒをＮｏに等しくする
演算制御回路１３、１５及び１７とを有する。
明では、例えば図１に示す如く、パルス周期Ｔが制御入
力値Ｓの一次関数Ｔ＝ｋＳ＋ｍで略表される信号を出力
する発振回路３０の出力信号周波数が、基準信号の周波
数に近付くように調整するデジタル周波数調整回路１０
であって、該基準信号のパルスを計数する第１カウンタ
１１と、該発振回路の出力信号のパルスを計数する第２
カウンタ１２と、該制御入力値Ｓを保持するためのレジ
スタ１４と、該第１カウンタが設定個数Ｎｒのパルスを
計数する毎に、Ｓ＝Ｎｏ−ｍ／ｋを該レジスタに保持さ
せ、ここにＮｏは該第１カウンタが設定個数Ｎｒのパル
スを計数する期間に該第２カウンタが計数するパルスの
個数であり、次回の該設定個数ＮｒをＮｏに等しくする
演算制御回路１３、１５及び１７とを有する。
【０００７】この第１では、第１カウンタがタイマーと
して用いられ、第１カウンタが設定個数Ｎｒのパルスを
計数する毎に、Ｓ＝Ｎｏ−ｍ／ｋをレジスタに保持さ
せ、次回の設定個数ＮｒをＮｏに等しくすればよく、基
準信号又は発振回路の出力信号のパルス毎に処理する必
要がないので、高周波領域で使用できる。また、Ｓは、
後述の実施形態の説明から明かなように、原理的にはレ
ジスタにＳが２回設定されることにより完全に収束し、
また、発振回路の出力信号周波数がＳの変化に対し連続
的に変化するので、より高精度に周波数を調整すること
ができる。
して用いられ、第１カウンタが設定個数Ｎｒのパルスを
計数する毎に、Ｓ＝Ｎｏ−ｍ／ｋをレジスタに保持さ
せ、次回の設定個数ＮｒをＮｏに等しくすればよく、基
準信号又は発振回路の出力信号のパルス毎に処理する必
要がないので、高周波領域で使用できる。また、Ｓは、
後述の実施形態の説明から明かなように、原理的にはレ
ジスタにＳが２回設定されることにより完全に収束し、
また、発振回路の出力信号周波数がＳの変化に対し連続
的に変化するので、より高精度に周波数を調整すること
ができる。
【０００８】第１発明の第１態様では、例えば図１に示
す如く、上記演算制御回路は、Ｓ＝Ｎｏ−ｍ／ｋを算出
する第１演算回路１３と、Ｎｒ＝Ｓ＋ｍ／ｋを算出する
第２演算回路１５と、上記第１カウンタが設定個数Ｎｒ
のパルスを計数する毎に、該第１演算回路に対し演算を
実行させ、該第１演算回路の演算結果を上記レジスタに
保持させ、該第２演算回路に対し演算を実行させ、該第
１カウンタの次回の設定個数Ｎｒを該第２演算回路の演
算結果に等しくし、上記第２カウンタをゼロクリアする
制御回路１７とを有する。
す如く、上記演算制御回路は、Ｓ＝Ｎｏ−ｍ／ｋを算出
する第１演算回路１３と、Ｎｒ＝Ｓ＋ｍ／ｋを算出する
第２演算回路１５と、上記第１カウンタが設定個数Ｎｒ
のパルスを計数する毎に、該第１演算回路に対し演算を
実行させ、該第１演算回路の演算結果を上記レジスタに
保持させ、該第２演算回路に対し演算を実行させ、該第
１カウンタの次回の設定個数Ｎｒを該第２演算回路の演
算結果に等しくし、上記第２カウンタをゼロクリアする
制御回路１７とを有する。
【０００９】ｍ／ｋは、図１中のＴｃ／ｋ−Ｓｃに相当
する。この第１態様によれば、Ｓの初期値をレジスタ１
４に設定することによりＮｒの初期値が定まり、また、
第２カウンタをゼロクリアすればよいので、初期設定が
容易である。第１発明の第２態様では、上記演算制御回
路は、例えば図１２に示す如く、Ｓ＝Ｎｏ−ｍ／ｋを算
出する演算回路１３と、上記第１カウンタが設定個数Ｎ
ｒのパルスを計数する毎に、該演算回路に対し演算を実
行させ、該演算回路の演算結果を上記レジスタに保持さ
せ、該第１カウンタの次回の設定個数Ｎｒを上記第２カ
ウンタの計数値Ｎｏに等しくし、該第２カウンタをゼロ
クリアする制御回路１７Ａとを有する。
する。この第１態様によれば、Ｓの初期値をレジスタ１
４に設定することによりＮｒの初期値が定まり、また、
第２カウンタをゼロクリアすればよいので、初期設定が
容易である。第１発明の第２態様では、上記演算制御回
路は、例えば図１２に示す如く、Ｓ＝Ｎｏ−ｍ／ｋを算
出する演算回路１３と、上記第１カウンタが設定個数Ｎ
ｒのパルスを計数する毎に、該演算回路に対し演算を実
行させ、該演算回路の演算結果を上記レジスタに保持さ
せ、該第１カウンタの次回の設定個数Ｎｒを上記第２カ
ウンタの計数値Ｎｏに等しくし、該第２カウンタをゼロ
クリアする制御回路１７Ａとを有する。
【００１０】この第２態様によれば、上記第２演算回路
が不要になるので、構成が簡単になる。第１発明の第３
態様では、上記演算制御回路は、例えば図１３に示す如
く、Ｎｒ＝Ｓ＋ｍ／ｋを算出する演算回路と、上記第１
カウンタが設定個数Ｎｒのパルスを計数する毎に、上記
第２カウンタの計数値を上記レジスタに保持させ、該演
算回路に対し演算を実行させ、該第１カウンタの次回の
設定個数Ｎｒを該演算結果に等しくし、該第２カウンタ
に−ｍ／ｋをロードする制御回路とを有する。
が不要になるので、構成が簡単になる。第１発明の第３
態様では、上記演算制御回路は、例えば図１３に示す如
く、Ｎｒ＝Ｓ＋ｍ／ｋを算出する演算回路と、上記第１
カウンタが設定個数Ｎｒのパルスを計数する毎に、上記
第２カウンタの計数値を上記レジスタに保持させ、該演
算回路に対し演算を実行させ、該第１カウンタの次回の
設定個数Ｎｒを該演算結果に等しくし、該第２カウンタ
に−ｍ／ｋをロードする制御回路とを有する。
【００１１】この第３態様によれば、上記第１演算回路
が不要になるので、構成が簡単になる。第１発明の第４
態様では、上記第１態様の第１演算回路又は上記第２態
様の演算回路は、例えば図４に示す如く、Ｎｏを保持す
るバッファレジスタ１３１を有し、上記制御回路は、該
バッファレジスタ１３１にＮｏを保持させることにより
上記第１態様の第１演算回路又は上記第２態様の演算回
路に演算を実行させる。
が不要になるので、構成が簡単になる。第１発明の第４
態様では、上記第１態様の第１演算回路又は上記第２態
様の演算回路は、例えば図４に示す如く、Ｎｏを保持す
るバッファレジスタ１３１を有し、上記制御回路は、該
バッファレジスタ１３１にＮｏを保持させることにより
上記第１態様の第１演算回路又は上記第２態様の演算回
路に演算を実行させる。
【００１２】この第４態様によれば、第２カウンタで計
数されるパルスの周波数が例えば２００ＭＨｚと高くて
も、前記演算を実行させることができる。また、Ｎｏが
レジスタ１３１に保持されたときのみ、演算が実行され
るので、演算回路の消費電力が低減される。第１発明の
第５態様では、上記第１態様の第２演算回路は、Ｎｒを
保持するバッファレジスタを有し、上記制御回路は、該
バッファレジスタにＮｒを保持させることにより該第２
演算回路に演算を実行させる。
数されるパルスの周波数が例えば２００ＭＨｚと高くて
も、前記演算を実行させることができる。また、Ｎｏが
レジスタ１３１に保持されたときのみ、演算が実行され
るので、演算回路の消費電力が低減される。第１発明の
第５態様では、上記第１態様の第２演算回路は、Ｎｒを
保持するバッファレジスタを有し、上記制御回路は、該
バッファレジスタにＮｒを保持させることにより該第２
演算回路に演算を実行させる。
【００１３】第１発明の第６態様では、例えば図１に示
す如く、上記レジスタ１４の入力値と出力値との差の絶
対値に基づいて、上記基準信号φｒに対する上記発振回
路３０の出力信号φｏの周波数が収束したかどうかを判
定する収束判定回路１６を有する。この第６態様では、
レジスタ１４の入力値と出力値との差の絶対値に基づい
て収束判定すればよいので、収束判定が容易である。収
束判定が可能であることについては、実施形態の説明で
明らかにされる。
す如く、上記レジスタ１４の入力値と出力値との差の絶
対値に基づいて、上記基準信号φｒに対する上記発振回
路３０の出力信号φｏの周波数が収束したかどうかを判
定する収束判定回路１６を有する。この第６態様では、
レジスタ１４の入力値と出力値との差の絶対値に基づい
て収束判定すればよいので、収束判定が容易である。収
束判定が可能であることについては、実施形態の説明で
明らかにされる。
【００１４】第１発明の第７態様では、上記演算制御回
路は、上記第１カウンタがキャリーアウト信号を出力す
る毎に、該第１カウンタに、該第１カウンタがキャリー
アウト信号を出力するときの計数値ＭＡＸと上記設定個
数Ｎｒとの差をロードさせる。この第７態様によれば、
第１カウンタからのキャリーアウト信号により、第１カ
ウンタが設定個数Ｎｒのパルスを計数したことを容易に
知ることができる。
路は、上記第１カウンタがキャリーアウト信号を出力す
る毎に、該第１カウンタに、該第１カウンタがキャリー
アウト信号を出力するときの計数値ＭＡＸと上記設定個
数Ｎｒとの差をロードさせる。この第７態様によれば、
第１カウンタからのキャリーアウト信号により、第１カ
ウンタが設定個数Ｎｒのパルスを計数したことを容易に
知ることができる。
【００１５】第１発明の第８態様では、上記第１カウン
タはダウンカウンタであり、上記演算制御回路は、該第
１カウンタの計数値が０になる毎に、該第１カウンタ
に、上記第２カウンタの計数値Ｎｏをロードさせる。こ
の第８態様によれば、ＭＡＸ−Ｎｒを演算する必要がな
い。第２発明では、例えば図１に示す如く、パルス周期
Ｔが制御入力値Ｓの一次関数Ｔ＝ｋＳ＋ｍで略表される
信号を出力する発振回路３０の出力信号位相が、基準信
号の位相に近付くように調整するデジタル位相調整回路
２０であって、該基準信号と該発振回路の出力信号との
一方のパルスのエッジのタイミングで、該基準信号と該
発振回路の出力信号との他方のレベルを検出することに
より、該基準信号に対する該発振回路の出力信号の位相
の進み／遅れを判定する位相比較回路２１と、該位相の
遅れが判定される毎に計数値をデクリメントし該位相の
進みが判定される毎に該計数値をインクリメントし、該
計数値を該制御入力値Ｓとして出力し、該位相の進み／
遅れの判定結果が前回と逆になったときに該計数値を、
逆になる前の連続する同一判定回数の略半分の値に変更
させる計数回路２２とを有する。
タはダウンカウンタであり、上記演算制御回路は、該第
１カウンタの計数値が０になる毎に、該第１カウンタ
に、上記第２カウンタの計数値Ｎｏをロードさせる。こ
の第８態様によれば、ＭＡＸ−Ｎｒを演算する必要がな
い。第２発明では、例えば図１に示す如く、パルス周期
Ｔが制御入力値Ｓの一次関数Ｔ＝ｋＳ＋ｍで略表される
信号を出力する発振回路３０の出力信号位相が、基準信
号の位相に近付くように調整するデジタル位相調整回路
２０であって、該基準信号と該発振回路の出力信号との
一方のパルスのエッジのタイミングで、該基準信号と該
発振回路の出力信号との他方のレベルを検出することに
より、該基準信号に対する該発振回路の出力信号の位相
の進み／遅れを判定する位相比較回路２１と、該位相の
遅れが判定される毎に計数値をデクリメントし該位相の
進みが判定される毎に該計数値をインクリメントし、該
計数値を該制御入力値Ｓとして出力し、該位相の進み／
遅れの判定結果が前回と逆になったときに該計数値を、
逆になる前の連続する同一判定回数の略半分の値に変更
させる計数回路２２とを有する。
【００１６】この第２発明によれば、位相の進み／遅れ
の判定結果が前回と逆になったときに計数回路の計数値
を、逆になる前の連続する同一判定回数の略半分の値に
変更させるので、位相の進み／遅れの判定結果が前回と
逆になった時の、帰還信号φｏの周波数と基準信号φｒ
の周波数との差Δｆを低減でき、また、発振回路の出力
信号周波数がＳの変化に対し連続的に変化するので、位
相調整の精度が高くなる。
の判定結果が前回と逆になったときに計数回路の計数値
を、逆になる前の連続する同一判定回数の略半分の値に
変更させるので、位相の進み／遅れの判定結果が前回と
逆になった時の、帰還信号φｏの周波数と基準信号φｒ
の周波数との差Δｆを低減でき、また、発振回路の出力
信号周波数がＳの変化に対し連続的に変化するので、位
相調整の精度が高くなる。
【００１７】第２発明の第１態様では、例えば図６及び
図７に示す如く、上記位相比較回路２１は、上記位相の
進み／遅れを判定する毎に第１パルスＩＤＣＫを出力
し、該位相の進み／遅れの判定結果を保持した状態信号
ＩＤを出力し、該状態信号が変化したときに第２パルス
＊ＩＤＣＨＧを出力する。この第１態様によれば、第２
パルス＊ＩＤＣＨＧを、上記計数値変更のタイミングパ
ルスとして用いることができる。
図７に示す如く、上記位相比較回路２１は、上記位相の
進み／遅れを判定する毎に第１パルスＩＤＣＫを出力
し、該位相の進み／遅れの判定結果を保持した状態信号
ＩＤを出力し、該状態信号が変化したときに第２パルス
＊ＩＤＣＨＧを出力する。この第１態様によれば、第２
パルス＊ＩＤＣＨＧを、上記計数値変更のタイミングパ
ルスとして用いることができる。
【００１８】第２発明の第２態様では、例えば図６に示
す如く、上記計数回路２２は、上記第１パルスＩＤＣＫ
を１／２分周して第３パルスを生成する１／２分周回路
２２３と、上記状態信号ＩＤが上記位相の遅れを示して
いる時にはカウントダウンモードにされ、該状態信号Ｉ
Ｄが上記位相の進みを示している時にはカウントアップ
モードにされ、該第３パルスを計数する第１カウンタ２
２１と、該状態信号ＩＤが該位相の遅れを示している時
にはカウントダウンモードにされ、該状態信号ＩＤが該
位相の進みを示している時にはカウントアップモードに
され、該第１パルスＩＤＣＫを計数し、その計数値ＣＮ
２を上記制御入力値Ｓとして出力し、上記第２パルス＊
ＩＤＣＨＧに応答して該第１カウンタ２２１の計数値が
ロードされる第２カウンタ２２２とを有する。
す如く、上記計数回路２２は、上記第１パルスＩＤＣＫ
を１／２分周して第３パルスを生成する１／２分周回路
２２３と、上記状態信号ＩＤが上記位相の遅れを示して
いる時にはカウントダウンモードにされ、該状態信号Ｉ
Ｄが上記位相の進みを示している時にはカウントアップ
モードにされ、該第３パルスを計数する第１カウンタ２
２１と、該状態信号ＩＤが該位相の遅れを示している時
にはカウントダウンモードにされ、該状態信号ＩＤが該
位相の進みを示している時にはカウントアップモードに
され、該第１パルスＩＤＣＫを計数し、その計数値ＣＮ
２を上記制御入力値Ｓとして出力し、上記第２パルス＊
ＩＤＣＨＧに応答して該第１カウンタ２２１の計数値が
ロードされる第２カウンタ２２２とを有する。
【００１９】この第２態様によれば、位相の進み／遅れ
の判定結果が前回と逆になる毎に計数値ＣＮ２の変化量
の半分を演算する必要がないので、より高速な処理が可
能となる。第３発明のデジタルＰＬＬ回路では、例えば
図１に示す如く、パルス周期Ｔが制御入力値Ｓの一次関
数Ｔ＝ｋＳ＋ｍで略表される信号を出力する発振回路３
０と、上記いずれかのデジタル周波数調整回路１０と、
上記いずれかのデジタル位相調整回路２０とを有する。
の判定結果が前回と逆になる毎に計数値ＣＮ２の変化量
の半分を演算する必要がないので、より高速な処理が可
能となる。第３発明のデジタルＰＬＬ回路では、例えば
図１に示す如く、パルス周期Ｔが制御入力値Ｓの一次関
数Ｔ＝ｋＳ＋ｍで略表される信号を出力する発振回路３
０と、上記いずれかのデジタル周波数調整回路１０と、
上記いずれかのデジタル位相調整回路２０とを有する。
【００２０】第４発明の半導体装置では、上記いずれか
のデジタル周波数調整回路、デジタル位相調整回路又は
デジタルＰＬＬ回路を有する。
のデジタル周波数調整回路、デジタル位相調整回路又は
デジタルＰＬＬ回路を有する。
【００２１】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。一般に、低レベルでアクティブにな
る信号には＊を付して表す。 ［第１実施形態］図１（Ａ）は、本発明の第１実施形態
のデジタルＰＬＬ回路を示す。
施形態を説明する。一般に、低レベルでアクティブにな
る信号には＊を付して表す。 ［第１実施形態］図１（Ａ）は、本発明の第１実施形態
のデジタルＰＬＬ回路を示す。
【００２２】この回路は、デジタル周波数調整回路１０
と、デジタル位相調整回路２０と、発振回路３０とを備
えている。このデジタルＰＬＬ回路の第１の特徴は、図
１（Ｂ）に示すように、周期Ｔが制御入力値Ｓの一次関
数で表される信号を出力する発振回路３０を用いている
点である。例えば、 Ｔ＝ｋ（Ｓ−Ｓｃ）＋Ｔｃ ・・・（１） と表される。ここに、ｋ、Ｓｃ、Ｔｃは定数である。
と、デジタル位相調整回路２０と、発振回路３０とを備
えている。このデジタルＰＬＬ回路の第１の特徴は、図
１（Ｂ）に示すように、周期Ｔが制御入力値Ｓの一次関
数で表される信号を出力する発振回路３０を用いている
点である。例えば、 Ｔ＝ｋ（Ｓ−Ｓｃ）＋Ｔｃ ・・・（１） と表される。ここに、ｋ、Ｓｃ、Ｔｃは定数である。
【００２３】発振回路３０の発振周波数ｆｏは、 ｆｏ＝１／Ｔ ・・・（２） となる。発振回路３０は、例えば、インバータの出力端
がその入力端に、遅延回路を介して接続され、この遅延
回路の遅延時間が制御入力値Ｓに応じて調整される構成
であり、図２にその例を示す。
がその入力端に、遅延回路を介して接続され、この遅延
回路の遅延時間が制御入力値Ｓに応じて調整される構成
であり、図２にその例を示す。
【００２４】アンドゲート３１の出力端がノンインバー
タ３２及びインバータ３３を介してアンドゲート３１の
一方の入力端に接続され、アンドゲート３１の他方の入
力端にイネーブル信号ＡＣＴが供給される。インバータ
３３の出力端にはバッファとしてのインバータ３４が接
続されている。ノンインバータ３２の出力端とインバー
タ３３の入力端との間の信号線と、グランド線との間に
は、転送ゲート３５ｉとキャパシタ３６ｉとを直列接続
したものが、ｉ＝１〜ｎについて並列に接続されてい
る。キャパシタ３６ｉの容量は、２i-1・Ｃ０であり、
ここにＣ０は定数である。転送ゲート３５ｉはｐＭＯＳ
トランジスタとｎＭＯＳトランジスタとを並列接続した
ものであり、このｐＭＯＳトランジスタのゲートにはビ
ットＳｉをインバータ３７ｉに通したものが供給され、
このｎＭＯＳトランジスタのゲートにはビットＳｉが直
接供給される。ビットＳ１、Ｓ２、・・・及びＳｎは制
御入力値Ｓを構成しており、Ｓ＝Ｓ１＋２・Ｓ２＋・・
・＋２n-1・Ｓｎである。
タ３２及びインバータ３３を介してアンドゲート３１の
一方の入力端に接続され、アンドゲート３１の他方の入
力端にイネーブル信号ＡＣＴが供給される。インバータ
３３の出力端にはバッファとしてのインバータ３４が接
続されている。ノンインバータ３２の出力端とインバー
タ３３の入力端との間の信号線と、グランド線との間に
は、転送ゲート３５ｉとキャパシタ３６ｉとを直列接続
したものが、ｉ＝１〜ｎについて並列に接続されてい
る。キャパシタ３６ｉの容量は、２i-1・Ｃ０であり、
ここにＣ０は定数である。転送ゲート３５ｉはｐＭＯＳ
トランジスタとｎＭＯＳトランジスタとを並列接続した
ものであり、このｐＭＯＳトランジスタのゲートにはビ
ットＳｉをインバータ３７ｉに通したものが供給され、
このｎＭＯＳトランジスタのゲートにはビットＳｉが直
接供給される。ビットＳ１、Ｓ２、・・・及びＳｎは制
御入力値Ｓを構成しており、Ｓ＝Ｓ１＋２・Ｓ２＋・・
・＋２n-1・Ｓｎである。
【００２５】上記構成において、イネーブル信号ＡＣＴ
を高レベルにすると発振が開始され、インバータ３４か
ら出力される信号φｏは、上式（１）で定まる周期Ｔの
パルス列となる。発振回路３０は、出力周波数を逓倍す
るためにその出力段に分周回路を備えていても、式
（１）中の定数が変わるだけであり、式（１）の関係を
満たすので、このような構成であってもよい。
を高レベルにすると発振が開始され、インバータ３４か
ら出力される信号φｏは、上式（１）で定まる周期Ｔの
パルス列となる。発振回路３０は、出力周波数を逓倍す
るためにその出力段に分周回路を備えていても、式
（１）中の定数が変わるだけであり、式（１）の関係を
満たすので、このような構成であってもよい。
【００２６】図１（Ａ）のデジタルＰＬＬ回路の第２の
特徴は、デジタル周波数調整回路１０での、上式（１）
の性質を用いた新規な処理方式にある。デジタル周波数
調整回路１０は、発振回路３０からの帰還信号φｏの周
波数が基準信号φｒの周波数に近づくように調整するた
めのものであり、カウンタ１１と、カウンタ１２と、演
算回路１３と、レジスタ１４と、演算回路１５と、収束
判定回路１６と、制御回路１７とを備えている。
特徴は、デジタル周波数調整回路１０での、上式（１）
の性質を用いた新規な処理方式にある。デジタル周波数
調整回路１０は、発振回路３０からの帰還信号φｏの周
波数が基準信号φｒの周波数に近づくように調整するた
めのものであり、カウンタ１１と、カウンタ１２と、演
算回路１３と、レジスタ１４と、演算回路１５と、収束
判定回路１６と、制御回路１７とを備えている。
【００２７】カウンタ１１は、基準信号φｒのパルスを
計数し、設定個数Ｎｒのパルスを計数したときにこれを
制御回路１７に通知するためのものであり、タイマーと
して機能する。カウンタ１２は、このタイマーで設定さ
れた時間内に帰還信号φｏのパルスを何個計数するかを
調べるためのものである。演算回路１３は、カウンタ１
１が設定個数Ｎｒのパルスを計数したときのカウンタ１
２の計数値Ｎｏと定数Ｃ＝−Ｔｃ／ｋ＋Ｓｃとの和、 Ｓｂ＝Ｎｏ−Ｔｃ／ｋ＋Ｓｃ ・・・（３） を演算するためのものである。レジスタ１４は、Ｓｂを
Ｓａとして保持し、これを発振回路３０の制御入力端に
制御入力値Ｓとして供給するためのものである。演算回
路１５は、Ｓａと定数−Ｃ＝Ｔｃ／ｋ−Ｓｃとの和、 Ｎｒ＝Ｓａ＋Ｔｃ／ｋ−Ｓｃ ・・・（４） を演算するためのものである。収束判定回路１６は、レ
ジスタ１４がＳｂを保持する直前のＳａとＳｂとの差の
絶対値が、設定値以下になったときに制御入力値Ｓが収
束したと判定し、周波数制御完了信号＊ＥＱをアクティ
ブにしてデジタル位相調整回路２０に供給するためのも
のである。
計数し、設定個数Ｎｒのパルスを計数したときにこれを
制御回路１７に通知するためのものであり、タイマーと
して機能する。カウンタ１２は、このタイマーで設定さ
れた時間内に帰還信号φｏのパルスを何個計数するかを
調べるためのものである。演算回路１３は、カウンタ１
１が設定個数Ｎｒのパルスを計数したときのカウンタ１
２の計数値Ｎｏと定数Ｃ＝−Ｔｃ／ｋ＋Ｓｃとの和、 Ｓｂ＝Ｎｏ−Ｔｃ／ｋ＋Ｓｃ ・・・（３） を演算するためのものである。レジスタ１４は、Ｓｂを
Ｓａとして保持し、これを発振回路３０の制御入力端に
制御入力値Ｓとして供給するためのものである。演算回
路１５は、Ｓａと定数−Ｃ＝Ｔｃ／ｋ−Ｓｃとの和、 Ｎｒ＝Ｓａ＋Ｔｃ／ｋ−Ｓｃ ・・・（４） を演算するためのものである。収束判定回路１６は、レ
ジスタ１４がＳｂを保持する直前のＳａとＳｂとの差の
絶対値が、設定値以下になったときに制御入力値Ｓが収
束したと判定し、周波数制御完了信号＊ＥＱをアクティ
ブにしてデジタル位相調整回路２０に供給するためのも
のである。
【００２８】デジタル位相調整回路２０は、位相比較回
路２１と計数回路２２とを備え、周波数調整段階、すな
わち周波数制御完了信号＊ＥＱがインアクティブの間で
は、計数回路２２がスルー状態となっており、レジスタ
１４からのＳａが計数回路２２を通って発振回路３０の
制限入力端に供給される。デジタル周波数調整回路１０
の動作を、図３に示すフローチャートに基づいて説明す
る。以下、括弧内の数値は、図３中のステップ識別番号
である。
路２１と計数回路２２とを備え、周波数調整段階、すな
わち周波数制御完了信号＊ＥＱがインアクティブの間で
は、計数回路２２がスルー状態となっており、レジスタ
１４からのＳａが計数回路２２を通って発振回路３０の
制限入力端に供給される。デジタル周波数調整回路１０
の動作を、図３に示すフローチャートに基づいて説明す
る。以下、括弧内の数値は、図３中のステップ識別番号
である。
【００２９】（４０）最初に、制御回路１７によりレジ
スタ１４に初期値Ｓａが設定される。このＳａは、例え
ば図１（Ｂ）中のＳ２である。このとき、帰還信号φｏ
の周波数ｆｏ＝ｆｏ０は、上式（１）及び（２）から、 ｆｏ０＝１／｛ｋ（Ｓａ−Ｓｃ）＋Ｔｃ｝ ・・・（５） である。
スタ１４に初期値Ｓａが設定される。このＳａは、例え
ば図１（Ｂ）中のＳ２である。このとき、帰還信号φｏ
の周波数ｆｏ＝ｆｏ０は、上式（１）及び（２）から、 ｆｏ０＝１／｛ｋ（Ｓａ−Ｓｃ）＋Ｔｃ｝ ・・・（５） である。
【００３０】（４１）カウンタ１１が設定個数Ｎｒのパ
ルスを計数したときにタイムアップ信号を出力するよう
にカウンタ１１を初期化する。例えばカウンタ１１の計
数値の最大値ＭＡＸ（全ビットが‘１’）に対しＭＡＸ
−Ｎｒをカウンタ１１にロードし、カウンタ１１の計数
値が最大値ＭＡＸになったときのキャリー出力信号をタ
イムアップ信号として制御回路１７に供給する。また、
カウンタ１２の計数値Ｎｏをゼロクリアする。
ルスを計数したときにタイムアップ信号を出力するよう
にカウンタ１１を初期化する。例えばカウンタ１１の計
数値の最大値ＭＡＸ（全ビットが‘１’）に対しＭＡＸ
−Ｎｒをカウンタ１１にロードし、カウンタ１１の計数
値が最大値ＭＡＸになったときのキャリー出力信号をタ
イムアップ信号として制御回路１７に供給する。また、
カウンタ１２の計数値Ｎｏをゼロクリアする。
【００３１】（４２）制御回路１７は、カウンタ１１か
らのタイムアップ信号を待つ。 （４３）制御回路１７は、このタイムアップ信号に応答
して演算回路１３に演算を実行させる。 （４４）収束判定回路１６により制御入力値Ｓの収束判
定が行われる。 （４５）周波数制御完了信号＊ＥＱがインアクティブの
とき、制御回路１７によりＳｂがＳａとしてレジスタ１
４に保持される。このとき、帰還信号φｏの周波数ｆｏ
＝ｆｏ１は、上式（１）、（２）及び（３）から、 ｆｏ１＝１／｛ｋ（Ｓｂ−Ｓｃ）＋Ｔｃ｝ ＝１／｛ｋ（Ｎｏ−Ｔｃ／ｋ＋Ｓｃ−Ｓｃ）＋Ｔｃ｝ ＝１／（ｋ・Ｎｏ） ・・・（６） である。
らのタイムアップ信号を待つ。 （４３）制御回路１７は、このタイムアップ信号に応答
して演算回路１３に演算を実行させる。 （４４）収束判定回路１６により制御入力値Ｓの収束判
定が行われる。 （４５）周波数制御完了信号＊ＥＱがインアクティブの
とき、制御回路１７によりＳｂがＳａとしてレジスタ１
４に保持される。このとき、帰還信号φｏの周波数ｆｏ
＝ｆｏ１は、上式（１）、（２）及び（３）から、 ｆｏ１＝１／｛ｋ（Ｓｂ−Ｓｃ）＋Ｔｃ｝ ＝１／｛ｋ（Ｎｏ−Ｔｃ／ｋ＋Ｓｃ−Ｓｃ）＋Ｔｃ｝ ＝１／（ｋ・Ｎｏ） ・・・（６） である。
【００３２】一般に、 Ｎｏ／ｆｏ＝Ｎｒ／ｆｒ ・・・（７） が成立する。上式（４）、（５）及び（７）から、 Ｎｏ＝Ｎｒ・ｆｏ０／ｆｒ ＝（Ｓａ＋Ｔｃ／ｋ−Ｓｃ）／［｛ｋ（Ｓａ−Ｓｃ）＋Ｔｃ｝・ｆｒ］ ＝１／（ｋ・ｆｒ） ・・・（８） となる。したがって、上式（６）及び（８）から、 ｆｏ１＝ｋ・ｆｒ／ｋ＝ｆｒ ・・・（９） となり、原理的には１回で帰還信号φｏの周波数ｆｏが
基準信号φｒの周波数ｆｒに一致する。実際には、定数
Ｃ＝−Ｔｃ／ｋ＋Ｓｃの真値からのずれ等により１回で
は周波数が一致しないので、上記ステップ４１へ戻り、
ステップ４１〜４５の処理が繰り返される。
基準信号φｒの周波数ｆｒに一致する。実際には、定数
Ｃ＝−Ｔｃ／ｋ＋Ｓｃの真値からのずれ等により１回で
は周波数が一致しないので、上記ステップ４１へ戻り、
ステップ４１〜４５の処理が繰り返される。
【００３３】（４６）収束判定回路１６によりＳｂがＳ
ａに収束したと判定されると、周波数制御完了信号＊Ｅ
Ｑがアクティブにされ、Ｓａが位相調整の初期値として
計数回路２２にロードされる。帰還信号φｏの周波数が
基準信号φｒの周波数に収束したと判定する条件を、 ｜Ｔｏ−Ｔｒ｜＜ΔＴ ・・・（１０） とすると、この条件は上式（２）及び（７）を用いて、 ｜Ｎｏ−Ｎｒ｜＜ΔＴ・Ｎｏ・ｆｒ ・・・（１１） と表され、また、上式（３）及び（４）から Ｎｒ−Ｎｏ＝Ｓａ−Ｓｂ ・・・（１２） であるので、 ｜Ｓｂ−Ｓａ｜＜ΔＴ・Ｎｏ・ｆｒ ・・・（１３） となる。したがって、制御入力値Ｓ又は計数値Ｎｏが収
束すれば周波数ｆｏも周波数ｆｒに収束する。
ａに収束したと判定されると、周波数制御完了信号＊Ｅ
Ｑがアクティブにされ、Ｓａが位相調整の初期値として
計数回路２２にロードされる。帰還信号φｏの周波数が
基準信号φｒの周波数に収束したと判定する条件を、 ｜Ｔｏ−Ｔｒ｜＜ΔＴ ・・・（１０） とすると、この条件は上式（２）及び（７）を用いて、 ｜Ｎｏ−Ｎｒ｜＜ΔＴ・Ｎｏ・ｆｒ ・・・（１１） と表され、また、上式（３）及び（４）から Ｎｒ−Ｎｏ＝Ｓａ−Ｓｂ ・・・（１２） であるので、 ｜Ｓｂ−Ｓａ｜＜ΔＴ・Ｎｏ・ｆｒ ・・・（１３） となる。したがって、制御入力値Ｓ又は計数値Ｎｏが収
束すれば周波数ｆｏも周波数ｆｒに収束する。
【００３４】デジタル周波数調整回路１０の構成例を図
４に示す。演算回路１３は、カウンタ１２の計数値Ｎｏ
を保持するレジスタ１３１と、レジスタ１３１の内容Ｎ
ｏと定数−Ｔｃ／ｋとを加算する減算回路１３２と、減
算回路１３２の出力と定数Ｓｃとを加算する加算回路１
３３とからなる。周波数ｆｏは例えば２００ＭＨｚと高
速であるので、計数値Ｎｏをレジスタ１３１に保持させ
て演算を実行させる必要がある。減算回路１３２及び加
算回路１３３はリアルタイムで演算を行うが、実際に
は、制御回路１７によりカウンタ１２の計数値Ｎｏがレ
ジスタ１３１に保持されたときのみ、演算を実行するこ
とになるので、演算回路１３の消費電力が低減される。
４に示す。演算回路１３は、カウンタ１２の計数値Ｎｏ
を保持するレジスタ１３１と、レジスタ１３１の内容Ｎ
ｏと定数−Ｔｃ／ｋとを加算する減算回路１３２と、減
算回路１３２の出力と定数Ｓｃとを加算する加算回路１
３３とからなる。周波数ｆｏは例えば２００ＭＨｚと高
速であるので、計数値Ｎｏをレジスタ１３１に保持させ
て演算を実行させる必要がある。減算回路１３２及び加
算回路１３３はリアルタイムで演算を行うが、実際に
は、制御回路１７によりカウンタ１２の計数値Ｎｏがレ
ジスタ１３１に保持されたときのみ、演算を実行するこ
とになるので、演算回路１３の消費電力が低減される。
【００３５】演算回路１５は、減算回路１３２の出力を
保持するレジスタ１５１と、レジスタ１５１の内容に定
数Ｔｃ／ｋを加える加算回路１５２と、カウンタ１１の
最大値ＭＡＸから加算回路１５２の出力を減じる減算回
路１５３とからなる。収束判定回路１６は、レジスタ１
５１の前回値を保持するレジスタ１６１と、レジスタ１
５１の出力とレジスタ１６１の出力とを比較し両者の差
の絶対値が例えば７以下になったときに略一致信号を出
力する比較回路１６２と、この信号を周波数制御完了信
号＊ＥＱとして保持するＤフリップフロップ１６３とか
らなる。
保持するレジスタ１５１と、レジスタ１５１の内容に定
数Ｔｃ／ｋを加える加算回路１５２と、カウンタ１１の
最大値ＭＡＸから加算回路１５２の出力を減じる減算回
路１５３とからなる。収束判定回路１６は、レジスタ１
５１の前回値を保持するレジスタ１６１と、レジスタ１
５１の出力とレジスタ１６１の出力とを比較し両者の差
の絶対値が例えば７以下になったときに略一致信号を出
力する比較回路１６２と、この信号を周波数制御完了信
号＊ＥＱとして保持するＤフリップフロップ１６３とか
らなる。
【００３６】制御回路１７は、タイミング信号生成のた
めのカウンタ１７１を備えており、カウンタ１７１は、
カウンタ１１の計数値が最大値ＭＡＸになってカウンタ
１１から出力されるキャリーアウト信号ＣＯがアクティ
ブになるとゼロクリアされる。図５に示す如く、カウン
タ１７１は、基準信号φｒを１／２分周した信号を計数
し、制御回路１７は、その計数値が０、４、６、８にな
ったときにそれぞれ制御信号＊ＣＳ０、＊ＣＳ４、＊Ｃ
Ｓ６、＊ＣＳ８を、幅Ｔｒの負パルスにして出力し、さ
らに、計数値が８になったときに制御信号＊ＣＳ８９
を、幅３Ｔｒの負パルスにして出力する。カウンタ１７
１は、その計数値が１６進数‘Ｆ’になると計数を停止
する。図４のロード信号＊ＬＤは、制御信号＊ＣＳ６と
周波数制御完了信号＊ＥＱとがオアゲート１８に供給さ
れて生成される。
めのカウンタ１７１を備えており、カウンタ１７１は、
カウンタ１１の計数値が最大値ＭＡＸになってカウンタ
１１から出力されるキャリーアウト信号ＣＯがアクティ
ブになるとゼロクリアされる。図５に示す如く、カウン
タ１７１は、基準信号φｒを１／２分周した信号を計数
し、制御回路１７は、その計数値が０、４、６、８にな
ったときにそれぞれ制御信号＊ＣＳ０、＊ＣＳ４、＊Ｃ
Ｓ６、＊ＣＳ８を、幅Ｔｒの負パルスにして出力し、さ
らに、計数値が８になったときに制御信号＊ＣＳ８９
を、幅３Ｔｒの負パルスにして出力する。カウンタ１７
１は、その計数値が１６進数‘Ｆ’になると計数を停止
する。図４のロード信号＊ＬＤは、制御信号＊ＣＳ６と
周波数制御完了信号＊ＥＱとがオアゲート１８に供給さ
れて生成される。
【００３７】次に、図４のデジタル周波数調整回路１０
の動作を説明する。カウンタ１１の計数値が最大値ＭＡ
Ｘになってキャリーアウト信号ＣＯがアクティブになる
と、レジスタ１５１の内容が前回値としてレジスタ１６
１に保持され、また、カウンタ１７１がゼロクリアされ
る。次に制御信号＊ＣＳ０の立ち下がりのタイミングで
カウンタ１２の計数値Ｎｏがレジスタ１３１に保持され
る。減算回路１３２によりＮｏ−Ｔｃ／ｋが算出され、
加算回路１３３により（Ｎｏ−Ｔｃ／ｋ）＋Ｓｃが算出
される。次に制御信号＊ＣＳ４の立ち下がりのタイミン
グで、Ｓｂがレジスタ１４に保持され、かつ、Ｎｏ−Ｔ
ｃ／ｋがレジスタ１５１に保持される。比較回路１６２
により（Ｎｏ−Ｔｃ／ｋ）の今回値と前回値との差の絶
対値（これは制御入力値Ｓ又は計数値Ｎｏの今回値と前
回値との差の絶対値に等しい）が例えば７以下であるか
どうかが判定され、比較回路１６２の出力は、７以下で
あれば低レベルとなり、そうでなければ高レベルとな
る。また、加算回路１５２により（Ｎｏ−Ｔｃ／ｋ）＋
Ｔｃ／ｋ＝Ｎｏが算出され、減算回路１５３によりＭＡ
Ｘ−Ｎｏが算出される。次に制御信号＊ＣＳ６の立ち下
がりのタイミングで比較回路１６２の判定結果がＤフリ
ップフロップ１６３に保持され、周波数制御完了信号＊
ＥＱとして出力される。次に制御信号＊ＣＳ８がオアゲ
ート１８に供給され、周波数制御完了信号＊ＥＱが低レ
ベルのときのみ制御信号＊ＣＳ８がロード信号＊ＬＤと
してオアゲート１８から出力される。また、制御信号＊
ＣＳ８９が低レベルの間において、（ＭＡＸ−Ｎｏ）が
カウンタ１１にロードされ、かつ、カウンタ１２がゼロ
クリアされる。
の動作を説明する。カウンタ１１の計数値が最大値ＭＡ
Ｘになってキャリーアウト信号ＣＯがアクティブになる
と、レジスタ１５１の内容が前回値としてレジスタ１６
１に保持され、また、カウンタ１７１がゼロクリアされ
る。次に制御信号＊ＣＳ０の立ち下がりのタイミングで
カウンタ１２の計数値Ｎｏがレジスタ１３１に保持され
る。減算回路１３２によりＮｏ−Ｔｃ／ｋが算出され、
加算回路１３３により（Ｎｏ−Ｔｃ／ｋ）＋Ｓｃが算出
される。次に制御信号＊ＣＳ４の立ち下がりのタイミン
グで、Ｓｂがレジスタ１４に保持され、かつ、Ｎｏ−Ｔ
ｃ／ｋがレジスタ１５１に保持される。比較回路１６２
により（Ｎｏ−Ｔｃ／ｋ）の今回値と前回値との差の絶
対値（これは制御入力値Ｓ又は計数値Ｎｏの今回値と前
回値との差の絶対値に等しい）が例えば７以下であるか
どうかが判定され、比較回路１６２の出力は、７以下で
あれば低レベルとなり、そうでなければ高レベルとな
る。また、加算回路１５２により（Ｎｏ−Ｔｃ／ｋ）＋
Ｔｃ／ｋ＝Ｎｏが算出され、減算回路１５３によりＭＡ
Ｘ−Ｎｏが算出される。次に制御信号＊ＣＳ６の立ち下
がりのタイミングで比較回路１６２の判定結果がＤフリ
ップフロップ１６３に保持され、周波数制御完了信号＊
ＥＱとして出力される。次に制御信号＊ＣＳ８がオアゲ
ート１８に供給され、周波数制御完了信号＊ＥＱが低レ
ベルのときのみ制御信号＊ＣＳ８がロード信号＊ＬＤと
してオアゲート１８から出力される。また、制御信号＊
ＣＳ８９が低レベルの間において、（ＭＡＸ−Ｎｏ）が
カウンタ１１にロードされ、かつ、カウンタ１２がゼロ
クリアされる。
【００３８】図１において、デジタル位相調整回路２０
は、帰還信号φｏの位相が基準信号φｒの位相に近づく
ように調整するためのものであり、位相比較回路２１
と、計数回路２２とを備えている。位相比較回路２１
は、基準信号φｒの立ち上がりのタイミングで基準信号
φｒに対する帰還信号φｏの位相の進み／遅れを判定す
るものである。計数回路２２は、周波数制御完了信号＊
ＥＱがアクティブになったとき、Ｓａを初期値としてロ
ードし、位相比較回路２１からのパルスを計数し、その
計数値を制御入力値Ｓとして発振回路３０の制御入力端
に供給する。
は、帰還信号φｏの位相が基準信号φｒの位相に近づく
ように調整するためのものであり、位相比較回路２１
と、計数回路２２とを備えている。位相比較回路２１
は、基準信号φｒの立ち上がりのタイミングで基準信号
φｒに対する帰還信号φｏの位相の進み／遅れを判定す
るものである。計数回路２２は、周波数制御完了信号＊
ＥＱがアクティブになったとき、Ｓａを初期値としてロ
ードし、位相比較回路２１からのパルスを計数し、その
計数値を制御入力値Ｓとして発振回路３０の制御入力端
に供給する。
【００３９】デジタル位相調整回路２０の構成例を図６
に示す。位相比較回路２１は、位相比較器２１１とクロ
ック生成回路２１２とからなる。位相比較器２１１は、
基準信号φｒ及び帰還信号φｏに基づいて信号ＤＥＣ、
ＩＮＣ及びＩＤを生成する。図７に示す如く、信号ＤＥ
Ｃは、基準信号φｒの立ち上がりのタイミングで帰還信
号φｏが低レベルのときに生成されるパルスであり、信
号ＩＮＣは、基準信号φｒの立ち上がりのタイミングで
帰還信号φｏが高レベルのときに生成されるパルスであ
り、信号ＩＤは、信号ＤＥＣでリセットされ、信号ＩＮ
Ｃでセットされる信号である。
に示す。位相比較回路２１は、位相比較器２１１とクロ
ック生成回路２１２とからなる。位相比較器２１１は、
基準信号φｒ及び帰還信号φｏに基づいて信号ＤＥＣ、
ＩＮＣ及びＩＤを生成する。図７に示す如く、信号ＤＥ
Ｃは、基準信号φｒの立ち上がりのタイミングで帰還信
号φｏが低レベルのときに生成されるパルスであり、信
号ＩＮＣは、基準信号φｒの立ち上がりのタイミングで
帰還信号φｏが高レベルのときに生成されるパルスであ
り、信号ＩＤは、信号ＤＥＣでリセットされ、信号ＩＮ
Ｃでセットされる信号である。
【００４０】図６において、クロック生成回路２１２
は、信号ＤＥＣ、ＩＮＣ及びＩＤに基づいて信号＊ＩＤ
ＣＨＧ及びＩＤＣＫを生成する。図７に示す如く、信号
＊ＩＤＣＨＧは、信号ＩＤのエッジを検出したときに生
成される負パルスであり、信号ＩＤＣＫは、信号ＩＮＣ
と信号ＤＥＣの論理和のパルス列から信号＊ＩＤＣＨＧ
の負パルスに相当する正パルスを除去した信号である。
は、信号ＤＥＣ、ＩＮＣ及びＩＤに基づいて信号＊ＩＤ
ＣＨＧ及びＩＤＣＫを生成する。図７に示す如く、信号
＊ＩＤＣＨＧは、信号ＩＤのエッジを検出したときに生
成される負パルスであり、信号ＩＤＣＫは、信号ＩＮＣ
と信号ＤＥＣの論理和のパルス列から信号＊ＩＤＣＨＧ
の負パルスに相当する正パルスを除去した信号である。
【００４１】図６において、計数回路２２は、Ｓａがデ
ータ入力端Ｄに供給されるＵ（アップ）／Ｄ（ダウン）
カウンタ２２１と、データ入力端ＤにＵ／Ｄカウンタ２
２１のデータ出力端Ｑが接続されたＵ／Ｄカウンタ２２
２と、信号ＩＤＣＫを１／２分周する１／２分周回路２
２３と、アンドゲート２２４とを備えている。Ｕ／Ｄカ
ウンタ２２２のデータ出力端Ｑは、発振回路３０の制御
入力端に接続されている。
ータ入力端Ｄに供給されるＵ（アップ）／Ｄ（ダウン）
カウンタ２２１と、データ入力端ＤにＵ／Ｄカウンタ２
２１のデータ出力端Ｑが接続されたＵ／Ｄカウンタ２２
２と、信号ＩＤＣＫを１／２分周する１／２分周回路２
２３と、アンドゲート２２４とを備えている。Ｕ／Ｄカ
ウンタ２２２のデータ出力端Ｑは、発振回路３０の制御
入力端に接続されている。
【００４２】Ｕ／Ｄカウンタ２２１及び２２２のイネー
ブル信号入力端ＥＮには周波数制御完了信号＊ＥＱが供
給され、周波数制御完了信号＊ＥＱがインアクティブの
間、すなわち周波数調整中、Ｕ／Ｄカウンタ２２１及び
２２２が計数停止状態となる。Ｕ／Ｄカウンタ２２１の
ロード制御入力端Ｌにはロード信号＊ＬＤが供給され、
ロード信号＊ＬＤが低レベルのときにＳａが、Ｕ／Ｄカ
ウンタ２２１にロードされ、データ出力端Ｑから取り出
される。ロード信号＊ＬＤが低レベルのとき、Ｕ／Ｄカ
ウンタ２２２のロード制御入力端Ｌも低レベルとなっ
て、Ｕ／Ｄカウンタ２２１の出力データがＵ／Ｄカウン
タ２２２にロードされ、データ出力端Ｑから取り出され
る。したがって、ロード信号＊ＬＤが低レベルのとき、
Ｕ／Ｄカウンタ２２１及び２２２はスルー状態になり、
ＳａがＵ／Ｄカウンタ２２１及び２２２を通って発振回
路３０の制御入力端に供給される。
ブル信号入力端ＥＮには周波数制御完了信号＊ＥＱが供
給され、周波数制御完了信号＊ＥＱがインアクティブの
間、すなわち周波数調整中、Ｕ／Ｄカウンタ２２１及び
２２２が計数停止状態となる。Ｕ／Ｄカウンタ２２１の
ロード制御入力端Ｌにはロード信号＊ＬＤが供給され、
ロード信号＊ＬＤが低レベルのときにＳａが、Ｕ／Ｄカ
ウンタ２２１にロードされ、データ出力端Ｑから取り出
される。ロード信号＊ＬＤが低レベルのとき、Ｕ／Ｄカ
ウンタ２２２のロード制御入力端Ｌも低レベルとなっ
て、Ｕ／Ｄカウンタ２２１の出力データがＵ／Ｄカウン
タ２２２にロードされ、データ出力端Ｑから取り出され
る。したがって、ロード信号＊ＬＤが低レベルのとき、
Ｕ／Ｄカウンタ２２１及び２２２はスルー状態になり、
ＳａがＵ／Ｄカウンタ２２１及び２２２を通って発振回
路３０の制御入力端に供給される。
【００４３】Ｕ／Ｄカウンタ２２１及び２２２のアップ
／ダウンモード入力端Ｕ／Ｄには信号ＩＤが供給され、
帰還信号φｏの立ち上がりエッジを基準信号φｒの立ち
上がりエッジに近づけるために、Ｕ／Ｄカウンタ２２１
及び２２２は、信号ＩＤが低レベルのとき、すなわち基
準信号φｒに対する帰還信号φｏの位相が遅れていると
きにはダウンモードにされ、逆のときにはアップモード
にされる。
／ダウンモード入力端Ｕ／Ｄには信号ＩＤが供給され、
帰還信号φｏの立ち上がりエッジを基準信号φｒの立ち
上がりエッジに近づけるために、Ｕ／Ｄカウンタ２２１
及び２２２は、信号ＩＤが低レベルのとき、すなわち基
準信号φｒに対する帰還信号φｏの位相が遅れていると
きにはダウンモードにされ、逆のときにはアップモード
にされる。
【００４４】信号ＩＤＣＫはＵ／Ｄカウンタ２２２によ
り計数され、１／２分周回路２２３の出力はＵ／Ｄカウ
ンタ２２１により計数される。信号＊ＩＤＣＨＧとロー
ド信号＊ＬＤとがアンドゲート２２４に供給され、アン
ドゲート２２４の出力がＵ／Ｄカウンタ２２２のロード
制御入力端Ｌに供給され、ロード信号＊ＬＤ又は信号＊
ＩＤＣＨＧが低レベルのとき、Ｕ／Ｄカウンタ２２１の
計数値ＣＮ１がＵ／Ｄカウンタ２２２にロードされる。
り計数され、１／２分周回路２２３の出力はＵ／Ｄカウ
ンタ２２１により計数される。信号＊ＩＤＣＨＧとロー
ド信号＊ＬＤとがアンドゲート２２４に供給され、アン
ドゲート２２４の出力がＵ／Ｄカウンタ２２２のロード
制御入力端Ｌに供給され、ロード信号＊ＬＤ又は信号＊
ＩＤＣＨＧが低レベルのとき、Ｕ／Ｄカウンタ２２１の
計数値ＣＮ１がＵ／Ｄカウンタ２２２にロードされる。
【００４５】図８は、図６の回路の動作の概略を示す。
基準信号φｒに対する帰還信号φｏの位相差Δθが正
（ＩＤが低レベル）のとき、周波数差Δｆ＝ｆｏ−ｆｒ
が上昇（Ｔｏが減少）し、計数値ＣＮ１及びＣＮ２が減
少する。Δθ＝０になった時、周波数ｆｏは上昇し過ぎ
ている。Δθの変化率が０の時、Δｆ＝０となる。この
時の、周波数ｆｏに対応した計数値ＣＮ１は、時間ｔ＝
ｔ１での計数値ＣＮ１１と時間ｔ＝ｔ２での計数値ＣＮ
１２との平均値（ＣＮ１１＋ＣＮ１２）／２に略等しく
なり、この平均値は、時間ｔ＝ｔ２での計数値ＣＮ２に
等しい。時間ｔ＝ｔ２で、Ｕ／Ｄカウンタ２２１の計数
値ＣＮ２がＵ／Ｄカウンタ２２２にロードされてＣＮ１
＝ＣＮ２となるので、位相調整の精度が高くなる。この
点が、図１（Ａ）のデジタルＰＬＬ回路の第３の特徴で
ある。
基準信号φｒに対する帰還信号φｏの位相差Δθが正
（ＩＤが低レベル）のとき、周波数差Δｆ＝ｆｏ−ｆｒ
が上昇（Ｔｏが減少）し、計数値ＣＮ１及びＣＮ２が減
少する。Δθ＝０になった時、周波数ｆｏは上昇し過ぎ
ている。Δθの変化率が０の時、Δｆ＝０となる。この
時の、周波数ｆｏに対応した計数値ＣＮ１は、時間ｔ＝
ｔ１での計数値ＣＮ１１と時間ｔ＝ｔ２での計数値ＣＮ
１２との平均値（ＣＮ１１＋ＣＮ１２）／２に略等しく
なり、この平均値は、時間ｔ＝ｔ２での計数値ＣＮ２に
等しい。時間ｔ＝ｔ２で、Ｕ／Ｄカウンタ２２１の計数
値ＣＮ２がＵ／Ｄカウンタ２２２にロードされてＣＮ１
＝ＣＮ２となるので、位相調整の精度が高くなる。この
点が、図１（Ａ）のデジタルＰＬＬ回路の第３の特徴で
ある。
【００４６】位相調整が定常状態になっているとき、位
相差Δθと周波数差Δｆとは、互いに略π／２ずれて振
動する。図９〜１０は、図４及び図６の回路を図１
（Ａ）のデジタルＰＬＬ回路に用い、ｆｒ＝２００ＭＨ
ｚ（Ｔｒ＝５ｎｓｅｃ）、電源電圧３．０Ｖとした場合
のシミュレーション結果を示す。
相差Δθと周波数差Δｆとは、互いに略π／２ずれて振
動する。図９〜１０は、図４及び図６の回路を図１
（Ａ）のデジタルＰＬＬ回路に用い、ｆｒ＝２００ＭＨ
ｚ（Ｔｒ＝５ｎｓｅｃ）、電源電圧３．０Ｖとした場合
のシミュレーション結果を示す。
【００４７】図９（Ａ）は基準信号φｒに対する帰還信
号φｏの位相差Δθの変化を示し、図９（Ｂ）は帰還信
号φｏの周期Ｔｏの変化を示す。図９（Ａ）から明かな
ように、位相差Δθは、周波数調整中、−π〜π、すな
わち−２．５ｎｓｅｃ〜２．５ｎｓｅｃの間で振動し、
その振動周期は、周波数ｆｏが周波数ｆｒに近付くにつ
れて長くなっている。３０μｓｅｃ程度の短時間で周波
数調整が完了している。また、位相調整も極めて短時間
で定常状態となり、位相調整中は±２００ｐｓｅｃ以下
程度の間を速い周期で振動している。
号φｏの位相差Δθの変化を示し、図９（Ｂ）は帰還信
号φｏの周期Ｔｏの変化を示す。図９（Ａ）から明かな
ように、位相差Δθは、周波数調整中、−π〜π、すな
わち−２．５ｎｓｅｃ〜２．５ｎｓｅｃの間で振動し、
その振動周期は、周波数ｆｏが周波数ｆｒに近付くにつ
れて長くなっている。３０μｓｅｃ程度の短時間で周波
数調整が完了している。また、位相調整も極めて短時間
で定常状態となり、位相調整中は±２００ｐｓｅｃ以下
程度の間を速い周期で振動している。
【００４８】図９（Ｂ）から明かなように、周期Ｔｏ
は、周波数調整中、１０μｓｅｃ以下のステップで目標
値５ｎｓｅｃに近付き、位相調整中は目標値近傍を振動
している。図１０は、位相調整中の基準信号φｒ、帰還
信号φｏ、信号ＩＮＣ及びＤＥＣの変化を示す。
は、周波数調整中、１０μｓｅｃ以下のステップで目標
値５ｎｓｅｃに近付き、位相調整中は目標値近傍を振動
している。図１０は、位相調整中の基準信号φｒ、帰還
信号φｏ、信号ＩＮＣ及びＤＥＣの変化を示す。
【００４９】図１１は、位相調整初期における基準信号
φｒに対する帰還信号φｏの位相差Δθ及び周期差ΔＴ
の変化を示しており、位相調整は極めて短時間で定常状
態となっている。また、位相調整の精度は２００ｐｓｅ
ｃ／５ｎｓｅｃ＝０．０４以下と高い。 ［第２実施形態］図１２は、本発明の第２実施形態のデ
ジタルＰＬＬ回路を示す。
φｒに対する帰還信号φｏの位相差Δθ及び周期差ΔＴ
の変化を示しており、位相調整は極めて短時間で定常状
態となっている。また、位相調整の精度は２００ｐｓｅ
ｃ／５ｎｓｅｃ＝０．０４以下と高い。 ［第２実施形態］図１２は、本発明の第２実施形態のデ
ジタルＰＬＬ回路を示す。
【００５０】図１の演算回路１５の出力Ｎｒは、初期値
以外は計数値Ｎｏに等しいので、図１２のデジタル周波
数調整回路１０Ａでは、レジスタ１４が省略されてい
る。この初期値は、制御回路１７Ａによりダウンカウン
タ１１Ａにロードされる。制御回路１７Ａは、ダウンカ
ウンタ１１Ａの計数値が０になると、カウンタ１２の計
数値Ｎｏをダウンカウンタ１１Ａにロードさせる。
以外は計数値Ｎｏに等しいので、図１２のデジタル周波
数調整回路１０Ａでは、レジスタ１４が省略されてい
る。この初期値は、制御回路１７Ａによりダウンカウン
タ１１Ａにロードされる。制御回路１７Ａは、ダウンカ
ウンタ１１Ａの計数値が０になると、カウンタ１２の計
数値Ｎｏをダウンカウンタ１１Ａにロードさせる。
【００５１】他の点は、上記第１実施形態と同一であ
る。 ［第３実施形態］図１３は、本発明の第３実施形態のデ
ジタルＰＬＬ回路を示す。デジタル周波数調整回路１０
Ｂでは、制御回路１７Ｂで、カウンタ１２をゼロクリア
する替わりにカウンタ１２に−Ｔｃ／ｋ＋Ｓｃをロード
することにより、図１の演算回路１３を省略している。
る。 ［第３実施形態］図１３は、本発明の第３実施形態のデ
ジタルＰＬＬ回路を示す。デジタル周波数調整回路１０
Ｂでは、制御回路１７Ｂで、カウンタ１２をゼロクリア
する替わりにカウンタ１２に−Ｔｃ／ｋ＋Ｓｃをロード
することにより、図１の演算回路１３を省略している。
【００５２】他の点は、上記第１実施形態と同一であ
る。なお、本発明には外にも種々の変形例が含まれる。
例えば、位相比較回路２１は、基準信号φｒ若しくは帰
還信号φｏの立ち下がりがりのタイミング、又は、帰還
信号φｏの立ち上がりのタイミングで、基準信号φｒに
対する帰還信号φｏの位相の進み／遅れを判定するもの
であってもよい。また、収束判定回路１６は、カウンタ
１２の今回値と前回値との差の絶対値に基づいて制御入
力値Ｓの収束を判定する構成であってもよい。図４にお
いて、レジスタ１３１の出力をレジスタ１５１に保持さ
せ、加算回路１５２を省略した構成であってもよい。
る。なお、本発明には外にも種々の変形例が含まれる。
例えば、位相比較回路２１は、基準信号φｒ若しくは帰
還信号φｏの立ち下がりがりのタイミング、又は、帰還
信号φｏの立ち上がりのタイミングで、基準信号φｒに
対する帰還信号φｏの位相の進み／遅れを判定するもの
であってもよい。また、収束判定回路１６は、カウンタ
１２の今回値と前回値との差の絶対値に基づいて制御入
力値Ｓの収束を判定する構成であってもよい。図４にお
いて、レジスタ１３１の出力をレジスタ１５１に保持さ
せ、加算回路１５２を省略した構成であってもよい。
【図１】（Ａ）は本発明の第１実施形態のデジタルＰＬ
Ｌ回路を示すブロック図であり、（Ｂ）は発振回路の入
出力特性図である。
Ｌ回路を示すブロック図であり、（Ｂ）は発振回路の入
出力特性図である。
【図２】図１（Ａ）中の発振回路の構成例を示す図であ
る。
る。
【図３】図１（Ａ）中のデジタル周波数調整回路の動作
を示すフローチャートである。
を示すフローチャートである。
【図４】図１（Ａ）中のデジタル周波数調整回路の構成
例を示すブロック図である。
例を示すブロック図である。
【図５】図４中の制御回路の入出力信号を示すタイミン
グチャートである。
グチャートである。
【図６】図１（Ａ）中のデジタル位相調整回路の構成例
を示すブロック図である。
を示すブロック図である。
【図７】図６中の位相比較回路の入出力信号を示すタイ
ミングチャートである。
ミングチャートである。
【図８】図６の回路の動作の概略を示すものであって、
基準信号φｒに対する帰還信号φｏの位相差Δθ、周波
数差Δｆ＝ｆｏ−ｆｒ、計数値ＣＮ１及びＣＮ２の変化
を示す線図である。
基準信号φｒに対する帰還信号φｏの位相差Δθ、周波
数差Δｆ＝ｆｏ−ｆｒ、計数値ＣＮ１及びＣＮ２の変化
を示す線図である。
【図９】（Ａ）及び（Ｂ）は基準信号周波数ｆｒ＝２０
０ＭＨｚ（周期Ｔｒ＝５ｎｓｅｃ）のときのシミュレー
ション結果を示しており、（Ａ）は基準信号φｒに対す
る帰還信号φｏの位相差Δθの変化を示す線図、（Ｂ）
は帰還信号φｏの周期Ｔｏの変化を示す線図である。
０ＭＨｚ（周期Ｔｒ＝５ｎｓｅｃ）のときのシミュレー
ション結果を示しており、（Ａ）は基準信号φｒに対す
る帰還信号φｏの位相差Δθの変化を示す線図、（Ｂ）
は帰還信号φｏの周期Ｔｏの変化を示す線図である。
【図１０】図９と同じ条件でのシミュレーション結果を
示しており、位相調整中の基準信号φｒ、帰還信号φ
ｏ、信号ＩＮＣ及びＤＥＣの波形図である。
示しており、位相調整中の基準信号φｒ、帰還信号φ
ｏ、信号ＩＮＣ及びＤＥＣの波形図である。
【図１１】図９と同じ条件でのシミュレーション結果を
示しており、位相調整初期における基準信号φｒに対す
る帰還信号φｏの位相差Δθ及び周期差ΔＴの測定波形
図である。
示しており、位相調整初期における基準信号φｒに対す
る帰還信号φｏの位相差Δθ及び周期差ΔＴの測定波形
図である。
【図１２】本発明の第２実施形態のデジタルＰＬＬ回路
を示すブロック図である。
を示すブロック図である。
【図１３】本発明の第３実施形態のデジタルＰＬＬ回路
を示すブロック図である。
を示すブロック図である。
１０、１０Ａ、１０Ｂ デジタル周波数調整回路 ２０ デジタル位相調整回路 ３０ 発振回路 １１、１２、１７１ カウンタ １１Ａ ダウンカウンタ １３、１５ 演算回路 １４、１３１、１５１、１６１ レジスタ １６ 収束判定回路 １７、１７Ａ、１７Ｂ 制御回路 ２１ 位相比較回路 ２２ 計数回路 １３２、１５３ 減算回路 １３３ 加算回路 １６２ 比較回路 １６３ Ｄフリップフロップ ２１１ 位相比較器 ２１２ クロック生成回路 Ｕ／Ｄ アップ／ダウンモード入力端 ２２１、２２２ Ｕ／Ｄカウンタ ２２３ １／２分周回路
Claims (14)
- 【請求項１】 パルス周期Ｔが制御入力値Ｓの一次関数
Ｔ＝ｋＳ＋ｍで略表される信号を出力する発振回路の出
力信号周波数が、基準信号の周波数に近付くように調整
するデジタル周波数調整回路であって、 該基準信号のパルスを計数する第１カウンタと、 該発振回路の出力信号のパルスを計数する第２カウンタ
と、 該制御入力値Ｓを保持するためのレジスタと、 該第１カウンタが設定個数Ｎｒのパルスを計数する毎
に、Ｓ＝Ｎｏ−ｍ／ｋを該レジスタに保持させ、ここに
Ｎｏは該第１カウンタが設定個数Ｎｒのパルスを計数す
る期間に該第２カウンタが計数するパルスの個数であ
り、次回の該設定個数ＮｒをＮｏに等しくする演算制御
回路とを有することを特徴とするデジタル周波数調整回
路。 - 【請求項２】 前記演算制御回路は、 Ｓ＝Ｎｏ−ｍ／ｋを算出する第１演算回路と、 Ｎｒ＝Ｓ＋ｍ／ｋを算出する第２演算回路と、 前記第１カウンタが設定個数Ｎｒのパルスを計数する毎
に、該第１演算回路に対し演算を実行させ、該第１演算
回路の演算結果を前記レジスタに保持させ、該第２演算
回路に対し演算を実行させ、該第１カウンタの次回の設
定個数Ｎｒを該第２演算回路の演算結果に等しくし、前
記第２カウンタをゼロクリアする制御回路とを有するこ
とを特徴とする請求項１記載のデジタル周波数調整回
路。 - 【請求項３】 前記演算制御回路は、 Ｓ＝Ｎｏ−ｍ／ｋを算出する演算回路と、 前記第１カウンタが設定個数Ｎｒのパルスを計数する毎
に、該演算回路に対し演算を実行させ、該演算回路の演
算結果を前記レジスタに保持させ、該第１カウンタの次
回の設定個数Ｎｒを前記第２カウンタの計数値Ｎｏに等
しくし、該第２カウンタをゼロクリアする制御回路とを
有することを特徴とする請求項１記載のデジタル周波数
調整回路。 - 【請求項４】 前記演算制御回路は、 Ｎｒ＝Ｓ＋ｍ／ｋを算出する演算回路と、 前記第１カウンタが設定個数Ｎｒのパルスを計数する毎
に、前記第２カウンタの計数値を前記レジスタに保持さ
せ、該演算回路に対し演算を実行させ、該第１カウンタ
の次回の設定個数Ｎｒを該演算結果に等しくし、該第２
カウンタに−ｍ／ｋをロードする制御回路とを有するこ
とを特徴とする請求項１記載のデジタル周波数調整回
路。 - 【請求項５】 請求項２の第１演算回路又は請求項３の
演算回路は、Ｎｏを保持するバッファレジスタを有し、 前記制御回路は、該バッファレジスタにＮｏを保持させ
ることにより請求項２の第１演算回路又は請求項３の演
算回路に演算を実行させることを特徴とするデジタル周
波数調整回路。 - 【請求項６】 請求項２の第２演算回路は、Ｎｒを保持
するバッファレジスタを有し、 前記制御回路は、該バッファレジスタにＮｒを保持させ
ることにより該第２演算回路に演算を実行させることを
特徴とするデジタル周波数調整回路。 - 【請求項７】 前記レジスタの入力値と出力値との差の
絶対値に基づいて、前記基準信号に対する前記発振回路
の出力信号の周波数が収束したかどうかを判定する収束
判定回路を有することを特徴とする請求項１乃至６のい
ずれか１つに記載のデジタル周波数調整回路。 - 【請求項８】 前記演算制御回路は、前記第１カウンタ
がキャリーアウト信号を出力する毎に、該第１カウンタ
に、該第１カウンタがキャリーアウト信号を出力すると
きの計数値ＭＡＸと前記設定個数Ｎｒとの差をロードさ
せることを特徴とする請求項１乃至７のいずれか１つに
記載のデジタル周波数調整回路。 - 【請求項９】 前記第１カウンタはダウンカウンタであ
り、 前記演算制御回路は、該第１カウンタの計数値が０にな
る毎に、該第１カウンタに、前記第２カウンタの計数値
Ｎｏをロードさせることを特徴とする請求項１乃至８の
いずれか１つに記載のデジタル周波数調整回路。 - 【請求項１０】 パルス周期Ｔが制御入力値Ｓの一次関
数Ｔ＝ｋＳ＋ｍで略表される信号を出力する発振回路の
出力信号位相が、基準信号の位相に近付くように調整す
るデジタル位相調整回路であって、 該基準信号と該発振回路の出力信号との一方のパルスの
エッジのタイミングで、該基準信号と該発振回路の出力
信号との他方のレベルを検出することにより、該基準信
号に対する該発振回路の出力信号の位相の進み／遅れを
判定する位相比較回路と、 該位相の遅れが判定される毎に計数値をデクリメントし
該位相の進みが判定される毎に該計数値をインクリメン
トし、該計数値を該制御入力値Ｓとして出力し、該位相
の進み／遅れの判定結果が前回と逆になったときに該計
数値を、逆になる前の連続する同一判定回数の略半分の
値に変更させる計数回路とを有することを特徴とするデ
ジタル位相調整回路。 - 【請求項１１】 前記位相比較回路は、前記位相の進み
／遅れを判定する毎に第１パルスを出力し、該位相の進
み／遅れの判定結果を保持した状態信号を出力し、該状
態信号が変化したときに第２パルスを出力することを特
徴とする請求項１０記載のデジタル位相調整回路。 - 【請求項１２】 前記計数回路は、前記第１パルスを１
／２分周して第３パルスを生成する１／２分周回路と、 前記状態信号が前記位相の遅れを示している時にはカウ
ントダウンモードにされ、該状態信号が前記位相の進み
を示している時にはカウントアップモードにされ、該第
３パルスを計数する第１カウンタと、 該状態信号が該位相の遅れを示している時にはカウント
ダウンモードにされ、該状態信号が該位相の進みを示し
ている時にはカウントアップモードにされ、該第１パル
スを計数し、その計数値を前記制御入力値Ｓとして出力
し、前記第２パルスに応答して該第１カウンタの計数値
がロードされる第２カウンタとを有することを特徴とす
る請求項１１記載のデジタル位相調整回路。 - 【請求項１３】 パルス周期Ｔが制御入力値Ｓの一次関
数Ｔ＝ｋＳ＋ｍで略表される信号を出力する発振回路
と、 請求項１乃至９のいずれか１つに記載のデジタル周波数
調整回路と、 請求項１０乃至１２のいずれか１つに記載のデジタル位
相調整回路と、を有することを特徴とするデジタルＰＬ
Ｌ回路。 - 【請求項１４】 請求項１乃至９のいずれか１つに記載
のデジタル周波数調整回路、請求項１０乃至１２のいず
れか１つに記載のデジタル位相調整回路、又は、請求項
１３記載のデジタルＰＬＬ回路を有することを特徴とす
る半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24032095A JP3331104B2 (ja) | 1995-09-19 | 1995-09-19 | デジタルｐｌｌ回路並びにこれに用いられるデジタル周波数調整回路及びデジタル位相調整回路、並びに半導体装置 |
| US08/630,594 US5777499A (en) | 1995-09-19 | 1996-04-10 | Digital frequency control circuit phase control circuit and PLL circuit |
| GB9607525A GB2305558B (en) | 1995-09-19 | 1996-04-11 | Digital frequency control circuit phase control circuit and PLL circuit |
| GB0012830A GB2347287B (en) | 1995-09-19 | 1996-04-11 | Digital phase control circuit and pll circuit |
| CNB961111429A CN1174550C (zh) | 1995-09-19 | 1996-08-20 | 数字式频率控制电路、相位控制电路以及pll电路 |
| CNB2004100567969A CN1309170C (zh) | 1995-09-19 | 1996-08-20 | 相位控制电路及pll电路 |
| KR1019960040842A KR100220758B1 (ko) | 1995-09-19 | 1996-09-19 | 디지탈 주파수 제어회로, 위상제어회로, 위상동기 루프회로 및 이중 하나를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24032095A JP3331104B2 (ja) | 1995-09-19 | 1995-09-19 | デジタルｐｌｌ回路並びにこれに用いられるデジタル周波数調整回路及びデジタル位相調整回路、並びに半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983355A JPH0983355A (ja) | 1997-03-28 |
| JP3331104B2 true JP3331104B2 (ja) | 2002-10-07 |
Family
ID=17057721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24032095A Expired - Lifetime JP3331104B2 (ja) | 1995-09-19 | 1995-09-19 | デジタルｐｌｌ回路並びにこれに用いられるデジタル周波数調整回路及びデジタル位相調整回路、並びに半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5777499A (ja) |
| JP (1) | JP3331104B2 (ja) |
| KR (1) | KR100220758B1 (ja) |
| CN (2) | CN1174550C (ja) |
| GB (1) | GB2305558B (ja) |
Families Citing this family (10)
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|---|---|---|---|---|
| WO1999004495A1 (en) * | 1997-07-18 | 1999-01-28 | Microchip Technology Incorporated | Phase-locked loop with phase and frequency comparators |
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