JP3364358B2 - 発振器の自動調整回路 - Google Patents
発振器の自動調整回路Info
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S331/02—Phase locked loop having lock indicating or detecting means
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【０００１】
【産業上の利用分野】本発明は発振器の中心周波数を自
動的に調整する自動調整回路に関するものである。
動的に調整する自動調整回路に関するものである。
【０００２】
【従来の技術】例えば、電圧制御発振器（以下「ＶＣ
Ｏ」という）は種々の電子機器に用いられているが、回
路素子のバラツキ等によって、その中心周波数が正規の
値からシフトした状態で形成されることが多い。このよ
うな場合、コンデンサの値やコイルの値を変えたり半固
定ボリウムを可変したりして調整していた。
Ｏ」という）は種々の電子機器に用いられているが、回
路素子のバラツキ等によって、その中心周波数が正規の
値からシフトした状態で形成されることが多い。このよ
うな場合、コンデンサの値やコイルの値を変えたり半固
定ボリウムを可変したりして調整していた。
【０００３】しかし、これでは手動調整の域を脱するこ
とができず、製造効率が悪い。しかも、発振器をＩＣ化
して、できるだけ外付け部品を削減する場合には、コイ
ル等は用いられないので、コイルの値を調整して発振周
波数を調整するという手法はとれない。
とができず、製造効率が悪い。しかも、発振器をＩＣ化
して、できるだけ外付け部品を削減する場合には、コイ
ル等は用いられないので、コイルの値を調整して発振周
波数を調整するという手法はとれない。
【０００４】一方において、発振器の中心周波数を精密
に調整しなければならない機器が存在する。このような
機器として、例えば、ハイファイ（ＨｉＦｉ）型ＶＨＳ
方式のＶＴＲ（ビデオテープレコーダ）が挙げられる。
このＶＴＲの音声信号の記録、再生のキャリアはＮＴＳ
Ｃで１.３ＭＨｚと１.７ＭＨｚ、ＰＡＬで１.４ＭＨｚ
と１.８ＭＨｚという如く各システムで２つのキャリア
が必要である。これらの２つのキャリアが音声信号でＦ
Ｍ変調を受けると、最大±１５０ＫＨｚの広がりをもつ
ことになる。そのため、２つのＦＭ信号のマージンとし
ては１００ＫＨｚしかない。しかも、音声信号帯域の上
下の周波数帯域には輝度信号と色信号がそれぞれ存在す
るため、音声信号のキャリアのバラツキ許容範囲として
は１０ＫＨｚぐらいしかない。このような場合に、ＶＣ
Ｏの制御入力電圧を半固定ボリウムにて製造工程で作業
者の調整で実現するのは無理が多い。
に調整しなければならない機器が存在する。このような
機器として、例えば、ハイファイ（ＨｉＦｉ）型ＶＨＳ
方式のＶＴＲ（ビデオテープレコーダ）が挙げられる。
このＶＴＲの音声信号の記録、再生のキャリアはＮＴＳ
Ｃで１.３ＭＨｚと１.７ＭＨｚ、ＰＡＬで１.４ＭＨｚ
と１.８ＭＨｚという如く各システムで２つのキャリア
が必要である。これらの２つのキャリアが音声信号でＦ
Ｍ変調を受けると、最大±１５０ＫＨｚの広がりをもつ
ことになる。そのため、２つのＦＭ信号のマージンとし
ては１００ＫＨｚしかない。しかも、音声信号帯域の上
下の周波数帯域には輝度信号と色信号がそれぞれ存在す
るため、音声信号のキャリアのバラツキ許容範囲として
は１０ＫＨｚぐらいしかない。このような場合に、ＶＣ
Ｏの制御入力電圧を半固定ボリウムにて製造工程で作業
者の調整で実現するのは無理が多い。
【０００５】従来、発振器の調整を自動的に行うものと
して図９に示す様なものが提案されている。この従来例
は、例えば８ｍｍＶＴＲのＨｉＦｉ音声回路で実施され
ている。この回路はＰＬＬ回路として構成されており、
電流コントロール型発振器（ＣＣＯ）９０の出力を分周
期９１で分周して位相比較器９４へ与え、ここで別途端
子９２を通して入力され分周器９３で分周された基準周
波数と位相比較する。そして、その比較出力をローパス
フィルタ９５で平滑化し、電圧／電流変換器９６で電流
に変換した後、電流増幅器９７で増幅してＣＣＯ９０へ
制御信号として供給する。ｆｏはＣＣＯの発振信号を示
す。
して図９に示す様なものが提案されている。この従来例
は、例えば８ｍｍＶＴＲのＨｉＦｉ音声回路で実施され
ている。この回路はＰＬＬ回路として構成されており、
電流コントロール型発振器（ＣＣＯ）９０の出力を分周
期９１で分周して位相比較器９４へ与え、ここで別途端
子９２を通して入力され分周器９３で分周された基準周
波数と位相比較する。そして、その比較出力をローパス
フィルタ９５で平滑化し、電圧／電流変換器９６で電流
に変換した後、電流増幅器９７で増幅してＣＣＯ９０へ
制御信号として供給する。ｆｏはＣＣＯの発振信号を示
す。
【０００６】
【発明が解決しようとする課題】しかしながら、この回
路は基準周波数ｆSCを常に入力させておく必要があり、
且つノイズが入力されると、そのノイズに同期してしま
うのでノイズ防止対策が必要となる。しかも、常にＰＬ
Ｌ動作させておく必要があり、消費電力の面でも問題が
あった。また、アナログ回路であるため回路規模が大き
くなっていた。しかも、１つのＰＬＬ回路で１つの発振
器しか制御できないので、発振器が複数存在する場合は
発振器ごとにＰＬＬ回路を設けなければならなかった。
路は基準周波数ｆSCを常に入力させておく必要があり、
且つノイズが入力されると、そのノイズに同期してしま
うのでノイズ防止対策が必要となる。しかも、常にＰＬ
Ｌ動作させておく必要があり、消費電力の面でも問題が
あった。また、アナログ回路であるため回路規模が大き
くなっていた。しかも、１つのＰＬＬ回路で１つの発振
器しか制御できないので、発振器が複数存在する場合は
発振器ごとにＰＬＬ回路を設けなければならなかった。
【０００７】本発明はこのような点に鑑みなされたもの
であって、回路規模が小さく、低消費電力の発振周波数
自動調整回路を提供することを目的とする。
であって、回路規模が小さく、低消費電力の発振周波数
自動調整回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の様態で
は、レジスタと；前記レジスタの出力をアナログ信号に
変換するＤ／Ａ変換器と；前記Ｄ／Ａ変換器の出力によ
って発振周波数が制御される発振器と；前記発振器の発
振信号をカウントし、そのカウントが所定値に至ると自
己リセットがかかるとともにパルスを発生する第１カウ
ンタと；前記発振器の発振周波数よりも高い周波数の基
準周波数パルスをカウントするとともに、プリセット値
が与えられていて、そのプリセット値分をカウントし終
わると出力レベルを変え、前記第１カウンタが自己リセ
ットするとき該第１カウンタによりプリセットされる第
２カウンタと；前記第１、第２カウンタの出力の論理積
をとる論理積回路と；前記論理積回路の出力をカウント
するとともに、そのカウント出力をレジスタに与える第
３カウンタとを備えている。
は、レジスタと；前記レジスタの出力をアナログ信号に
変換するＤ／Ａ変換器と；前記Ｄ／Ａ変換器の出力によ
って発振周波数が制御される発振器と；前記発振器の発
振信号をカウントし、そのカウントが所定値に至ると自
己リセットがかかるとともにパルスを発生する第１カウ
ンタと；前記発振器の発振周波数よりも高い周波数の基
準周波数パルスをカウントするとともに、プリセット値
が与えられていて、そのプリセット値分をカウントし終
わると出力レベルを変え、前記第１カウンタが自己リセ
ットするとき該第１カウンタによりプリセットされる第
２カウンタと；前記第１、第２カウンタの出力の論理積
をとる論理積回路と；前記論理積回路の出力をカウント
するとともに、そのカウント出力をレジスタに与える第
３カウンタとを備えている。
【０００９】本発明の第２の様態では、前記レジスタ、
Ｄ／Ａ変換器、発振器より成る組が複数組存在し、更に
これらの複数組の発振信号を択一的に前記第１カウンタ
に与える第１切換え手段と、前記第３カウンタの出力を
前記第１切換え手段により選択されている組のレジスタ
に与える第２切換え手段とを備え、前記第２カウンタに
は各組に応じたプリセット値の切換えが成されるように
なっている。
Ｄ／Ａ変換器、発振器より成る組が複数組存在し、更に
これらの複数組の発振信号を択一的に前記第１カウンタ
に与える第１切換え手段と、前記第３カウンタの出力を
前記第１切換え手段により選択されている組のレジスタ
に与える第２切換え手段とを備え、前記第２カウンタに
は各組に応じたプリセット値の切換えが成されるように
なっている。
【００１０】本発明の第３の様態では、前記レジスタ、
Ｄ／Ａ変換器、発振器は１つのＩＣチップに形成され、
該ＩＣチップは更に前記レジスタの値を電源消勢後も保
持できるメモリを内蔵している。
Ｄ／Ａ変換器、発振器は１つのＩＣチップに形成され、
該ＩＣチップは更に前記レジスタの値を電源消勢後も保
持できるメモリを内蔵している。
【００１１】本発明の第４の様態では、前記第１、第２
カウンタの出力によって駆動され自動調整が終了したこ
とを表示する表示手段が設けられている。
カウンタの出力によって駆動され自動調整が終了したこ
とを表示する表示手段が設けられている。
【００１２】
【作用】上記第１の態様によると、発振器が当初、低い
周波数で発振する。そのため第１カウンタの所定値に至
る時間が長くかかる。一方、基準周波数パルスをカウン
トする第２カウンタはプリセット値の分をカウントし終
わる時間が短い。そのため第２カウンタの出力レベルの
変遷が早く、その後に第１カウンタからパルスが発生す
る。従って、論理積回路からはパルスが発生する。この
パルスによって第３カウンタの出力は大きくなる。その
ためレジスタからＤ／Ａ変換器を通して発振器に与えら
れる制御電圧も高くなり、発振周波数を上昇させる。
周波数で発振する。そのため第１カウンタの所定値に至
る時間が長くかかる。一方、基準周波数パルスをカウン
トする第２カウンタはプリセット値の分をカウントし終
わる時間が短い。そのため第２カウンタの出力レベルの
変遷が早く、その後に第１カウンタからパルスが発生す
る。従って、論理積回路からはパルスが発生する。この
パルスによって第３カウンタの出力は大きくなる。その
ためレジスタからＤ／Ａ変換器を通して発振器に与えら
れる制御電圧も高くなり、発振周波数を上昇させる。
【００１３】このように発振周波数が高くなると、第１
カウンタが所定値に至る時間が短くなり、その分、第１
カウンタの出力パルスの発生が第２カウンタのレベル変
遷点に近くなっていく。順次、このような動作を繰り返
して発振回路が所定値（プリセット値に対応した周波
数）に至ると、第１カウンタの出力パルスの発生が第２
カウンタのレベル変遷点よりも早くなり、論理積出力は
発生しなくなる。このため第３カウンタのカウントアッ
プが停止し、発振器の周波数も固定される。この固定さ
れた周波数が所望の発振周波数である。
カウンタが所定値に至る時間が短くなり、その分、第１
カウンタの出力パルスの発生が第２カウンタのレベル変
遷点に近くなっていく。順次、このような動作を繰り返
して発振回路が所定値（プリセット値に対応した周波
数）に至ると、第１カウンタの出力パルスの発生が第２
カウンタのレベル変遷点よりも早くなり、論理積出力は
発生しなくなる。このため第３カウンタのカウントアッ
プが停止し、発振器の周波数も固定される。この固定さ
れた周波数が所望の発振周波数である。
【００１４】第２の態様によると、複数の発振回路の周
波数調整が切り換え手段を切り換えて動作させることに
より順次行なわれる。
波数調整が切り換え手段を切り換えて動作させることに
より順次行なわれる。
【００１５】第３の態様によると、メモリ、レジスタ、
Ｄ／Ａ変換器を発振器とともに、その発振器が使用され
る装置に搭載することにより、その装置の実使用時にメ
モリからのデータによって発振器を常に所望の値にセッ
トできる。
Ｄ／Ａ変換器を発振器とともに、その発振器が使用され
る装置に搭載することにより、その装置の実使用時にメ
モリからのデータによって発振器を常に所望の値にセッ
トできる。
【００１６】第４の態様によると、自動調整が終了した
ことが報知される。
ことが報知される。
【００１７】
【実施例】以下、本発明の実施例を説明する。図１にお
いて、１は電圧制御発振器であり、２はその電圧制御発
振器１の出力をカウントし、そのカウント値が所定値に
至ると、自己リセットがかかるとともにパルスを発生す
る第１カウンタである。３は３.５８ＭＨｚのパルスを
発生する基準周波数発振器であり、４はその基準周波数
を分周する第２カウンタである。この第２カウンタ４に
は端子４ａを介してプリセット値が入力される。また、
第２カウンタ４は第１カウンタ２が自己リセットする
と、この第１カウンタ２から与えられるプリセット信号
によってプリセットされる。
いて、１は電圧制御発振器であり、２はその電圧制御発
振器１の出力をカウントし、そのカウント値が所定値に
至ると、自己リセットがかかるとともにパルスを発生す
る第１カウンタである。３は３.５８ＭＨｚのパルスを
発生する基準周波数発振器であり、４はその基準周波数
を分周する第２カウンタである。この第２カウンタ４に
は端子４ａを介してプリセット値が入力される。また、
第２カウンタ４は第１カウンタ２が自己リセットする
と、この第１カウンタ２から与えられるプリセット信号
によってプリセットされる。
【００１８】５は前記第１、第２カウンタ２、４の出力
を位相比較するための位相比較器を構成するＡＮＤ回路
である。６はＡＮＤ回路５から出力されるパルスをカウ
ントする第３カウンタである。７は第３カウンタ６の出
力を一次的に記憶するレジスタであり、８はレジスタの
内容を記憶したり、レジスタ７に記憶したデータを与え
たりするメモリである。９はレジスタ７の出力をアナロ
グ信号に変換して電圧制御発振器１へ制御信号として与
えるＤ／Ａ変換器である。
を位相比較するための位相比較器を構成するＡＮＤ回路
である。６はＡＮＤ回路５から出力されるパルスをカウ
ントする第３カウンタである。７は第３カウンタ６の出
力を一次的に記憶するレジスタであり、８はレジスタの
内容を記憶したり、レジスタ７に記憶したデータを与え
たりするメモリである。９はレジスタ７の出力をアナロ
グ信号に変換して電圧制御発振器１へ制御信号として与
えるＤ／Ａ変換器である。
【００１９】次に、この図１に示す発振器の自動調整回
路の動作を説明する。電圧制御発振器１は図２に示すよ
うに所望の中心周波数ｆｏに対し引っ込み範囲Ｗをもっ
ている。初期値として第３カウンタの出力は０であり、
従ってレジスタ７からＤ／Ａ変換器９を通して電圧制御
発振器へ与えられるデータは０〜２５６階調の０であ
り、この０は引っ込み範囲Ｗ内の最小周波数ｆminに対
応するものとする。
路の動作を説明する。電圧制御発振器１は図２に示すよ
うに所望の中心周波数ｆｏに対し引っ込み範囲Ｗをもっ
ている。初期値として第３カウンタの出力は０であり、
従ってレジスタ７からＤ／Ａ変換器９を通して電圧制御
発振器へ与えられるデータは０〜２５６階調の０であ
り、この０は引っ込み範囲Ｗ内の最小周波数ｆminに対
応するものとする。
【００２０】従って、電圧制御発振器１は当初、周波数
ｆminで発振する。この発振周波数は第１カウンタ２で
カウントされる。一方、第２カウンタ４でも３.５８Ｍ
Ｈｚの基準周波数をカウントする動作が開始される。
尚、発振器１の中心周波数ｆｏに対応するプリセット値
Ａが第２カウンタ４に端子４ａを介して設定されている
ものとする。
ｆminで発振する。この発振周波数は第１カウンタ２で
カウントされる。一方、第２カウンタ４でも３.５８Ｍ
Ｈｚの基準周波数をカウントする動作が開始される。
尚、発振器１の中心周波数ｆｏに対応するプリセット値
Ａが第２カウンタ４に端子４ａを介して設定されている
ものとする。
【００２１】第２カウンタ４のカウント動作を概念的に
示すと、図３（イ）のようになる。即ち、プリセット値
Ａから基準周波数（３.５８ＭＨｚ）をカウントダウン
していく。そして、カウントが０になると、図３（ロ）
に示すように出力をローレベルからハイレベルへ変遷す
る。
示すと、図３（イ）のようになる。即ち、プリセット値
Ａから基準周波数（３.５８ＭＨｚ）をカウントダウン
していく。そして、カウントが０になると、図３（ロ）
に示すように出力をローレベルからハイレベルへ変遷す
る。
【００２２】一方、第１カウンタ２は電圧制御発振器１
の発振周波数をリセット値Ｂからカウントダウンしてい
く。電圧制御発振器の発振周波数（例えば１.３ＭＨ
ｚ）は基準発振周波数（３.５８ＭＨｚ）より低いの
で、第１カウンタ２が０に至る時間は第２カウンタ４が
０に至る時間よりも長い。この第１カウンタ２のカウン
ト動作を概念的に示すと、図３（ハ）のようになる。こ
の第１カウンタ２はカウント値が０になると、図３
（ニ）に示すようにパルスＰ1を発生するとともに、自
己リセットし、自動的にリセット値Ｂに戻る。
の発振周波数をリセット値Ｂからカウントダウンしてい
く。電圧制御発振器の発振周波数（例えば１.３ＭＨ
ｚ）は基準発振周波数（３.５８ＭＨｚ）より低いの
で、第１カウンタ２が０に至る時間は第２カウンタ４が
０に至る時間よりも長い。この第１カウンタ２のカウン
ト動作を概念的に示すと、図３（ハ）のようになる。こ
の第１カウンタ２はカウント値が０になると、図３
（ニ）に示すようにパルスＰ1を発生するとともに、自
己リセットし、自動的にリセット値Ｂに戻る。
【００２３】前記パルスＰ１は第２カウンタ４に印加さ
れ、第２カウンタ４をプリセットする。これによって第
２カウンタ４もプリセット値Ａに戻る。このプリセット
により第２カウンタ４の出力はローレベルに変遷する。
れ、第２カウンタ４をプリセットする。これによって第
２カウンタ４もプリセット値Ａに戻る。このプリセット
により第２カウンタ４の出力はローレベルに変遷する。
【００２４】図３（ニ）に示す第１カウンタの出力パル
スＰ1と図３（ロ）に示す第２カウンタ４の出力パルス
Ｑの論理積がＡＮＤ回路５でとられ、ＡＮＤ回路５から
は図３（ホ）の如きパルスＰが生じる。第３カウンタ６
はこのパルスＰによって、その出力を１だけインクリメ
ントする。第３カウンタ６の出力は、特にこれに限る必
要はないが、８ビットで出力される。この出力は、いっ
たんレジスタ７に取り込まれ、Ｄ／Ａ変換器９でＤ／Ａ
変換された後、電圧制御発振器１へ印加され、この発振
器１の発振周波数をワンステップ上昇させる。
スＰ1と図３（ロ）に示す第２カウンタ４の出力パルス
Ｑの論理積がＡＮＤ回路５でとられ、ＡＮＤ回路５から
は図３（ホ）の如きパルスＰが生じる。第３カウンタ６
はこのパルスＰによって、その出力を１だけインクリメ
ントする。第３カウンタ６の出力は、特にこれに限る必
要はないが、８ビットで出力される。この出力は、いっ
たんレジスタ７に取り込まれ、Ｄ／Ａ変換器９でＤ／Ａ
変換された後、電圧制御発振器１へ印加され、この発振
器１の発振周波数をワンステップ上昇させる。
【００２５】その結果、第１カウンタ２は当初より高い
周波数をカウントすることになるので、図３（ハ）の点
線で示す如くカウント値が０に至る時間が早くなる。こ
のときの第１カウンタ２の出力パルスＰ1’はＰ1よりも
左側へシフトした位置で発生する。これに伴い、ＡＮＤ
回路５の出力パルスＰ’もＰより左側へシフトする。第
３カウンタ６はＰ’によって、その出力を更に１だけイ
ンクリメントするので、発振器１は更にワンステップ
分、周波数が上昇する。
周波数をカウントすることになるので、図３（ハ）の点
線で示す如くカウント値が０に至る時間が早くなる。こ
のときの第１カウンタ２の出力パルスＰ1’はＰ1よりも
左側へシフトした位置で発生する。これに伴い、ＡＮＤ
回路５の出力パルスＰ’もＰより左側へシフトする。第
３カウンタ６はＰ’によって、その出力を更に１だけイ
ンクリメントするので、発振器１は更にワンステップ
分、周波数が上昇する。
【００２６】順次、このようにしていくと、第１カウン
タ２から発生するパルスが左側へシフトし、図３（ロ）
に示す第２カウンタ４の出力パルスＱの立ち上がり部分
Ｍよりも左へずれてしまう。こうなると、もはやＡＮＤ
回路５からは出力パルスが発生しないので、第３カウン
タ６によるカウント動作は停止状態となり、レジスタ７
の出力も固定となる。
タ２から発生するパルスが左側へシフトし、図３（ロ）
に示す第２カウンタ４の出力パルスＱの立ち上がり部分
Ｍよりも左へずれてしまう。こうなると、もはやＡＮＤ
回路５からは出力パルスが発生しないので、第３カウン
タ６によるカウント動作は停止状態となり、レジスタ７
の出力も固定となる。
【００２７】そのため発振器１は周波数が動かなくな
る。このときの発振器１の周波数は所望のｆｏである。
それは前記周波数が動かなくなった状態で第１、第２カ
ウンタ２、４とも周波数ｆｏに対応するＭの点でリセッ
トがかかるからである。尚、上記パルスＰ1’が左へ移
動するのに伴い、図３（ロ）に示す第２カウンタ４の出
力パルスＱの立ち下がりも左へ寄っていき、出力パルス
Ｑの幅は次第に狭くなり、最終的になくなる。
る。このときの発振器１の周波数は所望のｆｏである。
それは前記周波数が動かなくなった状態で第１、第２カ
ウンタ２、４とも周波数ｆｏに対応するＭの点でリセッ
トがかかるからである。尚、上記パルスＰ1’が左へ移
動するのに伴い、図３（ロ）に示す第２カウンタ４の出
力パルスＱの立ち下がりも左へ寄っていき、出力パルス
Ｑの幅は次第に狭くなり、最終的になくなる。
【００２８】図４は発振器１の周波数が目標値ｆｏより
も低い場合の動作をタイムチャートで示しており、また
図５は発振器１の周波数が目標値ｆｏよりも高い場合の
動作をタイムチャートで示している。これらの図４、図
５において、（Ａ）は第２カウンタ４の出力、（Ｂ）は
第１カウンタ２の出力、（Ｃ）は第３カウンタ６の入
力、そして（Ｄ）は第３カウンタの出力を示す。
も低い場合の動作をタイムチャートで示しており、また
図５は発振器１の周波数が目標値ｆｏよりも高い場合の
動作をタイムチャートで示している。これらの図４、図
５において、（Ａ）は第２カウンタ４の出力、（Ｂ）は
第１カウンタ２の出力、（Ｃ）は第３カウンタ６の入
力、そして（Ｄ）は第３カウンタの出力を示す。
【００２９】尚、ｆｏに成す調整が終了したことを何ら
かの形で表示するのが望ましいが、１１はその表示信号
を出力するためのＤフリップフロップであり、第１カウ
ンタ２の出力がクロック端子ｃへ入力され、第２カウン
タ４の出力がＤ端子に入力され、−Ｑから出力が取り出
される。−Ｑ出力は発振周波数がｆｏに至るまでローレ
ベルで、ｆｏに至ると、ハイレベルになる。従って、こ
の−Ｑ出力を表示素子（図示せず）へ印加することによ
り調整完了信号を表示することができる。
かの形で表示するのが望ましいが、１１はその表示信号
を出力するためのＤフリップフロップであり、第１カウ
ンタ２の出力がクロック端子ｃへ入力され、第２カウン
タ４の出力がＤ端子に入力され、−Ｑから出力が取り出
される。−Ｑ出力は発振周波数がｆｏに至るまでローレ
ベルで、ｆｏに至ると、ハイレベルになる。従って、こ
の−Ｑ出力を表示素子（図示せず）へ印加することによ
り調整完了信号を表示することができる。
【００３０】発振器１を有する装置に前記発振器１、レ
ジスタ７、メモリ８、Ｄ／Ａ変換器９より成る部分１０
を搭載し、それ以外の部分は自動調整装置に設ける。こ
のとき、メモリ８としてＥＥＰＲＯＭ等のような不揮発
性メモリを用いると、調整したデータがバックアップ電
源なしに保持されるので、発振回路１を動作させる（実
使用する）ときは、いつもメモリ８からのデータで所望
の中心周波数にセットでき、好都合である。尚、発振器
１を有する装置に前記部分１０以外の部分も搭載するよ
うにしてもよいことはいうまでもない。
ジスタ７、メモリ８、Ｄ／Ａ変換器９より成る部分１０
を搭載し、それ以外の部分は自動調整装置に設ける。こ
のとき、メモリ８としてＥＥＰＲＯＭ等のような不揮発
性メモリを用いると、調整したデータがバックアップ電
源なしに保持されるので、発振回路１を動作させる（実
使用する）ときは、いつもメモリ８からのデータで所望
の中心周波数にセットでき、好都合である。尚、発振器
１を有する装置に前記部分１０以外の部分も搭載するよ
うにしてもよいことはいうまでもない。
【００３１】次に、図６の実施例は２つの電圧制御発振
器１ａ、１ｂの自動調整を行なうようにしたものであ
り、部分１０の入力側と出力側に、それぞれ切り換えス
イッチ１２、１３が設けられている。また、部分１０内
にもレジスタ７ａ、７ｂ、Ｄ／Ａ変換器９ａ、９ｂが個
別に設けられている。メモリ８は両レジスタ７ａ、７ｂ
に対し兼用される。
器１ａ、１ｂの自動調整を行なうようにしたものであ
り、部分１０の入力側と出力側に、それぞれ切り換えス
イッチ１２、１３が設けられている。また、部分１０内
にもレジスタ７ａ、７ｂ、Ｄ／Ａ変換器９ａ、９ｂが個
別に設けられている。メモリ８は両レジスタ７ａ、７ｂ
に対し兼用される。
【００３２】スイッチ１２、１３は発振器１ａの調整の
時には、接点ａ側に切り換えられ、発振器１ｂの調整の
際には接点ｂ側に切り換えられる。また、スイッチ１
２、１３がａ側のとき、第２カウンタ４は１.３ＭＨｚ
にプリセットされ、ｂ側のとき１.７ＭＨｚにプリセッ
トされる。発振器１ａ、１ｂは例えば前述したＶＴＲの
ＨｉＦｉ−ＶＨＳ用の発振器であり、発振器１ａの中心
周波数は１.３ＭＨｚ、発振器１ｂの中心周波数は１.７
ＭＨｚである。また、発振器１ａ、１ｂは８ｍｍＶＴＲ
のＨｉＦｉ用発振器であってもよい。図７はＶＨＳ式Ｖ
ＴＲのＨｉＦｉ記録信号スペクトラムを示している。ま
た、図８は８ｍｍＶＴＲのＨｉＦｉに記録信号スペクト
ラムをそれぞれ示している。
時には、接点ａ側に切り換えられ、発振器１ｂの調整の
際には接点ｂ側に切り換えられる。また、スイッチ１
２、１３がａ側のとき、第２カウンタ４は１.３ＭＨｚ
にプリセットされ、ｂ側のとき１.７ＭＨｚにプリセッ
トされる。発振器１ａ、１ｂは例えば前述したＶＴＲの
ＨｉＦｉ−ＶＨＳ用の発振器であり、発振器１ａの中心
周波数は１.３ＭＨｚ、発振器１ｂの中心周波数は１.７
ＭＨｚである。また、発振器１ａ、１ｂは８ｍｍＶＴＲ
のＨｉＦｉ用発振器であってもよい。図７はＶＨＳ式Ｖ
ＴＲのＨｉＦｉ記録信号スペクトラムを示している。ま
た、図８は８ｍｍＶＴＲのＨｉＦｉに記録信号スペクト
ラムをそれぞれ示している。
【００３３】
【発明の効果】本発明によれば、自動的に調整されるの
で、製造ラインでのコストを下げることができる。ま
た、第２カウンタのプリセット値を変更するだけで異な
る周波数の発振器を調整できる。更に、調整回路の殆ど
の部分がディジタル回路であるので、ＩＣ化する場合、
ＣＭＯＳ・ＩＣで形成でき、調整回路の小規模化とコス
ト低減を図ることができる。
で、製造ラインでのコストを下げることができる。ま
た、第２カウンタのプリセット値を変更するだけで異な
る周波数の発振器を調整できる。更に、調整回路の殆ど
の部分がディジタル回路であるので、ＩＣ化する場合、
ＣＭＯＳ・ＩＣで形成でき、調整回路の小規模化とコス
ト低減を図ることができる。
【００３４】また、請求項２、３、５によれば、調整値
をレジスタに記憶することにより調整回路を停止できる
ので、ディジタルノイズの発生等を抑えることができ、
且つ消費電力も低減できる。更に、請求項４によれば、
調整完了を視認することができる。また、請求項６によ
れば、３つのカウンタ及び論理積回路は製品側には内蔵
させないため製品のローコスト化を実現できる。
をレジスタに記憶することにより調整回路を停止できる
ので、ディジタルノイズの発生等を抑えることができ、
且つ消費電力も低減できる。更に、請求項４によれば、
調整完了を視認することができる。また、請求項６によ
れば、３つのカウンタ及び論理積回路は製品側には内蔵
させないため製品のローコスト化を実現できる。
【図１】本発明を実施した発振器の自動調整回路のブロ
ック図。
ック図。
【図２】その調整しようとする発振器の周波数引っ込み
範囲を示す図。
範囲を示す図。
【図３】図１の動作説明図。
【図４】図１の動作説明図。
【図５】図１の動作説明図。
【図６】本発明の第２実施例のブロック図。
【図７】本発明の自動調整装置で調整する発振器の例を
説明するＨｉＦｉ型ＶＨＳ・ＶＴＲの記録信号スペクト
ラムを示す図。
説明するＨｉＦｉ型ＶＨＳ・ＶＴＲの記録信号スペクト
ラムを示す図。
【図８】本発明の自動調整装置で調整する発振器の例を
説明するＨｉＦｉ型８ｍｍＶＴＲの記録信号スペクトラ
ムを示す図。
説明するＨｉＦｉ型８ｍｍＶＴＲの記録信号スペクトラ
ムを示す図。
【図９】従来の発振器の自動調整回路のブロック図。
１、１ａ、１ｂ 発振器
２ 第１カウンタ
３ 基準周波数発振器
４ 第２カウンタ
５ 位相比較用のＡＮＤ回路
６ 第３カウンタ
７、７ａ、７ｂ レジスタ
８ メモリ
９、９ａ、９ｂ Ｄ／Ａ変換器
Claims (6)
- 【請求項１】 レジスタと、 前記レジスタの出力をアナログ信号に変換するＤ／Ａ変
換器と、 前記Ｄ／Ａ変換器の出力によって発振周波数が制御され
る発振器と、 前記発振器の発振信号をカウントし、そのカウントが所
定値に至ると自己リセットがかかるとともにパルスを発
生する第１カウンタと、 前記発振器の発振周波数よりも高い周波数の基準周波数
パルスをカウントするとともに、プリセット値が与えら
れていて、そのプリセット値分をカウントし終わると出
力レベルを変え、前記第１カウンタが自己リセットする
とき該第１カウンタによりプリセットされる第２カウン
タと、 前記第１、第２カウンタの出力の論理積をとる論理積回
路と、 前記論理積回路の出力をカウントするとともに、そのカ
ウント出力をレジスタに与える第３カウンタと、 から成る発振器の自動調整回路。 - 【請求項２】 前記レジスタ、Ｄ／Ａ変換器、発振器よ
り成る組が複数組存在し、更にこれらの複数組の発振信
号を択一的に前記第１カウンタに与える第１切換え手段
と、前記第３カウンタの出力を前記第１切換え手段によ
り選択されている組のレジスタに与える第２切換え手段
とを備え、前記第２カウンタには各組に応じたプリセッ
ト値の切換えが成されるようにしたことを特徴とする請
求項１に記載の発振器の自動調整回路。 - 【請求項３】 前記レジスタ、Ｄ／Ａ変換器、発振器は
１つのＩＣチップに形成され、該ＩＣチップは更に前記
レジスタの値を電源消勢後も保持できるメモリを内蔵し
ていることを特徴とする請求項１又は請求項２に記載の
発振器の自動調整回路。 - 【請求項４】 前記第１、第２カウンタの出力によって
駆動され自動調整が終了したことを表示する表示手段が
設けられていることを特徴とする請求項１乃至請求項３
のいずれかに記載の発振器の自動調整回路。 - 【請求項５】 前記レジスタ、Ｄ／Ａ変換器、発振器、
第１カウンタ、第２、カウンタ、第３カウンタは１つの
ＩＣチップに形成され、電源投入時その他必要に応じて
再調整されることを特徴とする請求項１又は請求項２に
記載の発振器の自動調整回路。 - 【請求項６】 前記レジスタ、Ｄ／Ａ変換器、発振器は
製品内に内蔵し、第１カウンタ、第２カウンタ、第３カ
ウンタ及び論理積回路は製品の製造装置側に設けること
によって実現される請求項１又は請求項２に記載の発振
器の自動調整回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10595895A JP3364358B2 (ja) | 1995-04-28 | 1995-04-28 | 発振器の自動調整回路 |
| US08/638,507 US5608355A (en) | 1995-04-28 | 1996-04-26 | Automatic adjustment circuit for an oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10595895A JP3364358B2 (ja) | 1995-04-28 | 1995-04-28 | 発振器の自動調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307252A JPH08307252A (ja) | 1996-11-22 |
| JP3364358B2 true JP3364358B2 (ja) | 2003-01-08 |
Family
ID=14421327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10595895A Expired - Fee Related JP3364358B2 (ja) | 1995-04-28 | 1995-04-28 | 発振器の自動調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5608355A (ja) |
| JP (1) | JP3364358B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3331104B2 (ja) * | 1995-09-19 | 2002-10-07 | 富士通株式会社 | デジタルｐｌｌ回路並びにこれに用いられるデジタル周波数調整回路及びデジタル位相調整回路、並びに半導体装置 |
| JP2919378B2 (ja) * | 1996-08-29 | 1999-07-12 | 日本電気アイシーマイコンシステム株式会社 | Ｐｌｌ回路 |
| US6760394B1 (en) * | 1999-08-11 | 2004-07-06 | Broadcom Corporation | CMOS lock detect with double protection |
| JP2006319393A (ja) | 2005-05-10 | 2006-11-24 | Renesas Technology Corp | 通信用半導体集積回路および無線通信装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470025A (en) * | 1981-12-17 | 1984-09-04 | General Electric Company | Method and circuitry for chirped oscillator automatic frequency control |
| IL71718A (en) * | 1984-05-01 | 1990-01-18 | Tadiran Ltd | Millimeter wave frequency synthesizer |
| US5382921A (en) * | 1992-11-23 | 1995-01-17 | National Semiconductor Corporation | Automatic selection of an operating frequency in a low-gain broadband phase lock loop system |
| US5406592A (en) * | 1993-07-30 | 1995-04-11 | At&T Corp. | First order FLL/PLL system with low phase error |
| JPH0795052A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | 周波数同期回路 |
-
1995
- 1995-04-28 JP JP10595895A patent/JP3364358B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-26 US US08/638,507 patent/US5608355A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5608355A (en) | 1997-03-04 |
| JPH08307252A (ja) | 1996-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |