JPH0786933A - Ｐｌｌシンセサイザ - Google Patents
ＰｌｌシンセサイザInfo
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- JPH0786933A JPH0786933A JP5183383A JP18338393A JPH0786933A JP H0786933 A JPH0786933 A JP H0786933A JP 5183383 A JP5183383 A JP 5183383A JP 18338393 A JP18338393 A JP 18338393A JP H0786933 A JPH0786933 A JP H0786933A
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- voltage
- circuit
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- capacitor
- lpf
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000010355 oscillation Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100488882 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) YPL080C gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】迅速な周波数の切換及び高精度な出力周波数が
得られるＰＬＬシンセサイザを提供する。 【構成】ＰＬＬシンセサイザのチャージポンプ回路
（４）にＬＰＦ（５）のコンデンサへの印加電圧を、定
常状態時と、過渡応答状態時とで変え、過渡応答時には
定常状態時の電圧よりも高い電圧と、低い電圧（負電
圧）を印加するように構成することによって、過渡応答
状態における充放電時間を短縮して迅速に安定した出力
周波数が得られるようにし、定常状態においても、出力
インピーダンスを低く抑え、後続の他の構成要素にＳ／
ＮやＣ／Ｎに関して悪影響を及ぼさないようにしてい
る。
得られるＰＬＬシンセサイザを提供する。 【構成】ＰＬＬシンセサイザのチャージポンプ回路
（４）にＬＰＦ（５）のコンデンサへの印加電圧を、定
常状態時と、過渡応答状態時とで変え、過渡応答時には
定常状態時の電圧よりも高い電圧と、低い電圧（負電
圧）を印加するように構成することによって、過渡応答
状態における充放電時間を短縮して迅速に安定した出力
周波数が得られるようにし、定常状態においても、出力
インピーダンスを低く抑え、後続の他の構成要素にＳ／
ＮやＣ／Ｎに関して悪影響を及ぼさないようにしてい
る。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬシンセサイザに関
し、特に高速応答特性を有するＰＬＬシンセサイザに関
する。
し、特に高速応答特性を有するＰＬＬシンセサイザに関
する。
【０００２】
【従来の技術】ＰＬＬ回路を用いたＰＬＬシンセサイザ
では、可変分周器の分周比を変えることにより出力周波
数を変えている。その際、周波数を高速に変化させ、ロ
ックさせるロック時間を短縮するために種々の回路が用
いられている。従来のＰＬＬシンセサイザの回路例を示
す図３を参照すると、ＰＬＬシンセサイザの出力周波数
は、電圧制御発振器６の発振信号として得られる。基準
発振器１からの基準周波数信号が基準分周器２で所定分
周比に分周され、位相比較器３に入力される。位相比較
器３は、基準分周器２からの分周出力と可変分周器７か
らの分周出力との位相を比較し、得られた位相差に対応
する信号電圧をチャージポンプ回路４Ａに出力する。
では、可変分周器の分周比を変えることにより出力周波
数を変えている。その際、周波数を高速に変化させ、ロ
ックさせるロック時間を短縮するために種々の回路が用
いられている。従来のＰＬＬシンセサイザの回路例を示
す図３を参照すると、ＰＬＬシンセサイザの出力周波数
は、電圧制御発振器６の発振信号として得られる。基準
発振器１からの基準周波数信号が基準分周器２で所定分
周比に分周され、位相比較器３に入力される。位相比較
器３は、基準分周器２からの分周出力と可変分周器７か
らの分周出力との位相を比較し、得られた位相差に対応
する信号電圧をチャージポンプ回路４Ａに出力する。
【０００３】チャージポンプ回路４Ａは、位相比較器３
からの進み位相差信号または遅れ位相差信号の大きさに
応じてトランジスタＱ１またはＱ２のＯＮ時間を変化さ
せ、電源Ｖ0からの電圧をローパスフィルタ（ＬＰＦ）
５Ａを構成するコンデンサに印加して充電したり、また
コンデンサの充電電荷を放電させる。また、ＬＰＦ５Ａ
には、時定数切換部５１によりＬＰＦ５Ａの時定数を変
化させている。すなわち、ＰＬＬシンセサイザの過渡応
答時、ＬＰＦ５Ａのコンデンサを高速に充電したりした
り、放電させることによって過渡応答時間を短縮してい
る。ＬＰＦ５Ａは、チャージポンプ回路４Ａの出力の低
域周波数成分を抽出して、これを電圧制御発振器６の発
振周波数を制御する制御電圧として出力している。ま
た、ＬＰＦ５Ａのコンデンサには、印加する電圧を切り
換える切り換え回路（図示せず）を設けて、コンデンサ
の充放電を高速化している。
からの進み位相差信号または遅れ位相差信号の大きさに
応じてトランジスタＱ１またはＱ２のＯＮ時間を変化さ
せ、電源Ｖ0からの電圧をローパスフィルタ（ＬＰＦ）
５Ａを構成するコンデンサに印加して充電したり、また
コンデンサの充電電荷を放電させる。また、ＬＰＦ５Ａ
には、時定数切換部５１によりＬＰＦ５Ａの時定数を変
化させている。すなわち、ＰＬＬシンセサイザの過渡応
答時、ＬＰＦ５Ａのコンデンサを高速に充電したりした
り、放電させることによって過渡応答時間を短縮してい
る。ＬＰＦ５Ａは、チャージポンプ回路４Ａの出力の低
域周波数成分を抽出して、これを電圧制御発振器６の発
振周波数を制御する制御電圧として出力している。ま
た、ＬＰＦ５Ａのコンデンサには、印加する電圧を切り
換える切り換え回路（図示せず）を設けて、コンデンサ
の充放電を高速化している。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
ＰＬＬシンセサイザは、高速応答性を実現するため、Ｌ
ＰＦ５Ａの時定数切り換えスイッチやコンデンサの印加
電圧を切り換える切り換えスイッチを用いている。しか
しながら、かかる切り換えスイッチは、ＬＰＦ５Ａに設
けられ、電圧制御発振器６のハイインピーダンス入力端
子に直接接続されているため、ＬＰＦ５Ａの時定数に影
響を与えるだけでなく、切り換えスイッチから発生する
ノイズによって、電圧制御発振器の出力周波数のＳ／Ｎ
やＣ／Ｎを低下させるという問題点があった。
ＰＬＬシンセサイザは、高速応答性を実現するため、Ｌ
ＰＦ５Ａの時定数切り換えスイッチやコンデンサの印加
電圧を切り換える切り換えスイッチを用いている。しか
しながら、かかる切り換えスイッチは、ＬＰＦ５Ａに設
けられ、電圧制御発振器６のハイインピーダンス入力端
子に直接接続されているため、ＬＰＦ５Ａの時定数に影
響を与えるだけでなく、切り換えスイッチから発生する
ノイズによって、電圧制御発振器の出力周波数のＳ／Ｎ
やＣ／Ｎを低下させるという問題点があった。
【０００５】そこで、本発明の目的は、迅速な周波数の
切換及び高精度な出力周波数が得られるＰＬＬシンセサ
イザを提供することにある。
切換及び高精度な出力周波数が得られるＰＬＬシンセサ
イザを提供することにある。
【０００６】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるチャージポンプ回路は、電圧制御信号
により発振周波数が可変する電圧制御発振器と、基準発
振器からの基準周波数信号と前記電圧制御発振器からの
出力信号との位相差を示す信号を出力する位相比較器
と、該位相比較器の出力に応じて第１の電圧または接地
電圧を出力し、前記位相差に対応する信号を出力するチ
ャージポンプ回路と、該チャージポンプ回路からの出力
信号をコンデンサへの入力とし、その出力を前記電圧制
御信号として出力するローパスフィルタと、前記電圧制
御発振器の出力を所定の分周比で分周する可変分周器と
を備えるＰＬＬシンセサイザにおいて、前記チャージポ
ンプ回路に、前記分周比可変時の過渡応答状態時に、前
記第１の電圧よりも高い第２の電圧を出力する回路と、
負の電圧を出力する回路とが設けられて構成される。
め、本発明によるチャージポンプ回路は、電圧制御信号
により発振周波数が可変する電圧制御発振器と、基準発
振器からの基準周波数信号と前記電圧制御発振器からの
出力信号との位相差を示す信号を出力する位相比較器
と、該位相比較器の出力に応じて第１の電圧または接地
電圧を出力し、前記位相差に対応する信号を出力するチ
ャージポンプ回路と、該チャージポンプ回路からの出力
信号をコンデンサへの入力とし、その出力を前記電圧制
御信号として出力するローパスフィルタと、前記電圧制
御発振器の出力を所定の分周比で分周する可変分周器と
を備えるＰＬＬシンセサイザにおいて、前記チャージポ
ンプ回路に、前記分周比可変時の過渡応答状態時に、前
記第１の電圧よりも高い第２の電圧を出力する回路と、
負の電圧を出力する回路とが設けられて構成される。
【０００７】
【作用】本発明では、ＰＬＬシンセサイザのチャージポ
ンプ回路にＬＰＦのコンデンサへの印加電圧を、定常状
態時と、過渡応答状態時とで変更し、過渡応答時には定
常状態時の電圧よりも高い電圧と、低い電圧（負電圧）
を印加するように構成することによって、過渡応答状態
における充放電時間を短縮して迅速に安定した出力周波
数が得られるようにし、定常状態においても、出力イン
ピーダンスを低く抑え、後続の他の構成要素にＳ／Ｎや
Ｃ／Ｎに関して悪影響を及ぼさないようにしている。
ンプ回路にＬＰＦのコンデンサへの印加電圧を、定常状
態時と、過渡応答状態時とで変更し、過渡応答時には定
常状態時の電圧よりも高い電圧と、低い電圧（負電圧）
を印加するように構成することによって、過渡応答状態
における充放電時間を短縮して迅速に安定した出力周波
数が得られるようにし、定常状態においても、出力イン
ピーダンスを低く抑え、後続の他の構成要素にＳ／Ｎや
Ｃ／Ｎに関して悪影響を及ぼさないようにしている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明によるＰＬＬシンセサ
イザの一実施例を示すブロック図である。図１におい
て、図３と同様にＰＬＬ回路ループを形成しており、図
３と同一符号が付されている構成要素は同様な機能を有
する構成要素である。チャージポンプ回路４は、チャー
ジポンプ回路本体４１と、スイッチングトランジスタか
ら成る電源スイッチ４２、４３、４４及び４５とを有す
る。電源スイッチ４２、４３、４４及び４５は、制御回
路４６から出力される図２の（Ａ）と（Ｂ）に示すよう
なスイッチ制御信号ａ、ｂ、ｃ及びｄを各トランジスタ
のベースに受けてＯＮ／ＯＦＦ制御される。また、電源
スイッチ４２、４３、４４及び４５のトランジスタのエ
ミッタにはＶ1（図３のＶ0と同じレベル）電源、Ｖ1よ
りも充分に高いレベルのＶ2電源、接地レベル及びーＶ3
電源が接続されている。
ながら説明する。図１は、本発明によるＰＬＬシンセサ
イザの一実施例を示すブロック図である。図１におい
て、図３と同様にＰＬＬ回路ループを形成しており、図
３と同一符号が付されている構成要素は同様な機能を有
する構成要素である。チャージポンプ回路４は、チャー
ジポンプ回路本体４１と、スイッチングトランジスタか
ら成る電源スイッチ４２、４３、４４及び４５とを有す
る。電源スイッチ４２、４３、４４及び４５は、制御回
路４６から出力される図２の（Ａ）と（Ｂ）に示すよう
なスイッチ制御信号ａ、ｂ、ｃ及びｄを各トランジスタ
のベースに受けてＯＮ／ＯＦＦ制御される。また、電源
スイッチ４２、４３、４４及び４５のトランジスタのエ
ミッタにはＶ1（図３のＶ0と同じレベル）電源、Ｖ1よ
りも充分に高いレベルのＶ2電源、接地レベル及びーＶ3
電源が接続されている。
【０００９】電源スイッチ４２のＰＮＰトランジスタの
ベースには、定常状態時にスイッチ制御レベル”Ｌ”、
過渡応答状態時にスイッチ制御レベル”Ｈ”が、電源ス
イッチ４３のＰＮＰトランジスタのベースには、定常状
態時にスイッチ制御レベル”Ｈ”、過渡応答状態時にス
イッチ制御レベル”Ｌ”が供給される。また、電源スイ
ッチ４４のＮＰＮトランジスタのベースには、定常状態
時にスイッチ制御レベル”Ｈ”、過渡応答状態時にスイ
ッチ制御レベル”Ｌ”が、電源スイッチ４５のＰＮＰト
ランジスタのベースには、スイッチ制御レベル”Ｌ”が
供給される。
ベースには、定常状態時にスイッチ制御レベル”Ｌ”、
過渡応答状態時にスイッチ制御レベル”Ｈ”が、電源ス
イッチ４３のＰＮＰトランジスタのベースには、定常状
態時にスイッチ制御レベル”Ｈ”、過渡応答状態時にス
イッチ制御レベル”Ｌ”が供給される。また、電源スイ
ッチ４４のＮＰＮトランジスタのベースには、定常状態
時にスイッチ制御レベル”Ｈ”、過渡応答状態時にスイ
ッチ制御レベル”Ｌ”が、電源スイッチ４５のＰＮＰト
ランジスタのベースには、スイッチ制御レベル”Ｌ”が
供給される。
【００１０】したがって、分周比の現在値を増加または
減少させて出力周波数を変化させる場合に、制御電圧の
変化方向にあわせて、位相比較器３の出力側に接続され
たチャージポンプ本体４１の出力電源電圧は、定常状態
／過渡応答状態のそれぞれの開始時点で、次のように電
源電圧の切換動作が行われる。
減少させて出力周波数を変化させる場合に、制御電圧の
変化方向にあわせて、位相比較器３の出力側に接続され
たチャージポンプ本体４１の出力電源電圧は、定常状態
／過渡応答状態のそれぞれの開始時点で、次のように電
源電圧の切換動作が行われる。
【００１１】図２は図１に示す実施例の制御回路４６か
ら出力される制御信号ａ〜ｄ及び電源スイッチ４２〜４
５から出力さ電圧のタイミングチャートである。
ら出力される制御信号ａ〜ｄ及び電源スイッチ４２〜４
５から出力さ電圧のタイミングチャートである。
【００１２】第１の場合として、分周比を現在値より大
きくする場合は、図２（Ａ）において、制御回路４６か
ら可変分周器７に分周データｅが設定される。ｔ1時点
で、分周比が変化して過渡応答状態に入ったとすると、
制御回路４６は、制御信号ａ〜ｄをそれぞれ対応する電
源スイッチ４２〜４５に出力して制御を行う。チャージ
ポンプ回路本体４１の点Ａの電源電圧はＶ2になり、点
Ｂは解放される。従って、ＬＰＦ５のコンデンサは、ｔ
1以前の電圧Ｖ1より非常に大きな電圧（＝Ｖ2）によっ
て、チャージポンプ回路本体４１から充電される。ｔ1
からｔ2までの過渡応答状態期間には、ＬＰＦ５のコン
デンサに電荷が急速に充電され、電圧制御発振器６に供
給される制御電圧は、迅速に目標の電圧に到達する。ｔ
2時点以降、定常状態に入り、電源スイッチ４２〜４５
は、引き続いて制御回路４６からの入力信号ａ〜ｄによ
って制御されているので、直ちにチャージポンプ回路本
体４１の点Ａの電源電圧は、Ｖ1（＝通常動作電源）に
なり、点Ｂは接地（＝通常接地電位）され、ＰＬＬシン
セサイザは定常状態となる。
きくする場合は、図２（Ａ）において、制御回路４６か
ら可変分周器７に分周データｅが設定される。ｔ1時点
で、分周比が変化して過渡応答状態に入ったとすると、
制御回路４６は、制御信号ａ〜ｄをそれぞれ対応する電
源スイッチ４２〜４５に出力して制御を行う。チャージ
ポンプ回路本体４１の点Ａの電源電圧はＶ2になり、点
Ｂは解放される。従って、ＬＰＦ５のコンデンサは、ｔ
1以前の電圧Ｖ1より非常に大きな電圧（＝Ｖ2）によっ
て、チャージポンプ回路本体４１から充電される。ｔ1
からｔ2までの過渡応答状態期間には、ＬＰＦ５のコン
デンサに電荷が急速に充電され、電圧制御発振器６に供
給される制御電圧は、迅速に目標の電圧に到達する。ｔ
2時点以降、定常状態に入り、電源スイッチ４２〜４５
は、引き続いて制御回路４６からの入力信号ａ〜ｄによ
って制御されているので、直ちにチャージポンプ回路本
体４１の点Ａの電源電圧は、Ｖ1（＝通常動作電源）に
なり、点Ｂは接地（＝通常接地電位）され、ＰＬＬシン
セサイザは定常状態となる。
【００１３】第２の場合として、分周比を現在値より小
さくする場合は、図２（Ｂ）において、第１の場合と同
様に、制御回路４６から、分周データｅが可変分周器７
に設定されている。ｔ1時点で、分周比が変化して過渡
応答状態に入ったとすると、制御回路４６は、制御信号
ａ〜ｄをそれぞれ対応する電源スイッチ４２〜４５に出
力して制御を行い、チャージポンプ回路本体４１の点Ａ
の電源は解放される。その結果、点Ｂの電源電圧はーＶ
3になる。したがって、ＬＰＦ５のコンデンサに充電さ
れていた電荷は、ｔ1以前の電圧より更に小さい負電源
電圧（＝Ｖ3）によってチャージポンプ回路本体４１を
経由して放電される。これによって目標電圧に到達する
までの放電時間はＬＰＦ５の時定数より短縮される。ｔ
1からｔ2までの過渡応答状態期間に、ＬＰＦ５のコンデ
ンサに充電されていた電荷は急速に放電され、電圧制御
発振器６への制御電圧が迅速に目標の電圧に到達する。
ｔ2時点以降、定常状態になり、電源スイッチ４２〜４
５は、引き続いて、制御回路４６からの制御信号ａ〜ｄ
によって制御されているので、直ちにチャージポンプ回
路本体４１の点Ａの電源電圧はＶ1に接続され、点Ｂは
接地され、ＰＬＬシンセサイザ定常状態に戻る。
さくする場合は、図２（Ｂ）において、第１の場合と同
様に、制御回路４６から、分周データｅが可変分周器７
に設定されている。ｔ1時点で、分周比が変化して過渡
応答状態に入ったとすると、制御回路４６は、制御信号
ａ〜ｄをそれぞれ対応する電源スイッチ４２〜４５に出
力して制御を行い、チャージポンプ回路本体４１の点Ａ
の電源は解放される。その結果、点Ｂの電源電圧はーＶ
3になる。したがって、ＬＰＦ５のコンデンサに充電さ
れていた電荷は、ｔ1以前の電圧より更に小さい負電源
電圧（＝Ｖ3）によってチャージポンプ回路本体４１を
経由して放電される。これによって目標電圧に到達する
までの放電時間はＬＰＦ５の時定数より短縮される。ｔ
1からｔ2までの過渡応答状態期間に、ＬＰＦ５のコンデ
ンサに充電されていた電荷は急速に放電され、電圧制御
発振器６への制御電圧が迅速に目標の電圧に到達する。
ｔ2時点以降、定常状態になり、電源スイッチ４２〜４
５は、引き続いて、制御回路４６からの制御信号ａ〜ｄ
によって制御されているので、直ちにチャージポンプ回
路本体４１の点Ａの電源電圧はＶ1に接続され、点Ｂは
接地され、ＰＬＬシンセサイザ定常状態に戻る。
【００１４】上述の実施例では、ＬＰＦののコンデンサ
への印加電圧を切り換える電源スイッチは、常時きわめ
て低インピーダンスの他の電源に接続されているため、
従来のように切り換え手段に起因するＬＰＦ特性への影
響やノイズの影響が軽減される。
への印加電圧を切り換える電源スイッチは、常時きわめ
て低インピーダンスの他の電源に接続されているため、
従来のように切り換え手段に起因するＬＰＦ特性への影
響やノイズの影響が軽減される。
【００１５】
【発明の効果】以上説明したように、本発明によるＰＬ
Ｌシンセサイザによれば、過渡応答状態におけるＬＰＦ
のコンデンサに対する充放電時間及び電圧制御発振器の
発振周波数に対するロック時間の大幅な短縮を可能と
し、定常状態においても、発振周波数に対するノイズ、
及び温度変化に伴う位相比較に対するするノイズの悪影
響をなくするという効果がある。
Ｌシンセサイザによれば、過渡応答状態におけるＬＰＦ
のコンデンサに対する充放電時間及び電圧制御発振器の
発振周波数に対するロック時間の大幅な短縮を可能と
し、定常状態においても、発振周波数に対するノイズ、
及び温度変化に伴う位相比較に対するするノイズの悪影
響をなくするという効果がある。
【図１】本発明によるＰＬＬシンセサイザの一実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図２】図１に示す実施例の制御回路から出力される制
御信号と電源スイッチからの電圧レベルのタイミングチ
ャートである。
御信号と電源スイッチからの電圧レベルのタイミングチ
ャートである。
【図３】従来のＰＬＬシンセサイザの構成ブロック図で
ある。
ある。
１ 基準発振器 ２ 基準分周器 ３ 位相比較器 ４，４Ａ チャージポンプ回路 ５，５Ａ ＬＰＦ ６ 電圧制御発振器 ７，７Ａ 可変分周器 ４１ チャージポンプ回路本体 ４２，４３，４４，４５ 電源スイッチ ４６ 制御回路 ５１ 時定数切換部
Claims (1)
- 【請求項１】電圧制御信号により発振周波数が可変する
電圧制御発振器と、基準発振器からの基準周波数信号と
前記電圧制御発振器からの出力信号との位相差を示す信
号を出力する位相比較器と、該位相比較器の出力に応じ
て第１の電圧または接地電圧を出力し、前記位相差に対
応する信号を出力するチャージポンプ回路と、該チャー
ジポンプ回路からの出力信号をコンデンサへの入力と
し、その出力を前記電圧制御信号として出力するローパ
スフィルタと、前記電圧制御発振器の出力を所定の分周
比で分周する可変分周器とを備えるＰＬＬシンセサイザ
において、 前記チャージポンプ回路に、前記分周比可変時の過渡応
答状態時に、前記第１の電圧よりも高い第２の電圧を出
力する回路と、負の電圧を出力する回路とが設けられて
構成されることを特徴とするＰＬＬシンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183383A JPH0786933A (ja) | 1993-06-30 | 1993-06-30 | Ｐｌｌシンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183383A JPH0786933A (ja) | 1993-06-30 | 1993-06-30 | Ｐｌｌシンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786933A true JPH0786933A (ja) | 1995-03-31 |
Family
ID=16134815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183383A Pending JPH0786933A (ja) | 1993-06-30 | 1993-06-30 | Ｐｌｌシンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009057289A1 (ja) * | 2007-11-02 | 2009-05-07 | Panasonic Corporation | スペクトラム拡散クロック発生装置 |
-
1993
- 1993-06-30 JP JP5183383A patent/JPH0786933A/ja active Pending
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