JP2002009617A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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Abstract
(57)【要約】
【課題】 小型化およびコストダウンを図ることができ
るＰＬＬ回路を提供する。 【解決手段】 ＰＬＬ回路１０は、周波数帯域が異なる
第１の電圧制御発振器１２ａおよび第２の電圧制御発振
器１２ｂを含み、それらの出力端は、分周器１４を介し
て、位相比較器１６の一方の入力端に接続される。位相
比較器１６の他方の入力端には、基準信号が与えられ
る。位相比較器１６の出力端は、チャージポンプ１８お
よびループフィルタ２０を介して、第１の電圧制御発振
器１２ａおよび第２の電圧制御発振器１２ｂの入力端に
接続される。チャージポンプ１８は、それから出力され
る充放電信号の電流値が可変である。
るＰＬＬ回路を提供する。 【解決手段】 ＰＬＬ回路１０は、周波数帯域が異なる
第１の電圧制御発振器１２ａおよび第２の電圧制御発振
器１２ｂを含み、それらの出力端は、分周器１４を介し
て、位相比較器１６の一方の入力端に接続される。位相
比較器１６の他方の入力端には、基準信号が与えられ
る。位相比較器１６の出力端は、チャージポンプ１８お
よびループフィルタ２０を介して、第１の電圧制御発振
器１２ａおよび第２の電圧制御発振器１２ｂの入力端に
接続される。チャージポンプ１８は、それから出力され
る充放電信号の電流値が可変である。
Description
【０００１】
【発明の属する技術分野】この発明はＰＬＬ回路に関
し、特に周波数帯域が全く異なる複数の電圧制御発振器
を有し、たとえばＰＣＳ／ＣＤＭＡというデュアルモー
ドまたはトリプルモードなどの複合方式に対応した無線
装置などに使用されるＰＬＬ回路に関する。
し、特に周波数帯域が全く異なる複数の電圧制御発振器
を有し、たとえばＰＣＳ／ＣＤＭＡというデュアルモー
ドまたはトリプルモードなどの複合方式に対応した無線
装置などに使用されるＰＬＬ回路に関する。
【０００２】
【従来の技術】図４は従来のＰＬＬ回路の一例を示すブ
ロック図である。図４に示すＰＬＬ回路１は、第１の電
圧制御発振器２ａおよび第２の電圧制御発振器２ｂを含
む。第１の電圧制御発振器２ａおよび第２の電圧制御発
振器２ｂは、周波数帯域が全く異なって部分的にも重な
らない。第１の電圧制御発振器２ａの出力端および第２
の電圧制御発振器２ｂの出力端は、分周器３の入力端に
接続される。分周器３は、第１の電圧制御発振器２ａの
出力信号および第２の電圧制御発振器２ｂの出力信号を
所定周波数に分周するためのものである。分周器３の出
力端は、位相比較器４の一方の入力端に接続される。位
相比較器４の他方の入力端には、基準信号発生器（図示
せず）の出力端が接続され、基準信号が与えられる。位
相比較器４は、分周器３の出力信号と基準信号とを比較
し、それらの信号の位相差に応じた位相差信号を出力す
るためのものである。位相比較器４の出力端は、チャー
ジポンプ５の入力端に接続される。チャージポンプ５
は、位相比較器４の出力信号である位相差信号に基づい
て、電流値が一定である充放電信号を出力するためのも
のである。チャージポンプ５の出力端は、第１のループ
フィルタ６ａの入力端および第２のループフィルタ６ｂ
の入力端に接続される。第１のループフィルタ６ａの出
力端および第２のループフィルタ６ｂの出力端は、第１
の電圧制御発振器２ａの入力端および第２の電圧制御発
振器２ｂの入力端にそれぞれ接続される。第１のループ
フィルタ６ａおよび第２のループフィルタ６ｂは、チャ
ージポンプ５から出力される充放電信号が与えられ、こ
の充放電信号に応じて充電または放電を行い、第１の電
圧制御発振器２ａおよび第２の電圧制御発振器２ｂに供
給する制御電圧信号を生成するためのものである。
ロック図である。図４に示すＰＬＬ回路１は、第１の電
圧制御発振器２ａおよび第２の電圧制御発振器２ｂを含
む。第１の電圧制御発振器２ａおよび第２の電圧制御発
振器２ｂは、周波数帯域が全く異なって部分的にも重な
らない。第１の電圧制御発振器２ａの出力端および第２
の電圧制御発振器２ｂの出力端は、分周器３の入力端に
接続される。分周器３は、第１の電圧制御発振器２ａの
出力信号および第２の電圧制御発振器２ｂの出力信号を
所定周波数に分周するためのものである。分周器３の出
力端は、位相比較器４の一方の入力端に接続される。位
相比較器４の他方の入力端には、基準信号発生器（図示
せず）の出力端が接続され、基準信号が与えられる。位
相比較器４は、分周器３の出力信号と基準信号とを比較
し、それらの信号の位相差に応じた位相差信号を出力す
るためのものである。位相比較器４の出力端は、チャー
ジポンプ５の入力端に接続される。チャージポンプ５
は、位相比較器４の出力信号である位相差信号に基づい
て、電流値が一定である充放電信号を出力するためのも
のである。チャージポンプ５の出力端は、第１のループ
フィルタ６ａの入力端および第２のループフィルタ６ｂ
の入力端に接続される。第１のループフィルタ６ａの出
力端および第２のループフィルタ６ｂの出力端は、第１
の電圧制御発振器２ａの入力端および第２の電圧制御発
振器２ｂの入力端にそれぞれ接続される。第１のループ
フィルタ６ａおよび第２のループフィルタ６ｂは、チャ
ージポンプ５から出力される充放電信号が与えられ、こ
の充放電信号に応じて充電または放電を行い、第１の電
圧制御発振器２ａおよび第２の電圧制御発振器２ｂに供
給する制御電圧信号を生成するためのものである。
【０００３】
【発明が解決しようとする課題】図４に示す従来のＰＬ
Ｌ回路１では、周波数帯域の異なる第１の電圧制御発振
器２ａと第２の電圧制御発振器２ｂとの２種類の電圧制
御発振器があり、それぞれ使用されるモードが異なるの
で、電圧制御発振器の制御感度および分周数が異なり、
ループ利得が異なる。このようにループ利得が異なるの
で、ＰＬＬ回路の過渡特性を決める自然角周波数ωｎお
よびダンピングファクタζが異なってしまう。したがっ
て、自然角周波数ωｎおよびダンピングファクタζを一
定にするためには、ループフィルタの定数を個々の電圧
制御発振器およびモードに合わせて用意する必要が生じ
る。結果的に、図４に示す従来のＰＬＬ回路１では、１
個の電圧制御発振器２ａ（２ｂ）に対して１個のループ
フィルタ６ａ（６ｂ）が必要になる。
Ｌ回路１では、周波数帯域の異なる第１の電圧制御発振
器２ａと第２の電圧制御発振器２ｂとの２種類の電圧制
御発振器があり、それぞれ使用されるモードが異なるの
で、電圧制御発振器の制御感度および分周数が異なり、
ループ利得が異なる。このようにループ利得が異なるの
で、ＰＬＬ回路の過渡特性を決める自然角周波数ωｎお
よびダンピングファクタζが異なってしまう。したがっ
て、自然角周波数ωｎおよびダンピングファクタζを一
定にするためには、ループフィルタの定数を個々の電圧
制御発振器およびモードに合わせて用意する必要が生じ
る。結果的に、図４に示す従来のＰＬＬ回路１では、１
個の電圧制御発振器２ａ（２ｂ）に対して１個のループ
フィルタ６ａ（６ｂ）が必要になる。
【０００４】ここで、図４に示すＰＬＬ回路１につい
て、ＰＣＳのモードとＣＤＭＡのモードとのデュアルモ
ードである場合を例にして表１などを用いて具体的に説
明する。
て、ＰＣＳのモードとＣＤＭＡのモードとのデュアルモ
ードである場合を例にして表１などを用いて具体的に説
明する。
【０００５】
【表１】
【０００６】表１において、比較周波数ｆｒは、分周器
から出力され位相比較器に入力される信号の周波数であ
って、システムで決まる。同様に、電圧制御発振器の周
波数帯域も、システムで決まる。また、電圧制御発振器
の制御感度Ｋｖは、電圧制御発振器の周波数帯域の幅お
よび電源電圧などによりおおよそ決まる。分周数Ｎは、
Ｎ＝電圧制御発振器の周波数／比較周波数ｆｒで決まる
（ただし、ここでの値は、平均的なものである）。位相
比較器の感度Ｋｐは、Ｋｐ＝チャージポンプから出力さ
れる充放電信号の電流値／検出位相幅で決まる。ここで
は、チャージポンプから出力される充放電信号の電流値
を５ｍＡとし、検出位相幅を２πとし、Ｋｐ＝５×１０
-3／２π＝０．８×１０-3としている。ループ利得Ｋｔ
は、Ｋｔ＝（Ｋｐ×Ｋｖ）／Ｎで求まる。また、ループ
フィルタ６ａ（６ｂ）を簡易的に図５に表すと、自然角
周波数ωｎおよびダンピングファクタζは、次の式で決
まる。 ωｎ＝（Ｋｔ／Ｃ）1/2 ζ＝（Ｃ・Ｒ／２）・ωｎ つまり、図４に示すＰＬＬ回路１では、電圧制御発振器
２ａ（２ｂ）やモードに合わせて、ＣおよびＲの最適化
されたループフィルタ６ａ（６ｂ）を用意する必要があ
る。
から出力され位相比較器に入力される信号の周波数であ
って、システムで決まる。同様に、電圧制御発振器の周
波数帯域も、システムで決まる。また、電圧制御発振器
の制御感度Ｋｖは、電圧制御発振器の周波数帯域の幅お
よび電源電圧などによりおおよそ決まる。分周数Ｎは、
Ｎ＝電圧制御発振器の周波数／比較周波数ｆｒで決まる
（ただし、ここでの値は、平均的なものである）。位相
比較器の感度Ｋｐは、Ｋｐ＝チャージポンプから出力さ
れる充放電信号の電流値／検出位相幅で決まる。ここで
は、チャージポンプから出力される充放電信号の電流値
を５ｍＡとし、検出位相幅を２πとし、Ｋｐ＝５×１０
-3／２π＝０．８×１０-3としている。ループ利得Ｋｔ
は、Ｋｔ＝（Ｋｐ×Ｋｖ）／Ｎで求まる。また、ループ
フィルタ６ａ（６ｂ）を簡易的に図５に表すと、自然角
周波数ωｎおよびダンピングファクタζは、次の式で決
まる。 ωｎ＝（Ｋｔ／Ｃ）1/2 ζ＝（Ｃ・Ｒ／２）・ωｎ つまり、図４に示すＰＬＬ回路１では、電圧制御発振器
２ａ（２ｂ）やモードに合わせて、ＣおよびＲの最適化
されたループフィルタ６ａ（６ｂ）を用意する必要があ
る。
【０００７】上述のように、図４に示す従来のＰＬＬ回
路１では、モードの異なるシステムに対して電圧制御発
振器は複数個必要であるが、それぞれの電圧制御発振器
に個別にループフィルタを用意する必要があるので、小
型化およびコストダウンに限界がある。
路１では、モードの異なるシステムに対して電圧制御発
振器は複数個必要であるが、それぞれの電圧制御発振器
に個別にループフィルタを用意する必要があるので、小
型化およびコストダウンに限界がある。
【０００８】それゆえに、この発明の主たる目的は、小
型化およびコストダウンを図ることができるＰＬＬ回路
を提供することである。
型化およびコストダウンを図ることができるＰＬＬ回路
を提供することである。
【０００９】
【課題を解決するための手段】この発明にかかるＰＬＬ
回路は、周波数帯域の異なる複数の電圧制御発振器と、
電圧制御発振器の出力信号を所定周波数に分周するため
の分周器と、分周器の出力信号と基準信号とを比較し、
それらの信号の位相差に応じた位相差信号を出力するた
めの位相比較器と、位相差信号に基づいて、電流値が可
変である充放電信号を出力するためのチャージポンプ
と、充放電信号が与えられ、この充放電信号に応じて充
電または放電を行い、電圧制御発振器に供給する制御電
圧信号を生成するための１種類のループフィルタとを含
む、ＰＬＬ回路である。この発明にかかるＰＬＬ回路で
は、電圧制御発振器をロジック的にＯＮ／ＯＦＦさせる
ためのスイッチ手段が電圧制御発振器に設けられてもよ
い。
回路は、周波数帯域の異なる複数の電圧制御発振器と、
電圧制御発振器の出力信号を所定周波数に分周するため
の分周器と、分周器の出力信号と基準信号とを比較し、
それらの信号の位相差に応じた位相差信号を出力するた
めの位相比較器と、位相差信号に基づいて、電流値が可
変である充放電信号を出力するためのチャージポンプ
と、充放電信号が与えられ、この充放電信号に応じて充
電または放電を行い、電圧制御発振器に供給する制御電
圧信号を生成するための１種類のループフィルタとを含
む、ＰＬＬ回路である。この発明にかかるＰＬＬ回路で
は、電圧制御発振器をロジック的にＯＮ／ＯＦＦさせる
ためのスイッチ手段が電圧制御発振器に設けられてもよ
い。
【００１０】この発明にかかるＰＬＬ回路では、チャー
ジポンプから出力される充放電信号の電流値が可変であ
るので、各モードに対してチャージポンプから出力され
る充放電信号の電流値を変えることによって、全ての各
モードでループ利得Ｋｔをほぼ一定にすることができ
る。そのため、複数の電圧制御発振器のためのループフ
ィルタを共通にすることが可能になる。
ジポンプから出力される充放電信号の電流値が可変であ
るので、各モードに対してチャージポンプから出力され
る充放電信号の電流値を変えることによって、全ての各
モードでループ利得Ｋｔをほぼ一定にすることができ
る。そのため、複数の電圧制御発振器のためのループフ
ィルタを共通にすることが可能になる。
【００１１】この発明の上述の目的、その他の目的、特
徴および利点は、図面を参照して行う以下の発明の実施
の形態の詳細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の発明の実施
の形態の詳細な説明から一層明らかとなろう。
【００１２】
【発明の実施の形態】図１はこの発明にかかるＰＬＬ回
路の一例を示すブロック図である。図１に示すＰＬＬ回
路１０は、第１の電圧制御発振器１２ａおよび第２の電
圧制御発振器１２ｂを含む。第１の電圧制御発振器１２
ａおよび第２の電圧制御発振器１２ｂは、周波数帯域が
全く異なって部分的にも重ならない。
路の一例を示すブロック図である。図１に示すＰＬＬ回
路１０は、第１の電圧制御発振器１２ａおよび第２の電
圧制御発振器１２ｂを含む。第１の電圧制御発振器１２
ａおよび第２の電圧制御発振器１２ｂは、周波数帯域が
全く異なって部分的にも重ならない。
【００１３】第１の電圧制御発振器１２ａの出力端およ
び第２の電圧制御発振器１２ｂの出力端は、分周器１４
の入力端に接続される。分周器１４は、第１の電圧制御
発振器１２ａの出力信号および第２の電圧制御発振器１
２ｂの出力信号を所定周波数に分周するためのものであ
る。
び第２の電圧制御発振器１２ｂの出力端は、分周器１４
の入力端に接続される。分周器１４は、第１の電圧制御
発振器１２ａの出力信号および第２の電圧制御発振器１
２ｂの出力信号を所定周波数に分周するためのものであ
る。
【００１４】分周器１４の出力端は、位相比較器１６の
一方の入力端に接続される。位相比較器１６の他方の入
力端には、基準信号発生器（図示せず）の出力端が接続
され、基準信号が与えられる。位相比較器１６は、分周
器１４の出力信号と基準信号とを比較し、それらの信号
の位相差に応じた位相差信号を出力するためのものであ
る。
一方の入力端に接続される。位相比較器１６の他方の入
力端には、基準信号発生器（図示せず）の出力端が接続
され、基準信号が与えられる。位相比較器１６は、分周
器１４の出力信号と基準信号とを比較し、それらの信号
の位相差に応じた位相差信号を出力するためのものであ
る。
【００１５】位相比較器１６の出力端は、チャージポン
プ１８の入力端に接続される。チャージポンプ１８は、
位相比較器１６の出力信号である位相差信号に基づい
て、電流値が可変である充放電信号を出力するためのも
のである。
プ１８の入力端に接続される。チャージポンプ１８は、
位相比較器１６の出力信号である位相差信号に基づい
て、電流値が可変である充放電信号を出力するためのも
のである。
【００１６】チャージポンプ１８の出力端は、ループフ
ィルタ２０の入力端に接続される。ループフィルタ２０
の出力端は、第１の電圧制御発振器１２ａの入力端およ
び第２の電圧制御発振器１２ｂの入力端に接続される。
ループフィルタ２０は、チャージポンプ１８から出力さ
れる充放電信号が与えられ、この充放電信号に応じて充
電または放電を行い、第１の電圧制御発振器１２ａおよ
び第２の電圧制御発振器１２ｂに供給する制御電圧信号
を生成するためのものである。
ィルタ２０の入力端に接続される。ループフィルタ２０
の出力端は、第１の電圧制御発振器１２ａの入力端およ
び第２の電圧制御発振器１２ｂの入力端に接続される。
ループフィルタ２０は、チャージポンプ１８から出力さ
れる充放電信号が与えられ、この充放電信号に応じて充
電または放電を行い、第１の電圧制御発振器１２ａおよ
び第２の電圧制御発振器１２ｂに供給する制御電圧信号
を生成するためのものである。
【００１７】図１に示すＰＬＬ回路１０では、チャージ
ポンプ１８から出力される充放電信号の電流値が可変で
あるので、各モードに対してチャージポンプ１８から出
力される充放電信号の電流値を切換えることによって、
両モードでループ利得Ｋｔをほぼ一定にすることができ
る。そのため、第１の電圧制御発振器１２ａおよび第２
の電圧制御発振器１２ｂのためのループフィルタを共通
にすることが可能である。
ポンプ１８から出力される充放電信号の電流値が可変で
あるので、各モードに対してチャージポンプ１８から出
力される充放電信号の電流値を切換えることによって、
両モードでループ利得Ｋｔをほぼ一定にすることができ
る。そのため、第１の電圧制御発振器１２ａおよび第２
の電圧制御発振器１２ｂのためのループフィルタを共通
にすることが可能である。
【００１８】ここで、図１に示すＰＬＬ回路１０につい
て、ＰＣＳのモードとＣＤＭＡのモードとのデュアルモ
ードである場合を例にして表２などを用いて具体的に説
明する。
て、ＰＣＳのモードとＣＤＭＡのモードとのデュアルモ
ードである場合を例にして表２などを用いて具体的に説
明する。
【００１９】
【表２】
【００２０】表１および表２から明らかなように、図１
に示すＰＬＬ回路１０では、比較周波数ｆｒ、電圧制御
発振器の周波数帯域、電圧制御発振器の制御感度Ｋｖお
よび分周数Ｎが、図４に示す従来のＰＬＬ回路１のもの
と同じである。また、図１に示すＰＬＬ回路１０では、
ＰＣＳのモードのときには、チャージポンプ１８から出
力される充放電信号の電流値が５ｍＡに設定され、検出
位相幅が２πとされる。そのため、位相比較器の感度Ｋ
ｐは、Ｋｐ＝５×１０-3／２π＝０．８×１０-3とな
る。さらに、図１に示すＰＬＬ回路１０では、ＣＤＭＡ
のモードのときには、チャージポンプ１８から出力され
る充放電信号の電流値が１．５ｍＡに設定され、検出位
相幅が２πとされる。そのため、位相比較器の感度Ｋｐ
は、Ｋｐ＝１．５×１０-3／２π＝０．２４×１０-3と
なる。したがって、図１に示すＰＬＬ回路１０では、両
モードにおいてループ利得Ｋｔが約２．０となりほぼ等
しい。つまり、図１に示すＰＬＬ回路１０では、両モー
ドにおいてループ利得Ｋｔがほぼ等しいため、第１の電
圧制御発振器１２ａのためのループフィルタのＣおよび
Ｒと第２の電圧制御発振器１２ｂのためのループフィル
タのＣおよびＲとが同一であっても、自然角周波数ωｎ
およびダンピングファクタζは一定であるために、ルー
プフィルタの共通化が可能である。
に示すＰＬＬ回路１０では、比較周波数ｆｒ、電圧制御
発振器の周波数帯域、電圧制御発振器の制御感度Ｋｖお
よび分周数Ｎが、図４に示す従来のＰＬＬ回路１のもの
と同じである。また、図１に示すＰＬＬ回路１０では、
ＰＣＳのモードのときには、チャージポンプ１８から出
力される充放電信号の電流値が５ｍＡに設定され、検出
位相幅が２πとされる。そのため、位相比較器の感度Ｋ
ｐは、Ｋｐ＝５×１０-3／２π＝０．８×１０-3とな
る。さらに、図１に示すＰＬＬ回路１０では、ＣＤＭＡ
のモードのときには、チャージポンプ１８から出力され
る充放電信号の電流値が１．５ｍＡに設定され、検出位
相幅が２πとされる。そのため、位相比較器の感度Ｋｐ
は、Ｋｐ＝１．５×１０-3／２π＝０．２４×１０-3と
なる。したがって、図１に示すＰＬＬ回路１０では、両
モードにおいてループ利得Ｋｔが約２．０となりほぼ等
しい。つまり、図１に示すＰＬＬ回路１０では、両モー
ドにおいてループ利得Ｋｔがほぼ等しいため、第１の電
圧制御発振器１２ａのためのループフィルタのＣおよび
Ｒと第２の電圧制御発振器１２ｂのためのループフィル
タのＣおよびＲとが同一であっても、自然角周波数ωｎ
およびダンピングファクタζは一定であるために、ルー
プフィルタの共通化が可能である。
【００２１】上述のように、図１に示すＰＬＬ回路１０
では、第１の電圧制御発振器１２ａおよび第２の電圧制
御発振器１２ｂに対して１種類のループフィルタ２０を
共用できるため、従来のＰＬＬ回路１に比べて、部品点
数の削減による省スペース化、小型化およびコストダウ
ンが可能となる。
では、第１の電圧制御発振器１２ａおよび第２の電圧制
御発振器１２ｂに対して１種類のループフィルタ２０を
共用できるため、従来のＰＬＬ回路１に比べて、部品点
数の削減による省スペース化、小型化およびコストダウ
ンが可能となる。
【００２２】図２はこの発明にかかるＰＬＬ回路の他の
例を示すブロック図である。図２に示すＰＬＬ回路１０
は、図１に示すＰＬＬ回路１０と比べて、第１の電圧制
御発振器１２ａおよび第２の電圧制御発振器１２ｂにス
イッチ手段として第１のスイッチ回路２２ａおよび第２
のスイッチ回路２２ｂがそれぞれ設けられる。第１のス
イッチ回路２２ａは、たとえば、図３に示すように、Ｐ
ＮＰ型ディジタルトランジスタを含み、そのトランジス
タは、コレクタが第１の電圧制御発振器１２ａの電源端
子に接続され、エミッタが電源に接続され、ベースにこ
のトランジスタのＯＮ／ＯＦＦを制御して第１の電圧制
御発振器１２ａのＯＮ／ＯＦＦを制御するための制御信
号が入力される。同様に、第２のスイッチ回路２２ｂ
は、たとえば、図３に示すように、ＰＮＰ型ディジタル
トランジスタを含み、そのトランジスタは、コレクタが
第２の電圧制御発振器１２ｂの電源端子に接続され、エ
ミッタが電源に接続され、ベースにこのトランジスタの
ＯＮ／ＯＦＦを制御して第２の電圧制御発振器１２ｂの
ＯＮ／ＯＦＦを制御するための制御信号が入力される。
例を示すブロック図である。図２に示すＰＬＬ回路１０
は、図１に示すＰＬＬ回路１０と比べて、第１の電圧制
御発振器１２ａおよび第２の電圧制御発振器１２ｂにス
イッチ手段として第１のスイッチ回路２２ａおよび第２
のスイッチ回路２２ｂがそれぞれ設けられる。第１のス
イッチ回路２２ａは、たとえば、図３に示すように、Ｐ
ＮＰ型ディジタルトランジスタを含み、そのトランジス
タは、コレクタが第１の電圧制御発振器１２ａの電源端
子に接続され、エミッタが電源に接続され、ベースにこ
のトランジスタのＯＮ／ＯＦＦを制御して第１の電圧制
御発振器１２ａのＯＮ／ＯＦＦを制御するための制御信
号が入力される。同様に、第２のスイッチ回路２２ｂ
は、たとえば、図３に示すように、ＰＮＰ型ディジタル
トランジスタを含み、そのトランジスタは、コレクタが
第２の電圧制御発振器１２ｂの電源端子に接続され、エ
ミッタが電源に接続され、ベースにこのトランジスタの
ＯＮ／ＯＦＦを制御して第２の電圧制御発振器１２ｂの
ＯＮ／ＯＦＦを制御するための制御信号が入力される。
【００２３】図２に示すＰＬＬ回路１０では、図１に示
すＰＬＬ回路１０と同様に小型化およびコストダウンを
図ることができるとともに、各モードに対応して第１の
電圧制御発振器１２ａおよび第２の電圧制御発振器１２
ｂをＯＮ／ＯＦＦすることができる。
すＰＬＬ回路１０と同様に小型化およびコストダウンを
図ることができるとともに、各モードに対応して第１の
電圧制御発振器１２ａおよび第２の電圧制御発振器１２
ｂをＯＮ／ＯＦＦすることができる。
【００２４】なお、上述の各ＰＬＬ回路１０は２つの電
圧制御発振器を有するデュアルモードに対応したＰＬＬ
回路であるが、この発明は３つ以上の電圧制御発振器を
有するトリプルモードに対応したＰＬＬ回路にも適用さ
れ得る。
圧制御発振器を有するデュアルモードに対応したＰＬＬ
回路であるが、この発明は３つ以上の電圧制御発振器を
有するトリプルモードに対応したＰＬＬ回路にも適用さ
れ得る。
【００２５】
【発明の効果】この発明によれば、小型化およびコスト
ダウンを図ることができるＰＬＬ回路が得られる。
ダウンを図ることができるＰＬＬ回路が得られる。
【図１】この発明にかかるＰＬＬ回路の一例を示すブロ
ック図である。
ック図である。
【図２】この発明にかかるＰＬＬ回路の他の例を示すブ
ロック図である。
ロック図である。
【図３】図２に示すＰＬＬ回路に用いられるスイッチ回
路の一例を示す回路図である。
路の一例を示す回路図である。
【図４】従来のＰＬＬ回路の一例を示すブロック図であ
る。
る。
【図５】図５に示すＰＬＬ回路に用いられるループフィ
ルタを簡易的に表した図である。
ルタを簡易的に表した図である。
１０ ＰＬＬ回路 １２ａ 第１の電圧制御発振器 １２ｂ 第２の電圧制御発振器 １４ 分周器 １６ 位相比較器 １８ チャージポンプ ２０ ループフィルタ ２２ａ 第１のスイッチ回路 ２２ｂ 第２のスイッチ回路
フロントページの続き Ｆターム(参考） 5J106 AA04 CC20 CC21 CC41 CC53 DD08 DD32 GG01 GG15 HH03 HH10 KK38 KK39 PP03 QQ12 RR17 RR20
Claims (2)
- 【請求項１】 周波数帯域の異なる複数の電圧制御発振
器、 前記電圧制御発振器の出力信号を所定周波数に分周する
ための分周器、 前記分周器の出力信号と基準信号とを比較し、それらの
信号の位相差に応じた位相差信号を出力するための位相
比較器、 前記位相差信号に基づいて、電流値が可変である充放電
信号を出力するためのチャージポンプ、 前記充放電信号が与えられ、この充放電信号に応じて充
電または放電を行い、前記電圧制御発振器に供給する制
御電圧信号を生成するための１種類のループフィルタを
含む、ＰＬＬ回路。 - 【請求項２】 前記電圧制御発振器をロジック的にＯＮ
／ＯＦＦさせるためのスイッチ手段が前記電圧制御発振
器に設けられたことを特徴とする、請求項１に記載のＰ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000189126A JP2002009617A (ja) | 2000-06-23 | 2000-06-23 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000189126A JP2002009617A (ja) | 2000-06-23 | 2000-06-23 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009617A true JP2002009617A (ja) | 2002-01-11 |
Family
ID=18688792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000189126A Pending JP2002009617A (ja) | 2000-06-23 | 2000-06-23 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221689A (ja) * | 2006-02-20 | 2007-08-30 | Yagi Antenna Co Ltd | 広帯域高周波発振回路 |
| CN100409573C (zh) * | 2003-11-10 | 2008-08-06 | 夏普株式会社 | Pll时钟信号生成电路 |
-
2000
- 2000-06-23 JP JP2000189126A patent/JP2002009617A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100409573C (zh) * | 2003-11-10 | 2008-08-06 | 夏普株式会社 | Pll时钟信号生成电路 |
| JP2007221689A (ja) * | 2006-02-20 | 2007-08-30 | Yagi Antenna Co Ltd | 広帯域高周波発振回路 |
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