JP2919321B2 - Ｐｌｌシンセサイザ - Google Patents
ＰｌｌシンセサイザInfo
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- JP2919321B2 JP2919321B2 JP7279993A JP27999395A JP2919321B2 JP 2919321 B2 JP2919321 B2 JP 2919321B2 JP 7279993 A JP7279993 A JP 7279993A JP 27999395 A JP27999395 A JP 27999395A JP 2919321 B2 JP2919321 B2 JP 2919321B2
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- Japan
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- circuit
- voltage
- pll
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬシンセサイザ
に関し、特に起動時の突入電流を抑えて消費電力を低減
できるＰＬＬシンセサイザに関する。
に関し、特に起動時の突入電流を抑えて消費電力を低減
できるＰＬＬシンセサイザに関する。
【０００２】
【従来の技術】従来のＰＬＬシンセサイザは、消費電力
を抑えるために、例えば図２に示すように、ＰＬＬを構
成する各回路への電源供給をオンオフする電源スイッチ
７，８，９，１０をそれぞれ設け、周波数出力を必要と
しないとき、すなわち、起動信号Ｓ２が動作停止を示し
ているときは電源供給を停止し、起動信号Ｓ２が動作開
始を示したときは電源を供給するようにしている。
を抑えるために、例えば図２に示すように、ＰＬＬを構
成する各回路への電源供給をオンオフする電源スイッチ
７，８，９，１０をそれぞれ設け、周波数出力を必要と
しないとき、すなわち、起動信号Ｓ２が動作停止を示し
ているときは電源供給を停止し、起動信号Ｓ２が動作開
始を示したときは電源を供給するようにしている。
【０００３】なお、ＰＬＬを構成する可変分周回路２
は、ＶＣＯ（電圧制御発振回路）１の出力信号Ｓ１が所
定のチャンネル周波数になるように、チャンネル指定信
号Ｓ３に応じて分周数を設定して分周動作を行う。位相
比較回路３は、分周出力信号と基準信号Ｓ０とを比較し
て位相差を示すパルス信号を出力する。基準信号発生回
路４は基準信号Ｓ０を出力する。チャージポンプ回路５
は、位相差を示すパルス信号に基づき位相差に応じた電
圧を生成する。アクティブフィルタ回路６は、位相差に
応じた電圧を平滑化してＶＣＯ１へ帰還する。
は、ＶＣＯ（電圧制御発振回路）１の出力信号Ｓ１が所
定のチャンネル周波数になるように、チャンネル指定信
号Ｓ３に応じて分周数を設定して分周動作を行う。位相
比較回路３は、分周出力信号と基準信号Ｓ０とを比較し
て位相差を示すパルス信号を出力する。基準信号発生回
路４は基準信号Ｓ０を出力する。チャージポンプ回路５
は、位相差を示すパルス信号に基づき位相差に応じた電
圧を生成する。アクティブフィルタ回路６は、位相差に
応じた電圧を平滑化してＶＣＯ１へ帰還する。
【０００４】
【発明が解決しようとする課題】上述した従来のＰＬＬ
シンセサイザでは、起動時に電源スイッチをオンとして
ＰＬＬを構成する各回路へ電源を供給したとき、ＰＬＬ
はアンロック状態であり各回路も立上り状態であるた
め、チャージポンプ回路５の出力は大きく変動し、従っ
て、アクティブフィルタ回路６の出力も大きく変動して
電源電流が増大し、ＰＬＬがロック状態に安定するまで
に突入電流が流れるという問題点がある。
シンセサイザでは、起動時に電源スイッチをオンとして
ＰＬＬを構成する各回路へ電源を供給したとき、ＰＬＬ
はアンロック状態であり各回路も立上り状態であるた
め、チャージポンプ回路５の出力は大きく変動し、従っ
て、アクティブフィルタ回路６の出力も大きく変動して
電源電流が増大し、ＰＬＬがロック状態に安定するまで
に突入電流が流れるという問題点がある。
【０００５】本発明の目的は、ＰＬＬシンセサイザの起
動時における突入電流を抑えて消費電力を低減できるＰ
ＬＬシンセサイザを提供することにある。
動時における突入電流を抑えて消費電力を低減できるＰ
ＬＬシンセサイザを提供することにある。
【０００６】
【課題を解決するための手段】本発明のＰＬＬシンセサ
イザは、ＰＬＬに電源が供給されてからＰＬＬの動作が
安定状態になるまでの期間は、ＰＬＬがロック状態であ
るときの平均的な制御電圧をＶＣＯに供給する。具体的
には、ＶＣＯ（電圧制御発振回路）と、チャンネル指定
信号に応じて分周数を設定して前記ＶＣＯの出力信号を
分周する可変分周回路と、この可変分周回路の出力信号
と基準信号とを比較して位相差に応じたパルス信号を出
力する位相比較回路と、前記位相差に応じたパルス信号
に基づき位相差に応じた電圧を生成するチャージポンプ
回路と、前記位相差に応じた電圧を平滑化して前記ＶＣ
Ｏへ帰還するアクティブフィルタ回路とからなるＰＬＬ
を有し、起動信号に応じてオンオフする電源スイッチを
介して電源を供給されて起動するＰＬＬシンセサイザに
おいて、前記電源スイッチがオンして電源を供給したの
ち前記ＰＬＬが安定状態になるまでの時間だけ前記起動
信号を遅延させる遅延回路と、前記ＰＬＬがロック状態
であるときの前記チャージポンプ回路の出力電圧の平均
値に等しい電圧を発生するバイアス電圧発生回路と、前
記チャージポンプ回路の出力側に設けられて前記遅延回
路の出力に応じて動作し、前記チャージポンプ回路の出
力電圧および前記バイアス電圧発生回路の出力電圧のい
ずれか一方を選択して前記アクティブフィルタ回路へ送
出する切替スイッチとを備える。
イザは、ＰＬＬに電源が供給されてからＰＬＬの動作が
安定状態になるまでの期間は、ＰＬＬがロック状態であ
るときの平均的な制御電圧をＶＣＯに供給する。具体的
には、ＶＣＯ（電圧制御発振回路）と、チャンネル指定
信号に応じて分周数を設定して前記ＶＣＯの出力信号を
分周する可変分周回路と、この可変分周回路の出力信号
と基準信号とを比較して位相差に応じたパルス信号を出
力する位相比較回路と、前記位相差に応じたパルス信号
に基づき位相差に応じた電圧を生成するチャージポンプ
回路と、前記位相差に応じた電圧を平滑化して前記ＶＣ
Ｏへ帰還するアクティブフィルタ回路とからなるＰＬＬ
を有し、起動信号に応じてオンオフする電源スイッチを
介して電源を供給されて起動するＰＬＬシンセサイザに
おいて、前記電源スイッチがオンして電源を供給したの
ち前記ＰＬＬが安定状態になるまでの時間だけ前記起動
信号を遅延させる遅延回路と、前記ＰＬＬがロック状態
であるときの前記チャージポンプ回路の出力電圧の平均
値に等しい電圧を発生するバイアス電圧発生回路と、前
記チャージポンプ回路の出力側に設けられて前記遅延回
路の出力に応じて動作し、前記チャージポンプ回路の出
力電圧および前記バイアス電圧発生回路の出力電圧のい
ずれか一方を選択して前記アクティブフィルタ回路へ送
出する切替スイッチとを備える。
【０００７】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施形態を示すブロック
図であり、図２に示した従来例と同一構成要素には同一
符号を付している。
図であり、図２に示した従来例と同一構成要素には同一
符号を付している。
【０００９】ここで、可変分周回路２は、ＶＣＯ１の出
力信号Ｓ１が所定のチャンネル周波数になるように、チ
ャンネル指定信号Ｓ３に応じて分周数を設定して分周動
作を行う。位相比較回路３は、分周出力信号と基準信号
Ｓ０とを比較して位相差に応じたパルス信号を出力す
る。チャージポンプ回路５は、位相差に応じたパルス信
号に基づき位相差に応じた電圧を生成する。アクティブ
フィルタ回路６は、位相差に応じた電圧を平滑化してＶ
ＣＯ１へ帰還する。電源スイッチ７，８，９，１０は、
起動信号Ｓ２に応じてオンオフし、起動信号Ｓ２が動作
停止を示しているときは電源供給を停止し、消費電力の
低減をはかる。上述した各回路要素は従来例と同じであ
る。
力信号Ｓ１が所定のチャンネル周波数になるように、チ
ャンネル指定信号Ｓ３に応じて分周数を設定して分周動
作を行う。位相比較回路３は、分周出力信号と基準信号
Ｓ０とを比較して位相差に応じたパルス信号を出力す
る。チャージポンプ回路５は、位相差に応じたパルス信
号に基づき位相差に応じた電圧を生成する。アクティブ
フィルタ回路６は、位相差に応じた電圧を平滑化してＶ
ＣＯ１へ帰還する。電源スイッチ７，８，９，１０は、
起動信号Ｓ２に応じてオンオフし、起動信号Ｓ２が動作
停止を示しているときは電源供給を停止し、消費電力の
低減をはかる。上述した各回路要素は従来例と同じであ
る。
【００１０】ところで、起動時における突入電流を抑え
るために、切替スイッチ１１と、遅延回路１２と、バイ
アス電圧発生回路１３とを設けている。切替スイッチ１
１はチャージポンプ回路５の出力側に設けられ、遅延回
路１２により一定時間の遅延を受けた起動信号Ｓ４に応
じて動作し、チャージポンプ回路５の出力電圧Ｖ１およ
びバイアス電圧発生回路１３の出力電圧Ｖ２のいずれか
一方を選択する。
るために、切替スイッチ１１と、遅延回路１２と、バイ
アス電圧発生回路１３とを設けている。切替スイッチ１
１はチャージポンプ回路５の出力側に設けられ、遅延回
路１２により一定時間の遅延を受けた起動信号Ｓ４に応
じて動作し、チャージポンプ回路５の出力電圧Ｖ１およ
びバイアス電圧発生回路１３の出力電圧Ｖ２のいずれか
一方を選択する。
【００１１】遅延回路１２は、ＰＬＬに電源が供給され
てからＰＬＬの動作が安定状態になるまでの時間だけ起
動信号Ｓ２を遅延させ、起動信号Ｓ４として出力する。
また、バイアス電圧発生回路１３は、ＰＬＬがロック状
態であるときのチャージポンプ回路５の出力電圧Ｖ１の
平均的な電圧Ｖ２を発生し、アクティブフィルタ回路６
へ出力する。
てからＰＬＬの動作が安定状態になるまでの時間だけ起
動信号Ｓ２を遅延させ、起動信号Ｓ４として出力する。
また、バイアス電圧発生回路１３は、ＰＬＬがロック状
態であるときのチャージポンプ回路５の出力電圧Ｖ１の
平均的な電圧Ｖ２を発生し、アクティブフィルタ回路６
へ出力する。
【００１２】いま、起動信号Ｓ２が「Ｈ」レベルになっ
ているときは動作開始を示し、「Ｌ」レベルのときは動
作停止を示すものとすれば、切替スイッチ１１は、起動
信号Ｓ４が「Ｈ」レベルになっているとき、チャージポ
ンプ回路５の出力電圧Ｖ１を選択し、「Ｌ」レベルにな
っているとき、バイアス電圧発生回路１３の出力電圧Ｖ
２を選択する。
ているときは動作開始を示し、「Ｌ」レベルのときは動
作停止を示すものとすれば、切替スイッチ１１は、起動
信号Ｓ４が「Ｈ」レベルになっているとき、チャージポ
ンプ回路５の出力電圧Ｖ１を選択し、「Ｌ」レベルにな
っているとき、バイアス電圧発生回路１３の出力電圧Ｖ
２を選択する。
【００１３】このようにすることにより、起動信号Ｓ２
が「Ｈ」レベルになってＰＬＬに電源が供給されて起動
したとき、起動信号Ｓ４は「Ｌ」レベルであるので、切
替スイッチ１１はバイアス電圧発生回路１３の一定な出
力電圧Ｖ２を選択してアクティブフィルタ回路６に供給
し、その後、ＰＬＬが安定したときに起動信号Ｓ４が
「Ｈ」レベルとなり、切替スイッチ１１は出力電圧Ｖ１
を選択するので、起動時におけるチャージポンプ回路５
およびアクティブフィルタ回路６の大きな出力変動は発
生せず、従って、突入電流を抑えることができる。
が「Ｈ」レベルになってＰＬＬに電源が供給されて起動
したとき、起動信号Ｓ４は「Ｌ」レベルであるので、切
替スイッチ１１はバイアス電圧発生回路１３の一定な出
力電圧Ｖ２を選択してアクティブフィルタ回路６に供給
し、その後、ＰＬＬが安定したときに起動信号Ｓ４が
「Ｈ」レベルとなり、切替スイッチ１１は出力電圧Ｖ１
を選択するので、起動時におけるチャージポンプ回路５
およびアクティブフィルタ回路６の大きな出力変動は発
生せず、従って、突入電流を抑えることができる。
【００１４】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＬＬに電源が供給されてからＰＬＬの動作が安定状態に
なるまでの時間だけ、ＰＬＬがロック状態であるときの
平均的な電圧をＶＣＯに供給することにより、ＰＬＬシ
ンセサイザの起動時における突入電流を抑えて低消費電
力を実現できる。
ＬＬに電源が供給されてからＰＬＬの動作が安定状態に
なるまでの時間だけ、ＰＬＬがロック状態であるときの
平均的な電圧をＶＣＯに供給することにより、ＰＬＬシ
ンセサイザの起動時における突入電流を抑えて低消費電
力を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】従来のＰＬＬシンセサイザの一例を示すブロッ
ク図である。
ク図である。
１ ＶＣＯ（電圧制御発振回路） ２ 可変分周回路 ３ 位相比較回路 ５ チャージポンプ回路 ６ アクティブフィルタ回路 ７，８，９，１０ 電源スイッチ １１ 切替スイッチ １２ 遅延回路 １３ バイアス電圧発生回路 Ｓ０ 基準信号 Ｓ２，Ｓ４ 起動信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−305724（ＪＰ，Ａ) 特開 平６−104747（ＪＰ，Ａ) 特開 平６−61852（ＪＰ，Ａ) 特開 平５−37367（ＪＰ，Ａ) 特開 平６−252753（ＪＰ，Ａ) 特開 平３−273710（ＪＰ，Ａ) 特開 昭52−124847（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/23
Claims (1)
- 【請求項１】 ＶＣＯ（電圧制御発振回路）と、チャン
ネル指定信号に応じて分周数を設定して前記ＶＣＯの出
力信号を分周する可変分周回路と、この可変分周回路の
出力信号と基準信号とを比較して位相差に応じたパルス
信号を出力する位相比較回路と、前記位相差に応じたパ
ルス信号に基づき位相差に応じた電圧を生成するチャー
ジポンプ回路と、前記位相差に応じた電圧を平滑化して
前記ＶＣＯへ帰還するアクティブフィルタ回路とからな
るＰＬＬを有し、起動信号に応じてオンオフする電源ス
イッチを介して電源を供給されて起動するＰＬＬシンセ
サイザにおいて、前記電源スイッチを介して電源を供給
されたのちＰＬＬが安定状態になるまでの期間は、前記
チャージポンプ回路の出力電圧に代えて所定のバイアス
電圧を前記アクティブフィルタ回路へ供給するバイアス
供給手段を備え、このバイアス供給手段は、前記電源ス
イッチをオンして電源を供給したのちＰＬＬが安定状態
になるまでの時間だけ前記起動信号を遅延させる遅延回
路と、ＰＬＬがロック状態であるときの前記チャージポ
ンプ回路の出力電圧の平均値に等しい前記バイアス電圧
を発生するバイアス電圧発生回路と、前記遅延回路から
出力される起動信号に応じて動作し前記チャージポンプ
回路の出力電圧および前記バイアス電圧のいずれか一方
を選択して前記アクティブフィルタ回路へ送出する切替
スイッチとを備えることを特徴とするＰＬＬシンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279993A JP2919321B2 (ja) | 1995-10-27 | 1995-10-27 | Ｐｌｌシンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279993A JP2919321B2 (ja) | 1995-10-27 | 1995-10-27 | Ｐｌｌシンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130241A JPH09130241A (ja) | 1997-05-16 |
| JP2919321B2 true JP2919321B2 (ja) | 1999-07-12 |
Family
ID=17618818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7279993A Expired - Fee Related JP2919321B2 (ja) | 1995-10-27 | 1995-10-27 | Ｐｌｌシンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919321B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7782144B2 (en) | 2005-09-30 | 2010-08-24 | Fujitsu Semiconductor Limited | Active filter in PLL circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719693B1 (ko) * | 2006-02-15 | 2007-05-17 | 주식회사 하이닉스반도체 | Ｐｖｔ 변화에 둔감하게 안정적으로 동작하는 ｐｌｌ 및 그동작 방법 |
| US8063708B2 (en) * | 2007-05-16 | 2011-11-22 | Hynix Semiconductor Inc. | Phase locked loop and method for operating the same |
| KR101123073B1 (ko) * | 2009-05-21 | 2012-03-05 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 이를 이용한 반도체 메모리 장치 |
-
1995
- 1995-10-27 JP JP7279993A patent/JP2919321B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7782144B2 (en) | 2005-09-30 | 2010-08-24 | Fujitsu Semiconductor Limited | Active filter in PLL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09130241A (ja) | 1997-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |
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