JP2000134093A - Ｐｌｌシンセサイザ - Google Patents
ＰｌｌシンセサイザInfo
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- JP2000134093A JP2000134093A JP10304332A JP30433298A JP2000134093A JP 2000134093 A JP2000134093 A JP 2000134093A JP 10304332 A JP10304332 A JP 10304332A JP 30433298 A JP30433298 A JP 30433298A JP 2000134093 A JP2000134093 A JP 2000134093A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 起動時に電圧制御発振器の自走周波数からロ
ックアップを開始するため、目標の出力周波数に収束す
るまでの高速化が図れなかった。 【解決手段】 電圧制御発振器11と、可変分周器12と、
基準発振器15と、分周信号と基準周波数信号との周波数
差に応じた差異電圧ＶPDを出力する位相比較器13と、ル
ープフィルタ14と、目標とする周波数の出力周波数信号
が得られる直流制御電圧ＶC と略等しい電圧値の初期設
定電圧ＶR を出力する電圧レギュレータ17と、回路の電
源投入時に直流制御電圧ＶC として初期設定電圧ＶR を
出力した後、所定の時間Ｔにおいて発振周波数制御電圧
に切り換えるスイッチ18とを具備したＰＬＬシンセサイ
ザである。ロックアップ開始時の出力周波数と目標の出
力周波数との差が小さいため、収束に要する時間が少な
くて済み、起動時のロックアップタイムを高速化でき
る。
ックアップを開始するため、目標の出力周波数に収束す
るまでの高速化が図れなかった。 【解決手段】 電圧制御発振器11と、可変分周器12と、
基準発振器15と、分周信号と基準周波数信号との周波数
差に応じた差異電圧ＶPDを出力する位相比較器13と、ル
ープフィルタ14と、目標とする周波数の出力周波数信号
が得られる直流制御電圧ＶC と略等しい電圧値の初期設
定電圧ＶR を出力する電圧レギュレータ17と、回路の電
源投入時に直流制御電圧ＶC として初期設定電圧ＶR を
出力した後、所定の時間Ｔにおいて発振周波数制御電圧
に切り換えるスイッチ18とを具備したＰＬＬシンセサイ
ザである。ロックアップ開始時の出力周波数と目標の出
力周波数との差が小さいため、収束に要する時間が少な
くて済み、起動時のロックアップタイムを高速化でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は自動車電話やコード
レス電話等の移動体通信機器に使用されるＰＬＬ（Phas
e Locked Loop ）方式のシンセサイザに関し、特に電源
投入時からのロックアップタイムを高速化したＰＬＬシ
ンセサイザに関する。
レス電話等の移動体通信機器に使用されるＰＬＬ（Phas
e Locked Loop ）方式のシンセサイザに関し、特に電源
投入時からのロックアップタイムを高速化したＰＬＬシ
ンセサイザに関する。
【０００２】
【従来の技術】従来、一般的なＰＬＬシンセサイザは、
図２にブロック図で示すような回路により構成されてい
た。図２において、１は電圧制御発振器、２は可変分周
器、３は位相比較器、４はループフィルタ、５は基準発
振器、６は制御部を表わしている。電圧制御発振器１
は、これに入力される直流制御電圧ＶC に応じた周波数
の出力周波数信号を発振して出力するものである。ま
た、可変分周器２は、これに入力された信号、ここでは
電圧制御発振器１から入力される出力周波数信号の一部
を制御部６からのデジタル信号（周波数設定信号）に応
じた分周比で分周した分周信号を出力する。
図２にブロック図で示すような回路により構成されてい
た。図２において、１は電圧制御発振器、２は可変分周
器、３は位相比較器、４はループフィルタ、５は基準発
振器、６は制御部を表わしている。電圧制御発振器１
は、これに入力される直流制御電圧ＶC に応じた周波数
の出力周波数信号を発振して出力するものである。ま
た、可変分周器２は、これに入力された信号、ここでは
電圧制御発振器１から入力される出力周波数信号の一部
を制御部６からのデジタル信号（周波数設定信号）に応
じた分周比で分周した分周信号を出力する。
【０００３】このような回路構成の従来のＰＬＬシンセ
サイザによれば、この回路の電源がオンされる（投入さ
れる）と、まず電圧制御発振器１は、直流制御電圧ＶC
が入力されていないため、制御を受けない自走状態で発
振器の出力周波数の範囲内のある周波数の出力周波数信
号を出力する。この出力周波数信号の一部は可変分周器
２に入力されてその周波数を分周され、可変分周器２か
ら分周信号として出力される。この時、その周波数が何
分周されるかは制御部６から可変分周器２に入力される
周波数設定信号によって制御される。
サイザによれば、この回路の電源がオンされる（投入さ
れる）と、まず電圧制御発振器１は、直流制御電圧ＶC
が入力されていないため、制御を受けない自走状態で発
振器の出力周波数の範囲内のある周波数の出力周波数信
号を出力する。この出力周波数信号の一部は可変分周器
２に入力されてその周波数を分周され、可変分周器２か
ら分周信号として出力される。この時、その周波数が何
分周されるかは制御部６から可変分周器２に入力される
周波数設定信号によって制御される。
【０００４】可変分周器２により分周された電圧制御発
振器１からの出力周波数信号すなわち分周信号は、位相
比較器３の一方の入力信号となる。また、基準発振器５
からはＰＬＬシンセサイザの出力周波数信号の周波数の
基準となる周波数を持つ基準周波数信号が発振され、こ
の基準周波数信号が位相比較器３のもう一方の入力信号
となる。
振器１からの出力周波数信号すなわち分周信号は、位相
比較器３の一方の入力信号となる。また、基準発振器５
からはＰＬＬシンセサイザの出力周波数信号の周波数の
基準となる周波数を持つ基準周波数信号が発振され、こ
の基準周波数信号が位相比較器３のもう一方の入力信号
となる。
【０００５】位相比較器３は、これら２つの入力信号の
周波数の差に応じた差異電圧ＶPDをループフィルタ４へ
と出力する。ここで、位相比較器３の出力特性は、電圧
制御発振器１からの出力周波数信号の周波数が基準周波
数信号の周波数より高いときには出力周波数信号の周波
数を下げ、他方、出力周波数信号の周波数が基準周波数
信号の周波数より低いときには出力周波数信号の周波数
を上げるように、電圧制御発振器１の極性に応じて設定
されている。
周波数の差に応じた差異電圧ＶPDをループフィルタ４へ
と出力する。ここで、位相比較器３の出力特性は、電圧
制御発振器１からの出力周波数信号の周波数が基準周波
数信号の周波数より高いときには出力周波数信号の周波
数を下げ、他方、出力周波数信号の周波数が基準周波数
信号の周波数より低いときには出力周波数信号の周波数
を上げるように、電圧制御発振器１の極性に応じて設定
されている。
【０００６】ループフィルタ４は、この差異電圧ＶPDの
高周波成分を除去し、かつ平滑化することによって直流
化して、直流電圧である定電圧の直流制御電圧ＶC を作
って出力する。
高周波成分を除去し、かつ平滑化することによって直流
化して、直流電圧である定電圧の直流制御電圧ＶC を作
って出力する。
【０００７】ループフィルタ４から出力されたこの直流
制御電圧ＶC は電圧制御発振器１に入力される。この結
果、ＰＬＬシンセサイザからの出力信号となる電圧制御
発振器１からの出力周波数信号の周波数が直流制御電圧
ＶC に応じた所定の周波数に制御されて、このＰＬＬシ
ンセサイザの出力周波数が決定される。
制御電圧ＶC は電圧制御発振器１に入力される。この結
果、ＰＬＬシンセサイザからの出力信号となる電圧制御
発振器１からの出力周波数信号の周波数が直流制御電圧
ＶC に応じた所定の周波数に制御されて、このＰＬＬシ
ンセサイザの出力周波数が決定される。
【０００８】すなわち、これら電圧制御発振器１・可変
分周器２・位相比較器３およびループフィルタ４によっ
て構成されるループによって、位相比較器３へ入力され
る２つの信号である分周信号および基準周波数信号の周
波数が一致して差異電圧ＶPDを０Ｖとするように電圧制
御発振器１に対してフィードバックがかかるため、最終
的に制御部６からの周波数設定信号により設定される周
波数を持つ発振信号が出力周波数信号として得られるよ
うな定常状態に入ることとなる。
分周器２・位相比較器３およびループフィルタ４によっ
て構成されるループによって、位相比較器３へ入力され
る２つの信号である分周信号および基準周波数信号の周
波数が一致して差異電圧ＶPDを０Ｖとするように電圧制
御発振器１に対してフィードバックがかかるため、最終
的に制御部６からの周波数設定信号により設定される周
波数を持つ発振信号が出力周波数信号として得られるよ
うな定常状態に入ることとなる。
【０００９】ここで、このフィードバックル一プが制御
部６からの周波数設定信号を受けてから、ループの系が
定常状態に落ちついて目的の周波数をもつ発振信号が出
力されるようになるまでの時間をロックアップタイムと
呼ぶ。
部６からの周波数設定信号を受けてから、ループの系が
定常状態に落ちついて目的の周波数をもつ発振信号が出
力されるようになるまでの時間をロックアップタイムと
呼ぶ。
【００１０】
【発明が解決しようとする課題】このようなＰＬＬシン
セサイザに対しては、例えば通信方式が時分割多重であ
る場合には高速にチャンネルを切り換える必要があるこ
と等から、ロックアップタイムの高速化が要求されてい
る。中でも、起動後に直ちに通信を開始する必要のある
通信システムの場合に、起動時すなわち電源投入から定
常状態になるまでのロックアップタイムの高速化の要求
が高まっている。
セサイザに対しては、例えば通信方式が時分割多重であ
る場合には高速にチャンネルを切り換える必要があるこ
と等から、ロックアップタイムの高速化が要求されてい
る。中でも、起動後に直ちに通信を開始する必要のある
通信システムの場合に、起動時すなわち電源投入から定
常状態になるまでのロックアップタイムの高速化の要求
が高まっている。
【００１１】しかしながら、上記のような従来のＰＬＬ
シンセサイザにおいては、そのような要求に応えるため
の起動時のロックアップタイムの高速化には限界があっ
た。
シンセサイザにおいては、そのような要求に応えるため
の起動時のロックアップタイムの高速化には限界があっ
た。
【００１２】すなわち、ＰＬＬシンセサイザの起動時に
おいて、その瞬間には電圧制御発振器１は直流制御電圧
ＶC による出力周波数の制御を受けない自走状態にあ
り、発振可能な出力周波数範囲内において自走周波数の
出力周波数信号を出力する。この自走周波数から目的の
出力周波数に収束するまでにはループ上で少なくとも数
回の帰還が行なわれることとなるため、この回数が多い
ほど、換言すれば自走周波数と目的の出力周波数との周
波数差が大きいほど、目的の定常状態に安定するまで時
間がかかるため、起動時のロックアップタイムの高速化
が図れないという問題点があった。
おいて、その瞬間には電圧制御発振器１は直流制御電圧
ＶC による出力周波数の制御を受けない自走状態にあ
り、発振可能な出力周波数範囲内において自走周波数の
出力周波数信号を出力する。この自走周波数から目的の
出力周波数に収束するまでにはループ上で少なくとも数
回の帰還が行なわれることとなるため、この回数が多い
ほど、換言すれば自走周波数と目的の出力周波数との周
波数差が大きいほど、目的の定常状態に安定するまで時
間がかかるため、起動時のロックアップタイムの高速化
が図れないという問題点があった。
【００１３】本発明は上記従来技術における問題点に鑑
みてなされたものであり、その目的は、電圧制御発振器
を電源投入から高速でロックアップさせることができ、
それにより起動後に直ちに通信を開始する必要がある通
信システムに対する起動時のロックアップタイムの高速
化の要求にも十分に応えることができるＰＬＬシンセサ
イザを提供することにある。
みてなされたものであり、その目的は、電圧制御発振器
を電源投入から高速でロックアップさせることができ、
それにより起動後に直ちに通信を開始する必要がある通
信システムに対する起動時のロックアップタイムの高速
化の要求にも十分に応えることができるＰＬＬシンセサ
イザを提供することにある。
【００１４】
【課題を解決するための手段】本発明のＰＬＬシンセサ
イザは、直流制御電圧が入力され、その電圧に応じた出
力周波数信号を出力する電圧制御発振器と、前記出力周
波数信号の一部と周波数設定信号とが入力され、この周
波数設定信号に応じた分周比で前記周波数信号を分周し
た分周信号を出力する可変分周器と、基準周波数信号を
出力する基準発振器と、前記分周信号と前記基準周波数
信号とが入力され、両信号の周波数差に応じた差異電圧
を出力する位相比較器と、前記差異電圧が入力され、こ
れを直流化して発振周波数制御電圧を出力するループフ
ィルタと、目標とする周波数の前記出力周波数信号を出
力するように前記電圧制御発振器を制御する直流制御電
圧と略等しい電圧値の初期設定電圧を出力する電圧レギ
ュレータと、前記発振周波数制御電圧と前記初期設定電
圧とが入力され、回路の電源投入時に前記直流制御電圧
として前記初期設定電圧を出力した後、所定の時間Ｔに
おいて前記発振周波数制御電圧に切り換えて出力するス
イッチとを具備して成るＰＬＬシンセサイザであって、
前記電圧制御発振器の電源投入時から出力周波数信号を
出力するまでの立ち上がり時間をｔ１、前記直流制御電
圧に応じて前記出力周波数信号の周波数を制御するまで
の時間をｔ２とし、回路の電源投入時から前記スイッチ
を前記発振周波数制御電圧側に設定した場合のＰＬＬ回
路のロックアップ時間をｔ３としたとき、前記所定の時
間Ｔをｔ１＜Ｔ＜ｔ３−ｔ２に設定したことを特徴とす
るものである。
イザは、直流制御電圧が入力され、その電圧に応じた出
力周波数信号を出力する電圧制御発振器と、前記出力周
波数信号の一部と周波数設定信号とが入力され、この周
波数設定信号に応じた分周比で前記周波数信号を分周し
た分周信号を出力する可変分周器と、基準周波数信号を
出力する基準発振器と、前記分周信号と前記基準周波数
信号とが入力され、両信号の周波数差に応じた差異電圧
を出力する位相比較器と、前記差異電圧が入力され、こ
れを直流化して発振周波数制御電圧を出力するループフ
ィルタと、目標とする周波数の前記出力周波数信号を出
力するように前記電圧制御発振器を制御する直流制御電
圧と略等しい電圧値の初期設定電圧を出力する電圧レギ
ュレータと、前記発振周波数制御電圧と前記初期設定電
圧とが入力され、回路の電源投入時に前記直流制御電圧
として前記初期設定電圧を出力した後、所定の時間Ｔに
おいて前記発振周波数制御電圧に切り換えて出力するス
イッチとを具備して成るＰＬＬシンセサイザであって、
前記電圧制御発振器の電源投入時から出力周波数信号を
出力するまでの立ち上がり時間をｔ１、前記直流制御電
圧に応じて前記出力周波数信号の周波数を制御するまで
の時間をｔ２とし、回路の電源投入時から前記スイッチ
を前記発振周波数制御電圧側に設定した場合のＰＬＬ回
路のロックアップ時間をｔ３としたとき、前記所定の時
間Ｔをｔ１＜Ｔ＜ｔ３−ｔ２に設定したことを特徴とす
るものである。
【００１５】本発明のＰＬＬシンセサイザによれば、Ｐ
ＬＬシンセサイザの起動時に、電圧制御発振器への直流
制御電圧として、通常の定常状態での目標とする周波数
の出力周波数信号が得られるような発振周波数制御電圧
の電圧値と略等しい電圧値の電圧を初期設定電圧として
電圧レギュレータからスイッチを介して入力し、その状
態から回路の電源を投入してＰＬＬによるロックアップ
動作を開始させ、その後の所定の時間Ｔにおいてスイッ
チにより直流制御電圧をＰＬＬにおける発振周波数制御
電圧に切り換えるものとしたことにより、従来のように
自走状態から開始するロックアップに比べて、出力周波
数信号が目標とする周波数に収束するまでのループ上で
の帰還の回数が少なくなり、目標とする周波数の出力周
波数信号に収束するまでの直流制御電圧の変化、ひいて
は出力周波数信号の周波数の変化幅を最小限に抑えるこ
とができ、起動時のロックアップタイムを高速化するこ
とができる。
ＬＬシンセサイザの起動時に、電圧制御発振器への直流
制御電圧として、通常の定常状態での目標とする周波数
の出力周波数信号が得られるような発振周波数制御電圧
の電圧値と略等しい電圧値の電圧を初期設定電圧として
電圧レギュレータからスイッチを介して入力し、その状
態から回路の電源を投入してＰＬＬによるロックアップ
動作を開始させ、その後の所定の時間Ｔにおいてスイッ
チにより直流制御電圧をＰＬＬにおける発振周波数制御
電圧に切り換えるものとしたことにより、従来のように
自走状態から開始するロックアップに比べて、出力周波
数信号が目標とする周波数に収束するまでのループ上で
の帰還の回数が少なくなり、目標とする周波数の出力周
波数信号に収束するまでの直流制御電圧の変化、ひいて
は出力周波数信号の周波数の変化幅を最小限に抑えるこ
とができ、起動時のロックアップタイムを高速化するこ
とができる。
【００１６】
【発明の実施の形態】以下、図面を参照しつつ本発明を
詳細に説明する。
詳細に説明する。
【００１７】図１は本発明のＰＬＬシンセサイザの実施
の形態の一例の回路構成を示すブロック図である。
の形態の一例の回路構成を示すブロック図である。
【００１８】図１において、11は直流制御電圧ＶC によ
って決まる出力周波数を発振して出力する電圧制御発振
器、12は電圧制御発振器11の出力である出力周波数信号
の一部が入力されてその周波数を制御部16からのデジタ
ル信号（周波数設定信号）に応じた分周比で分周した分
周信号を出力する可変分周器である。
って決まる出力周波数を発振して出力する電圧制御発振
器、12は電圧制御発振器11の出力である出力周波数信号
の一部が入力されてその周波数を制御部16からのデジタ
ル信号（周波数設定信号）に応じた分周比で分周した分
周信号を出力する可変分周器である。
【００１９】13は可変分周器12の出力である分周信号と
周波数設定の基準となる基準発振器15の出力である基準
周波数信号とが入力され、２つの入力を位相比較してそ
れらの周波数差に応じた差異電圧ＶPDを出力する位相比
較器、14は差異電圧ＶPDが入力され、この差異電圧ＶPD
の高周波成分を除去し、かつ平滑化することによって直
流化して、直流制御電圧ＶC としての発振周波数制御電
圧を作って出力するループフィルタである。
周波数設定の基準となる基準発振器15の出力である基準
周波数信号とが入力され、２つの入力を位相比較してそ
れらの周波数差に応じた差異電圧ＶPDを出力する位相比
較器、14は差異電圧ＶPDが入力され、この差異電圧ＶPD
の高周波成分を除去し、かつ平滑化することによって直
流化して、直流制御電圧ＶC としての発振周波数制御電
圧を作って出力するループフィルタである。
【００２０】なお、前述のように位相比較器13は、電圧
制御発振器11からの出力周波数信号の周波数が基準周波
数信号の周波数より高いときには出力周波数信号の周波
数を下げ、他方、出力周波数信号の周波数が基準周波数
信号の周波数より低いときには出力周波数信号の周波数
を上げるように、その出力特性が電圧制御発振器11の極
性に応じて設定されている。
制御発振器11からの出力周波数信号の周波数が基準周波
数信号の周波数より高いときには出力周波数信号の周波
数を下げ、他方、出力周波数信号の周波数が基準周波数
信号の周波数より低いときには出力周波数信号の周波数
を上げるように、その出力特性が電圧制御発振器11の極
性に応じて設定されている。
【００２１】15は周波数設定の基準となる基準周波数信
号を出力する基準発振器15であり、通常は、水晶発振子
を使用して所定の発振周波数の周波数信号を基準周波数
信号として出力する水晶発振回路等が用いられる。
号を出力する基準発振器15であり、通常は、水晶発振子
を使用して所定の発振周波数の周波数信号を基準周波数
信号として出力する水晶発振回路等が用いられる。
【００２２】16は制御部であり、17は電圧レギュレー
タ、18はスイッチである。
タ、18はスイッチである。
【００２３】制御部16は、周波数設定信号としてのデジ
タル信号を可変分周器12に与えて可変分周器12の分周比
を設定するとともに、スイッチ制御信号ＶS を出力して
スイッチ18の切り換えを制御する。
タル信号を可変分周器12に与えて可変分周器12の分周比
を設定するとともに、スイッチ制御信号ＶS を出力して
スイッチ18の切り換えを制御する。
【００２４】なお、このＰＬＬシンセサイザの出力信
号、すなわち電圧制御発振器11の出力周波数信号の周波
数は、制御部16から可変分周器12に入力される周波数設
定信号によって可変分周器12の分周比を設定することに
よって決められる。
号、すなわち電圧制御発振器11の出力周波数信号の周波
数は、制御部16から可変分周器12に入力される周波数設
定信号によって可変分周器12の分周比を設定することに
よって決められる。
【００２５】このような制御部16としては、例えば上記
の周波数設定信号およびスイッチ制御信号ＶS を発生さ
せるソフトウェアを備えたＩＣ（集積回路）等を用いる
のが適当である。
の周波数設定信号およびスイッチ制御信号ＶS を発生さ
せるソフトウェアを備えたＩＣ（集積回路）等を用いる
のが適当である。
【００２６】電圧レギュレータ17は、このＰＬＬシンセ
サイザが目標とする周波数の出力周波数信号を出力する
ように電圧制御発振器11を制御する直流制御電圧ＶC 、
つまり目標とする周波数の発振周波数制御電圧とほぼ等
しい電圧値に設定される初期設定電圧ＶR を出力する。
サイザが目標とする周波数の出力周波数信号を出力する
ように電圧制御発振器11を制御する直流制御電圧ＶC 、
つまり目標とする周波数の発振周波数制御電圧とほぼ等
しい電圧値に設定される初期設定電圧ＶR を出力する。
【００２７】このような電圧レギュレータ17としては、
例えば一般的な電圧レギュレータＩＣ等を用いればよ
い。
例えば一般的な電圧レギュレータＩＣ等を用いればよ
い。
【００２８】スイッチ18は、電圧制御発振器11の直流制
御電圧ＶC の入力端子に対して、ループフィルタ14から
の発振周波数制御電圧もしくは電圧レギュレータ17から
の初期設定電圧ＶR のいずれかを、制御部16からのスイ
ッチ制御信号ＶS に基づき切り換えて出力するものであ
る。
御電圧ＶC の入力端子に対して、ループフィルタ14から
の発振周波数制御電圧もしくは電圧レギュレータ17から
の初期設定電圧ＶR のいずれかを、制御部16からのスイ
ッチ制御信号ＶS に基づき切り換えて出力するものであ
る。
【００２９】このスイッチ18による入力の切り換えは、
電圧制御発振器11の電源投入時から出力周波数信号を出
力するまでの立ち上がり時間をｔ１とし、電圧制御発振
器11が直流制御電圧ＶC の変化に応じて出力周波数信号
の周波数を制御するまでの時間をｔ２とし、回路の電源
投入時からスイッチ18を発振周波数制御電圧側に設定し
た場合のＰＬＬ回路のロックアップ時間をｔ３としたと
き、まず電源投入時に初期設定電圧ＶR 側に設定してお
いてこの初期設定電圧ＶR を直流制御電圧ＶCとして出
力した後、電源投入からｔ１＜Ｔ＜ｔ３−ｔ２である所
定の時間Ｔにおいてループフィルタ14からの発振周波数
制御電圧側に切り換えて、この発振周波数制御電圧を直
流制御電圧ＶC として出力するように設定する。このよ
うな設定は、電圧制御発振器11およびこのＰＬＬ回路の
特性に応じて、制御部16により容易に行なえるものであ
る。
電圧制御発振器11の電源投入時から出力周波数信号を出
力するまでの立ち上がり時間をｔ１とし、電圧制御発振
器11が直流制御電圧ＶC の変化に応じて出力周波数信号
の周波数を制御するまでの時間をｔ２とし、回路の電源
投入時からスイッチ18を発振周波数制御電圧側に設定し
た場合のＰＬＬ回路のロックアップ時間をｔ３としたと
き、まず電源投入時に初期設定電圧ＶR 側に設定してお
いてこの初期設定電圧ＶR を直流制御電圧ＶCとして出
力した後、電源投入からｔ１＜Ｔ＜ｔ３−ｔ２である所
定の時間Ｔにおいてループフィルタ14からの発振周波数
制御電圧側に切り換えて、この発振周波数制御電圧を直
流制御電圧ＶC として出力するように設定する。このよ
うな設定は、電圧制御発振器11およびこのＰＬＬ回路の
特性に応じて、制御部16により容易に行なえるものであ
る。
【００３０】このようなスイッチ18としては、例えばデ
ジタル信号の入力によって切り換え可能なアナログスイ
ッチ等を用いるのが適当である。
ジタル信号の入力によって切り換え可能なアナログスイ
ッチ等を用いるのが適当である。
【００３１】このように、本発明のＰＬＬシンセサイザ
は、電圧制御発振器11と、可変分周器12と、分周信号と
基準発振器15からの基準周波数信号とが入力される位相
比較器13と、ループフィルタ14と、電圧レギュレータ17
と、直流制御電圧ＶC として初期設定電圧ＶR とループ
フィルタ14からの発振周波数制御電圧とのいずれかを切
り換えて出力するスイッチ７とにより、ＰＬＬ回路のフ
ィードバックループを構成している。
は、電圧制御発振器11と、可変分周器12と、分周信号と
基準発振器15からの基準周波数信号とが入力される位相
比較器13と、ループフィルタ14と、電圧レギュレータ17
と、直流制御電圧ＶC として初期設定電圧ＶR とループ
フィルタ14からの発振周波数制御電圧とのいずれかを切
り換えて出力するスイッチ７とにより、ＰＬＬ回路のフ
ィードバックループを構成している。
【００３２】次に、このような本発明のＰＬＬシンセサ
イザの動作について説明する。
イザの動作について説明する。
【００３３】まず、予め従来のＰＬＬシンセサイザと同
様のフィードバックループを構成する状態であるスイッ
チ18を発振周波数制御電圧側に設定した状態において、
所望の出力周波数が得られる定常状態での電圧制御発振
器11に対する直流制御電圧ＶC である発振周波数制御電
圧を測定し、その電圧値とほぼ等しくなるように電圧レ
ギュレータ17の初期設定電圧ＶR を設定する。
様のフィードバックループを構成する状態であるスイッ
チ18を発振周波数制御電圧側に設定した状態において、
所望の出力周波数が得られる定常状態での電圧制御発振
器11に対する直流制御電圧ＶC である発振周波数制御電
圧を測定し、その電圧値とほぼ等しくなるように電圧レ
ギュレータ17の初期設定電圧ＶR を設定する。
【００３４】そして、制御部16からのスイッチ制御信号
ＶS により、回路の電源投入時にはスイッチ18が初期設
定電圧ＶR 側となっているようにスイッチ18を設定す
る。
ＶS により、回路の電源投入時にはスイッチ18が初期設
定電圧ＶR 側となっているようにスイッチ18を設定す
る。
【００３５】これにより、ＰＬＬシンセサイザの回路に
電源を投入した起動の瞬間には、電圧制御発振器11には
直流制御電圧ＶC として電圧レギュレータ17からスイッ
チ18を介して初期設定電圧ＶR が入力され、電圧制御発
振器11からこれに応じた周波数の出力周波数信号が直ち
に発振され出力される。
電源を投入した起動の瞬間には、電圧制御発振器11には
直流制御電圧ＶC として電圧レギュレータ17からスイッ
チ18を介して初期設定電圧ＶR が入力され、電圧制御発
振器11からこれに応じた周波数の出力周波数信号が直ち
に発振され出力される。
【００３６】そして、電源投入後、前述の所定の時間Ｔ
において制御部16からのスイッチ制御信号ＶS によりス
イッチ18を発振周波数制御電圧側に切り換えることによ
り、起動からその所定の時間Ｔが経過した時にフィード
バックループが接続されてループフィルタ14からの発振
周波数設定電圧が直流制御電圧ＶC として電圧制御発振
器11に入力され、ここから通常のＰＬＬの動作となる。
このとき、時間Ｔは自走状態からのロックアップタイム
ｔ３に対してｔ３−ｔ２より小さく、ｔ１よりは大きく
設定する。また、このとき、Ｔをできるだけ小さくする
ほど、本発明による効果をより一層期待できるものとな
る。
において制御部16からのスイッチ制御信号ＶS によりス
イッチ18を発振周波数制御電圧側に切り換えることによ
り、起動からその所定の時間Ｔが経過した時にフィード
バックループが接続されてループフィルタ14からの発振
周波数設定電圧が直流制御電圧ＶC として電圧制御発振
器11に入力され、ここから通常のＰＬＬの動作となる。
このとき、時間Ｔは自走状態からのロックアップタイム
ｔ３に対してｔ３−ｔ２より小さく、ｔ１よりは大きく
設定する。また、このとき、Ｔをできるだけ小さくする
ほど、本発明による効果をより一層期待できるものとな
る。
【００３７】これにより、ＰＬＬ回路は高速にロックア
ップされて定常状態となり、電圧制御発振器11は発振周
波数設定電圧に応じた周波数の出力周波数信号を出力す
る。
ップされて定常状態となり、電圧制御発振器11は発振周
波数設定電圧に応じた周波数の出力周波数信号を出力す
る。
【００３８】そして、この出力周波数信号は可変分周器
12においてその周波数を制御部16からの周波数設定信号
によって制御される分周比で分周され、それによりＰＬ
Ｌシンセサイザの出力周波数が決定されることとなる。
12においてその周波数を制御部16からの周波数設定信号
によって制御される分周比で分周され、それによりＰＬ
Ｌシンセサイザの出力周波数が決定されることとなる。
【００３９】なお、この可変分周器12において分周され
た分周信号は、位相比較器13の一方の入力となる。他
方、基準発振器15からはＰＬＬシンセサイザの出力周波
数信号の周波数の基準となる周波数をもつ基準周波数信
号が発振され、位相比較器13のもう一方の入力となる。
また、位相比較器13はこれら２つの入力信号の周波数の
差に比例した差異電圧ＶPDをループフィルタ14へと出力
し、ループフィルタ14ではこの差異電圧ＶPDを直流化し
て定電圧の発振周波数制御電圧を出力し、この発振周波
数制御電圧はスイッチ18を介して直流制御電圧ＶC とし
て電圧制御発振器11に入力されて、出力周波数信号の周
波数が制御される。
た分周信号は、位相比較器13の一方の入力となる。他
方、基準発振器15からはＰＬＬシンセサイザの出力周波
数信号の周波数の基準となる周波数をもつ基準周波数信
号が発振され、位相比較器13のもう一方の入力となる。
また、位相比較器13はこれら２つの入力信号の周波数の
差に比例した差異電圧ＶPDをループフィルタ14へと出力
し、ループフィルタ14ではこの差異電圧ＶPDを直流化し
て定電圧の発振周波数制御電圧を出力し、この発振周波
数制御電圧はスイッチ18を介して直流制御電圧ＶC とし
て電圧制御発振器11に入力されて、出力周波数信号の周
波数が制御される。
【００４０】そして、これら電圧制御発振器11・可変分
周器12・位相比較器13・ループフィルタ14およびスイッ
チ18によって構成されるループによって、位相比較器13
へ入力される２つの信号である分周信号および基準周波
数信号の周波数が一致して差異電圧ＶPDを０Ｖとするよ
うに電圧制御発振器11に対してフィードバックがかかる
ため、最終的に制御部16からの周波数設定信号により設
定される周波数を持つ発振信号が出力周波数信号として
得られるような定常状態に入ることとなる。
周器12・位相比較器13・ループフィルタ14およびスイッ
チ18によって構成されるループによって、位相比較器13
へ入力される２つの信号である分周信号および基準周波
数信号の周波数が一致して差異電圧ＶPDを０Ｖとするよ
うに電圧制御発振器11に対してフィードバックがかかる
ため、最終的に制御部16からの周波数設定信号により設
定される周波数を持つ発振信号が出力周波数信号として
得られるような定常状態に入ることとなる。
【００４１】このように、本発明のＰＬＬシンセサイザ
によれば、上記のような構成にすることにより電圧制御
発振器11は電源投入時から収束する目標の出力周波数に
近い周波数からロックアップを始めることができるた
め、その目標の出力周波数に収束するまでのループ上で
の帰還の回数を少なくすることができ、これにより起動
時のロックアップタイムを高速化することができる。
によれば、上記のような構成にすることにより電圧制御
発振器11は電源投入時から収束する目標の出力周波数に
近い周波数からロックアップを始めることができるた
め、その目標の出力周波数に収束するまでのループ上で
の帰還の回数を少なくすることができ、これにより起動
時のロックアップタイムを高速化することができる。
【００４２】なお、本発明は以下の例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲で種々の変更
・改良を施すことは何ら差し支えない。
ではなく、本発明の要旨を逸脱しない範囲で種々の変更
・改良を施すことは何ら差し支えない。
【００４３】
【発明の効果】以上のように、本発明のＰＬＬシンセサ
イザによれば、ＰＬＬシンセサイザ起動時にＰＬＬルー
プ上の電圧制御発振器に対して、目標とする周波数の出
力周波数信号を出力するように制御する直流制御電圧と
略等しい電圧値の初期設定電圧を直流制御電圧として電
圧レギュレータから与えるとともに、その後、所定の時
間Ｔにおいて発振周波数制御電圧側に切り換えてループ
フィルタからの発振周波数制御電圧を直流制御電圧とし
て出力するスイッチを具備したことによって、収束する
べき目標の出力周波数に近い周波数からロックアップ動
作を始めることができ、従来のように電圧制御発振器の
自走周波数からロックアップ動作を始める場合に比べ
て、ロックアップ開始時の周波数と目標の周波数との差
が小さいためロックアップまでに要するループ上での帰
還の回数が少なくて済み、その結果、起動時のロックア
ップタイムの高速化が実現できる。
イザによれば、ＰＬＬシンセサイザ起動時にＰＬＬルー
プ上の電圧制御発振器に対して、目標とする周波数の出
力周波数信号を出力するように制御する直流制御電圧と
略等しい電圧値の初期設定電圧を直流制御電圧として電
圧レギュレータから与えるとともに、その後、所定の時
間Ｔにおいて発振周波数制御電圧側に切り換えてループ
フィルタからの発振周波数制御電圧を直流制御電圧とし
て出力するスイッチを具備したことによって、収束する
べき目標の出力周波数に近い周波数からロックアップ動
作を始めることができ、従来のように電圧制御発振器の
自走周波数からロックアップ動作を始める場合に比べ
て、ロックアップ開始時の周波数と目標の周波数との差
が小さいためロックアップまでに要するループ上での帰
還の回数が少なくて済み、その結果、起動時のロックア
ップタイムの高速化が実現できる。
【００４４】これにより、本発明によれば、起動後に直
ちに通信を開始するような通信システムに対する起動時
のロックアップタイムの高速化の要求にも十分に応える
ことができるＰＬＬシンセサイザを提供することができ
た。
ちに通信を開始するような通信システムに対する起動時
のロックアップタイムの高速化の要求にも十分に応える
ことができるＰＬＬシンセサイザを提供することができ
た。
【図１】本発明のＰＬＬシンセサイザの実施の形態の一
例の回路構成を示すブロック図である。
例の回路構成を示すブロック図である。
【図２】従来のＰＬＬシンセサイザの回路構成を示すブ
ロック図である。
ロック図である。
11・・・電圧制御発振器 12・・・可変分周器 13・・・位相比較器 14・・・ループフィルタ 15・・・基準発振器 16・・・制御部 17・・・電圧レギュレータ 18・・・スイッチ Ｖc ・・・発振周波数制御電圧 ＶPD・・・差異電圧 ＶR ・・・初期設定電圧 ＶS ・・・スイッチ制御電圧
Claims (1)
- 【請求項１】直流制御電圧が入力され、その電圧に応じ
た出力周波数信号を出力する電圧制御発振器と、 前記出力周波数信号の一部と周波数設定信号とが入力さ
れ、該周波数設定信号に応じた分周比で前記周波数信号
を分周した分周信号を出力する可変分周器と、 基準周波数信号を出力する基準発振器と、 前記分周信号と前記基準周波数信号とが入力され、両信
号の周波数差に応じた差異電圧を出力する位相比較器
と、 前記差異電圧が入力され、これを直流化して発振周波数
制御電圧を出力するループフィルタと、 目標とする周波数の前記出力周波数信号を出力するよう
に前記電圧制御発振器を制御する直流制御電圧と略等し
い電圧値の初期設定電圧を出力する電圧レギュレータ
と、 前記発振周波数制御電圧と前記初期設定電圧とが入力さ
れ、回路の電源投入時に前記直流制御電圧として前記初
期設定電圧を出力した後、所定の時間Ｔにおいて前記発
振周波数制御電圧に切り換えて出力するスイッチとを具
備して成るＰＬＬシンセサイザであって、 前記電圧制御発振器の電源投入時から出力周波数信号を
出力するまでの立ち上がり時間をｔ１、前記直流制御電
圧に応じて前記出力周波数信号の周波数を制御するまで
の時間をｔ２とし、回路の電源投入時から前記スイッチ
を前記発振周波数制御電圧側に設定した場合のＰＬＬ回
路のロックアップ時間をｔ３としたとき、前記所定の時
間Ｔをｔ１＜Ｔ＜ｔ３−ｔ２に設定したことを特徴とす
るＰＬＬシンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304332A JP2000134093A (ja) | 1998-10-26 | 1998-10-26 | Ｐｌｌシンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304332A JP2000134093A (ja) | 1998-10-26 | 1998-10-26 | Ｐｌｌシンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000134093A true JP2000134093A (ja) | 2000-05-12 |
Family
ID=17931740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10304332A Pending JP2000134093A (ja) | 1998-10-26 | 1998-10-26 | Ｐｌｌシンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000134093A (ja) |
-
1998
- 1998-10-26 JP JP10304332A patent/JP2000134093A/ja active Pending
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