JPS62176331A - フエ−ズロツクル−プ回路 - Google Patents
フエ−ズロツクル−プ回路Info
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- JPS62176331A JPS62176331A JP61018611A JP1861186A JPS62176331A JP S62176331 A JPS62176331 A JP S62176331A JP 61018611 A JP61018611 A JP 61018611A JP 1861186 A JP1861186 A JP 1861186A JP S62176331 A JPS62176331 A JP S62176331A
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- Japan
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- circuit
- frequency
- controlled oscillator
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- Pending
Links
- 230000010355 oscillation Effects 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000010587 phase diagram Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
出力発振信号を基準周波数信号と位相比較し、その結果
得られる低周波信号により電圧制御発振器を基準周波数
に引込むフェーズロックループ回路において、初期値設
定回路を設け、予め制御電圧を付与することにより基準
周波数信号による引込みを迅速ならしめたものである。
得られる低周波信号により電圧制御発振器を基準周波数
に引込むフェーズロックループ回路において、初期値設
定回路を設け、予め制御電圧を付与することにより基準
周波数信号による引込みを迅速ならしめたものである。
本発明は電圧制御発振器に用いるフェーズロックループ
回路の改良に関する。
回路の改良に関する。
電圧制御発振器は発振周波数が制御電圧によって調整可
能である。発振周波数が高過ぎる場合には制御電圧を調
整して発振周波数を低下させ、また低過ぎる場合には逆
に高める様に制御電圧を制御して安定な発振周波数を実
現することが出来る。
能である。発振周波数が高過ぎる場合には制御電圧を調
整して発振周波数を低下させ、また低過ぎる場合には逆
に高める様に制御電圧を制御して安定な発振周波数を実
現することが出来る。
従って制御電圧を発生する回路が電圧制御発振器に安定
且つ迅速に所望の発振周波数となるような制御電圧を供
給出来ることが望ましい。
且つ迅速に所望の発振周波数となるような制御電圧を供
給出来ることが望ましい。
従来電圧制御発振器から安定した発振周波数信号を得る
ため、基準周波数信号を用い、電圧制御発振器の発振信
号と位相比較を行い、位相差に応じた低周波数信号を制
御電圧としている。
ため、基準周波数信号を用い、電圧制御発振器の発振信
号と位相比較を行い、位相差に応じた低周波数信号を制
御電圧としている。
第５図はかかる従来例におけるフェーズロックル−プ回
路を備える発振装置のブロック回路図を示す。
路を備える発振装置のブロック回路図を示す。
図において、１は電圧制御発振器、２は電圧制御回路、
３は位相比較回路である。位相比較回路３へは基準周波
数信号と電圧制御発振器１の出力の一部が分周回路１０
にて分周されて供給される。電圧制御回路２は低域フィ
ルタを備え、位相差に応じた直流電圧を発生し、電圧制
御発振器１の発振周波数を制御する。
３は位相比較回路である。位相比較回路３へは基準周波
数信号と電圧制御発振器１の出力の一部が分周回路１０
にて分周されて供給される。電圧制御回路２は低域フィ
ルタを備え、位相差に応じた直流電圧を発生し、電圧制
御発振器１の発振周波数を制御する。
第６図は制御電圧Ｖと発振周波数［の関係を示す。電圧
制御発振器は電圧Ｖにより周波数ｒを変えるが、図示Ａ
点へ電圧が上昇し、電圧制御発振器の初期最小発振周波
数からＢ点付近の周波数に達すには、電圧制御立上がり
時間が必要であり、フェーズロックループ回路の安定時
間に影響を与える。
制御発振器は電圧Ｖにより周波数ｒを変えるが、図示Ａ
点へ電圧が上昇し、電圧制御発振器の初期最小発振周波
数からＢ点付近の周波数に達すには、電圧制御立上がり
時間が必要であり、フェーズロックループ回路の安定時
間に影響を与える。
第７図は時間軸ｔに関する周波数ｆの変化を示す。即ち
電圧制御発振器は初期最小発振周波数から周波数Ｂの付
近迄上昇し、周波数Ｂを中心として上下に周波数の変動
を繰り返しながら徐々に最終的周波数Ｂに収斂して安定
化する。
電圧制御発振器は初期最小発振周波数から周波数Ｂの付
近迄上昇し、周波数Ｂを中心として上下に周波数の変動
を繰り返しながら徐々に最終的周波数Ｂに収斂して安定
化する。
上記の従来回路では電圧制御発振器の周波数が安定する
のに時間かかる。特に基準周波数信号がクロックとして
データ信号と共に送られて来る場合、データ信号がしば
しば休止すると次ぎの再受信時その都度最初からの周波
数引込みを繰返す必要があり問題となる。
のに時間かかる。特に基準周波数信号がクロックとして
データ信号と共に送られて来る場合、データ信号がしば
しば休止すると次ぎの再受信時その都度最初からの周波
数引込みを繰返す必要があり問題となる。
上記の問題点は、第１図に示す様に、初期値設定回路４
を別個に設け、引込時、選択回路５により、初期値設定
回路４の出力を電圧制御回路２へ入力して電圧制御発振
器１の発振周波数を制御する本発明のフェーズロックル
ープ回路により解決される。
を別個に設け、引込時、選択回路５により、初期値設定
回路４の出力を電圧制御回路２へ入力して電圧制御発振
器１の発振周波数を制御する本発明のフェーズロックル
ープ回路により解決される。
第１図の選択回路５は位相比較回路３と初期値設定回路
４の切換えを行う。初期値設定回路４は、次段の電圧制
御回路２が、第２図の電圧軸Ｖ上のＡ点の電圧、即ち電
圧制御発振器１が所望周波数で発振するような電圧Ａと
略一致した電圧を発生する様に制御する。即ち、電圧制
御発振器１に制御電圧Ａを与え、発振周波数を所望のＢ
点近傍に保持する。選択回路５が位相比較回路３を電圧
制御回路２に接続させると、初期値設定回路４は切離さ
れるが、第２図から明らかな様に制御電圧Ａにて周波数
Ｂの近傍に制御されていた電圧制御発振器ｌは、位相比
較回路３の制御電圧によって直ちに基準周波数Ａに引込
まれる。第３図の時間周波数特性図から明らかな様に初
期値設定が行われたことにより、周波数の変化は小さく
、急速にＢ点の周波数に引込まれる。
４の切換えを行う。初期値設定回路４は、次段の電圧制
御回路２が、第２図の電圧軸Ｖ上のＡ点の電圧、即ち電
圧制御発振器１が所望周波数で発振するような電圧Ａと
略一致した電圧を発生する様に制御する。即ち、電圧制
御発振器１に制御電圧Ａを与え、発振周波数を所望のＢ
点近傍に保持する。選択回路５が位相比較回路３を電圧
制御回路２に接続させると、初期値設定回路４は切離さ
れるが、第２図から明らかな様に制御電圧Ａにて周波数
Ｂの近傍に制御されていた電圧制御発振器ｌは、位相比
較回路３の制御電圧によって直ちに基準周波数Ａに引込
まれる。第３図の時間周波数特性図から明らかな様に初
期値設定が行われたことにより、周波数の変化は小さく
、急速にＢ点の周波数に引込まれる。
以下、第４図によって本発明の詳細な説明する。
第４図において６はクロック信号抽出回路、７はクロッ
ク信号検出回路、８はクロック発生器、９はメモリ、１
１．１２は分周回路である。本実施例では入力信号のデ
ータ信号中にクロック信号が含まれていると仮定する。
ク信号検出回路、８はクロック発生器、９はメモリ、１
１．１２は分周回路である。本実施例では入力信号のデ
ータ信号中にクロック信号が含まれていると仮定する。
また、このクロック信号はデータ信号中に含まれたクロ
ック信号が入力信号から分離され、クロック信号検出回
路７へ与えられる。クロック信号を検出したクロック信
号検出回路７は、切替え信号を選択回路５へ送る。選択
回路５は初期値設定回路４の代わりに位相比較回路３を
電圧制御回路２へ接続する。
ック信号が入力信号から分離され、クロック信号検出回
路７へ与えられる。クロック信号を検出したクロック信
号検出回路７は、切替え信号を選択回路５へ送る。選択
回路５は初期値設定回路４の代わりに位相比較回路３を
電圧制御回路２へ接続する。
入力信号が無く、データ信号が受信されないときは、初
期値設定回路４が選択回路５によって電圧制御回路２へ
接続されている。
期値設定回路４が選択回路５によって電圧制御回路２へ
接続されている。
クロック発生器８は電圧制御発振器１の発振周波数を分
周してクロック信号を発生する。このクロック信号の一
部は、入力信号中に含まれる受信クロック信号との位相
比較のために位相比較回路３で使用され、他の一部は出
力クロック信号となリ、更に他の一部はメモリ９のデー
タ読出しクロックとして使用される。
周してクロック信号を発生する。このクロック信号の一
部は、入力信号中に含まれる受信クロック信号との位相
比較のために位相比較回路３で使用され、他の一部は出
力クロック信号となリ、更に他の一部はメモリ９のデー
タ読出しクロックとして使用される。
メモリ９はデータ信号の一時記憶回路で、クロック信号
抽出回路６によって分離されたデータ信号が入力クロッ
ク信号によって書込まれ、電圧制御発振器１から得られ
たクロック信号によって読出され、出力信号として送出
される。
抽出回路６によって分離されたデータ信号が入力クロッ
ク信号によって書込まれ、電圧制御発振器１から得られ
たクロック信号によって読出され、出力信号として送出
される。
本発明は、電圧制御発振器の発振周波数の引込み時間を
短縮させて発振装置の周波数安定化を迅速ならしめるも
のである。また、特にデータ信号が断続的に受信され、
かつ該データ信号に基準周波数となるクロック信号が含
まれる場合にその作用効果は極めて大きい。
短縮させて発振装置の周波数安定化を迅速ならしめるも
のである。また、特にデータ信号が断続的に受信され、
かつ該データ信号に基準周波数となるクロック信号が含
まれる場合にその作用効果は極めて大きい。
第１図は本発明の原理構成図、
第２図は本発明による電圧制御発振器の制御電圧周波数
特性図、 第３図は本発明実施例の時間周波数特性図、第４図は本
発明のフェーズロックループ回路の適用例、 第５図は従来例回路の原理構成図、 第６図は従来例の電圧制御発振器の制御電圧周波数特性
図、 第７図は従来例回路の時間周波数特性図を示す。 図において、 １は電圧制御発振器、 ２は電圧制御回路、 ３は位相比較回路、 ４は初期値設定回路、 ５は選択回路、 ６はクロック信号抽出回路、 ７はクロック信号検出回路、 ８はクロック発生器、 □ ９はメモリ、 第 １ 図 Ａ → 電圧 Ｖ 第 ２ 図 □→＃Ｉｔ 本発明’１Ｏｆｉ（ｆｌｌの時間周波数特性同第 ３
図 本発明のフェーズロックループ回ｖｓのＸｉ！ｍ例第
４ 図 第 ５ 図 Ａ −電圧 Ｖ 第 ６ 図 第 ７ 図
特性図、 第３図は本発明実施例の時間周波数特性図、第４図は本
発明のフェーズロックループ回路の適用例、 第５図は従来例回路の原理構成図、 第６図は従来例の電圧制御発振器の制御電圧周波数特性
図、 第７図は従来例回路の時間周波数特性図を示す。 図において、 １は電圧制御発振器、 ２は電圧制御回路、 ３は位相比較回路、 ４は初期値設定回路、 ５は選択回路、 ６はクロック信号抽出回路、 ７はクロック信号検出回路、 ８はクロック発生器、 □ ９はメモリ、 第 １ 図 Ａ → 電圧 Ｖ 第 ２ 図 □→＃Ｉｔ 本発明’１Ｏｆｉ（ｆｌｌの時間周波数特性同第 ３
図 本発明のフェーズロックループ回ｖｓのＸｉ！ｍ例第
４ 図 第 ５ 図 Ａ −電圧 Ｖ 第 ６ 図 第 ７ 図
Claims (1)
- 電圧制御発振器（１）の電圧制御回路（２）へ接続する
位相比較回路（３）と制御電圧の初期値設定回路（４）
と、該両回路の一方を選択的に該電圧制御回路（２）へ
接続する選択回路（５）とを備えてなることを特徴とす
るフェーズロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018611A JPS62176331A (ja) | 1986-01-30 | 1986-01-30 | フエ−ズロツクル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018611A JPS62176331A (ja) | 1986-01-30 | 1986-01-30 | フエ−ズロツクル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62176331A true JPS62176331A (ja) | 1987-08-03 |
Family
ID=11976429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61018611A Pending JPS62176331A (ja) | 1986-01-30 | 1986-01-30 | フエ−ズロツクル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62176331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157126A (ja) * | 1987-12-14 | 1989-06-20 | Fujitsu Ltd | フェーズロックループ回路 |
-
1986
- 1986-01-30 JP JP61018611A patent/JPS62176331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157126A (ja) * | 1987-12-14 | 1989-06-20 | Fujitsu Ltd | フェーズロックループ回路 |
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