JPH0792929A - デジタルコンバーゼンス回路 - Google Patents
デジタルコンバーゼンス回路Info
- Publication number
- JPH0792929A JPH0792929A JP23610993A JP23610993A JPH0792929A JP H0792929 A JPH0792929 A JP H0792929A JP 23610993 A JP23610993 A JP 23610993A JP 23610993 A JP23610993 A JP 23610993A JP H0792929 A JPH0792929 A JP H0792929A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- circuit
- controlled oscillator
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Video Image Reproduction Devices For Color Tv Systems (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、マルチスキャンディスプレイ
のデジタルコンバーゼンス回路に用いられるＰＬＬ回路
の引込み周波数を拡大することにある。 【構成】図１において、プログラマブルプリスケーラの
分周比を水平走査周波数に応じて変化させる。 【効果】本発明により、幅広い水平走査周波数に対応し
たデジタルコンバーゼンス回路が簡単に実現出来る。
のデジタルコンバーゼンス回路に用いられるＰＬＬ回路
の引込み周波数を拡大することにある。 【構成】図１において、プログラマブルプリスケーラの
分周比を水平走査周波数に応じて変化させる。 【効果】本発明により、幅広い水平走査周波数に対応し
たデジタルコンバーゼンス回路が簡単に実現出来る。
Description
【０００１】
【産業上の利用分野】本発明は、マルチスキャンディス
プレイのデジタルコンバーゼンス回路に関する。
プレイのデジタルコンバーゼンス回路に関する。
【０００２】
【従来の技術】従来より、デジタルコンバーゼンス回路
においては画面走査に同期したアドレス信号を作成し、
該アドレス信号をもとに調整点の決定、調整用パターン
の作成、調整データを記憶したメモリの読みだし等を制
御している。前記アドレス信号の作成には、例えば特公
開昭６０−３３７９１号公報に示されているように、Ｐ
ＬＬ回路が用いられている。図２は、従来のデジタルコ
ンバーゼンス回路に用いられているＰＬＬ回路である。
位相比較器１は、水平同期信号２と電圧制御発振子３の
出力４を１／Ｍに分周した信号５の位相を比較しその位
相差に応じた誤差電圧６を出力する。低域通過フィルタ
７は、前記誤差電圧６の高周波成分を除去した信号８を
前記電圧制御発振子３に供給し、該電圧が高い時は発振
周波数が高くなるように、電圧が低い時には発振周波数
が低くなるように制御を行う。該電圧制御発振子３の出
力信号４は、カウンタ回路９にて、１／Ｍに分周されて
前記位相比較器１に戻る。したがって、電圧制御発振子
３の出力信号４は、水平走査周波数をｆHとするとＭ×
ｆHの周波数になる。例えば、Ｍ＝２５６とすると電圧
制御発振子３の出力信号４の周波数は２５６ｆH、カウ
ンタ回路９の出力１０、１１、１２、１３、１４、１
５、１６、１７の周波数は、それぞれ１２８ｆH、６４
ｆH、３２ｆH、１６ｆH、８ｆH、４ｆH、２ｆH、１ｆH
となる。これらの信号は、水平走査周波数に対する比が
一定であるので後段のアドレス発生回路１８、パターン
発生回路１９にて常に画面走査に同期したアドレス信
号、調整用パターン信号を作成することができ、調整点
の決定、メモリの読みだし等の制御が簡単に行える。こ
の点で様々な信号が入力されるマルチスキャンディスプ
レイにおいて、ＰＬＬ回路は有効な技術となっている。
においては画面走査に同期したアドレス信号を作成し、
該アドレス信号をもとに調整点の決定、調整用パターン
の作成、調整データを記憶したメモリの読みだし等を制
御している。前記アドレス信号の作成には、例えば特公
開昭６０−３３７９１号公報に示されているように、Ｐ
ＬＬ回路が用いられている。図２は、従来のデジタルコ
ンバーゼンス回路に用いられているＰＬＬ回路である。
位相比較器１は、水平同期信号２と電圧制御発振子３の
出力４を１／Ｍに分周した信号５の位相を比較しその位
相差に応じた誤差電圧６を出力する。低域通過フィルタ
７は、前記誤差電圧６の高周波成分を除去した信号８を
前記電圧制御発振子３に供給し、該電圧が高い時は発振
周波数が高くなるように、電圧が低い時には発振周波数
が低くなるように制御を行う。該電圧制御発振子３の出
力信号４は、カウンタ回路９にて、１／Ｍに分周されて
前記位相比較器１に戻る。したがって、電圧制御発振子
３の出力信号４は、水平走査周波数をｆHとするとＭ×
ｆHの周波数になる。例えば、Ｍ＝２５６とすると電圧
制御発振子３の出力信号４の周波数は２５６ｆH、カウ
ンタ回路９の出力１０、１１、１２、１３、１４、１
５、１６、１７の周波数は、それぞれ１２８ｆH、６４
ｆH、３２ｆH、１６ｆH、８ｆH、４ｆH、２ｆH、１ｆH
となる。これらの信号は、水平走査周波数に対する比が
一定であるので後段のアドレス発生回路１８、パターン
発生回路１９にて常に画面走査に同期したアドレス信
号、調整用パターン信号を作成することができ、調整点
の決定、メモリの読みだし等の制御が簡単に行える。こ
の点で様々な信号が入力されるマルチスキャンディスプ
レイにおいて、ＰＬＬ回路は有効な技術となっている。
【０００３】
【発明が解決しようとする課題】近年、ディスプレイに
接続されるコンピュータの高精細化に伴い、水平走査周
波数の上限は、高くなる傾向にある。ディスプレイがＮ
ＴＳＣ信号のような水平走査周波数の低い信号から、こ
のような高精細コンピュータまで幅広い映像ソースに対
応するために前述のＰＬＬ回路も幅広い引込み範囲が必
要となる。しかしながら、引込み範囲の拡大を図るため
に、誤差電圧に対する電圧制御発振子の発振周波数の変
化率を大きくとるとジッタや系の発振が起こりやすくな
り、また電圧制御発振子の発振周波数を自走発振周波数
から大きく変化させるとＰＬＬ回路が同期した時の残留
位相誤差が大きくなるなどの副作用がある。
接続されるコンピュータの高精細化に伴い、水平走査周
波数の上限は、高くなる傾向にある。ディスプレイがＮ
ＴＳＣ信号のような水平走査周波数の低い信号から、こ
のような高精細コンピュータまで幅広い映像ソースに対
応するために前述のＰＬＬ回路も幅広い引込み範囲が必
要となる。しかしながら、引込み範囲の拡大を図るため
に、誤差電圧に対する電圧制御発振子の発振周波数の変
化率を大きくとるとジッタや系の発振が起こりやすくな
り、また電圧制御発振子の発振周波数を自走発振周波数
から大きく変化させるとＰＬＬ回路が同期した時の残留
位相誤差が大きくなるなどの副作用がある。
【０００４】本発明の目的は、電圧制御発振子の発振周
波数を大きく変化させることなくＰＬＬ回路の引込み範
囲を拡大し、また残留位相誤差が少なく、安定した動作
が可能なデジタルコンバーゼンス回路を提供することに
ある。
波数を大きく変化させることなくＰＬＬ回路の引込み範
囲を拡大し、また残留位相誤差が少なく、安定した動作
が可能なデジタルコンバーゼンス回路を提供することに
ある。
【０００５】
【課題を解決するための手段】上記課題は、電圧制御発
振子出力を分周するカウンタ回路の前段にプログラマブ
ルプリスケーラを設け、入力される周波数によりその分
周比を変化させることで達成される。
振子出力を分周するカウンタ回路の前段にプログラマブ
ルプリスケーラを設け、入力される周波数によりその分
周比を変化させることで達成される。
【０００６】
【作用】電圧制御発振子の出力を分周するカウンタ回路
の前段に設けられたプログラマブルプリスケーラはカウ
ンタ回路に入力する信号の周波数を変えることなく電圧
制御発振子の発振周波数を変化させることができるの
で、その分周比を制御することで水平走査周波数に同期
したＰＬＬ回路において水平走査周波数が変化したとき
の電圧制御発振子の発振周波数の変化を小さくすること
ができる。
の前段に設けられたプログラマブルプリスケーラはカウ
ンタ回路に入力する信号の周波数を変えることなく電圧
制御発振子の発振周波数を変化させることができるの
で、その分周比を制御することで水平走査周波数に同期
したＰＬＬ回路において水平走査周波数が変化したとき
の電圧制御発振子の発振周波数の変化を小さくすること
ができる。
【０００７】
【実施例】以下、図１を用いて本発明の一実施例を説明
する。
する。
【０００８】位相比較器１は、水平同期信号２と電圧制
御発振子３の出力４を１／（Ｍ×Ｎ）に分周した信号５
の位相を比較しその位相差に応じた誤差電圧６を出力す
る。低域通過フィルタ７は、前記誤差電圧６の高周波成
分を除去した信号８を電圧制御発振子３に供給する。電
圧制御発振子３の出力信号４は、プログラマブルプリス
ケーラ２０にて１／Ｎに分周されその出力信号２１は、
さらにカウンタ回路９にて、１／Ｍに分周されて位相比
較器１に戻る。したがって、電圧制御発振子３の出力信
号４は、水平走査周波数をｆHとするとＭ×Ｎ×ｆHの周
波数になる。
御発振子３の出力４を１／（Ｍ×Ｎ）に分周した信号５
の位相を比較しその位相差に応じた誤差電圧６を出力す
る。低域通過フィルタ７は、前記誤差電圧６の高周波成
分を除去した信号８を電圧制御発振子３に供給する。電
圧制御発振子３の出力信号４は、プログラマブルプリス
ケーラ２０にて１／Ｎに分周されその出力信号２１は、
さらにカウンタ回路９にて、１／Ｍに分周されて位相比
較器１に戻る。したがって、電圧制御発振子３の出力信
号４は、水平走査周波数をｆHとするとＭ×Ｎ×ｆHの周
波数になる。
【０００９】ＣＰＵ２２は水平走査周波数を監視してお
り、その値に応じてプログラマブルプリスケーラ２０に
分周比Ｎ２３を、水平走査周波数が低くなるに従い設定
するＮの値を大きくするように制御を行う。簡単のため
Ｍ＝２５６を例として説明する。今、ある水平走査周波
数ｆH1においてＮ＝１でＰＬＬ回路が同期しているとす
ると、電圧制御発振子３の出力信号４及びプログラマブ
ルプリスケーラ２０の出力信号２１の周波数は２５６ｆ
H1、カウンタ回路９の出力信号１０、１１、１２、１
３、１４、１５、１６、１７の周波数は、それぞれ１２
８ｆH1、６４ｆH1、３２ｆH1、１６ｆH1、８ｆH1、４ｆ
H1、２ｆH1、１ｆH1となる。この状態から水平走査周波
数がｆH2（＝１／２ｆH1）に変化した時、電圧制御発振
子３の出力信号４の周波数は、２５６ｆH2（＝２５６×
１／２ｆH1）まで変化する必要があるが、該周波数が電
圧制御発振子の発振周波数の下限以下であった場合には
ＰＬＬ回路はｆH2に同期することができない。そこでこ
の時、分周比Ｎを２に設定すれば電圧制御発振子３の出
力信号４の周波数は、５１２ｆH2（＝２５６ｆH1）とな
り発振周波数は水平走査周波数がｆH1の時と変わらない
のでＰＬＬ回路は引込み範囲を外れることはなく、ｆH2
に同期する。また、この時の残留位相誤差も水平走査周
波数がｆH1の時と変わらない。さらに、この場合にもカ
ウンタ回路９に入力するプログラマブルプリスケーラ２
０の出力信号２１の周波数は２５６ｆH2、カウンタ回路
９の出力信号１０、１１、１２、１３、１４、１５、１
６、１７の周波数は、それぞれ１２８ｆH2、６４ｆH2、
３２ｆH2、１６ｆH2、８ｆH2、４ｆH2、２ｆH2、１ｆH2
であり、Ｎの値に関わらず水平走査周波数に対する比は
不変であるので、後段のアドレス発生回路１８、パター
ン発生回路１９には、何ら影響を与えない。水平走査周
波数が、さらに低く変化した場合には、Ｎの値を順次大
きくしていけば電圧制御発振子の発振周波数を大きく変
えることなくＰＬＬ回路の引込み範囲を拡大することが
できる。
り、その値に応じてプログラマブルプリスケーラ２０に
分周比Ｎ２３を、水平走査周波数が低くなるに従い設定
するＮの値を大きくするように制御を行う。簡単のため
Ｍ＝２５６を例として説明する。今、ある水平走査周波
数ｆH1においてＮ＝１でＰＬＬ回路が同期しているとす
ると、電圧制御発振子３の出力信号４及びプログラマブ
ルプリスケーラ２０の出力信号２１の周波数は２５６ｆ
H1、カウンタ回路９の出力信号１０、１１、１２、１
３、１４、１５、１６、１７の周波数は、それぞれ１２
８ｆH1、６４ｆH1、３２ｆH1、１６ｆH1、８ｆH1、４ｆ
H1、２ｆH1、１ｆH1となる。この状態から水平走査周波
数がｆH2（＝１／２ｆH1）に変化した時、電圧制御発振
子３の出力信号４の周波数は、２５６ｆH2（＝２５６×
１／２ｆH1）まで変化する必要があるが、該周波数が電
圧制御発振子の発振周波数の下限以下であった場合には
ＰＬＬ回路はｆH2に同期することができない。そこでこ
の時、分周比Ｎを２に設定すれば電圧制御発振子３の出
力信号４の周波数は、５１２ｆH2（＝２５６ｆH1）とな
り発振周波数は水平走査周波数がｆH1の時と変わらない
のでＰＬＬ回路は引込み範囲を外れることはなく、ｆH2
に同期する。また、この時の残留位相誤差も水平走査周
波数がｆH1の時と変わらない。さらに、この場合にもカ
ウンタ回路９に入力するプログラマブルプリスケーラ２
０の出力信号２１の周波数は２５６ｆH2、カウンタ回路
９の出力信号１０、１１、１２、１３、１４、１５、１
６、１７の周波数は、それぞれ１２８ｆH2、６４ｆH2、
３２ｆH2、１６ｆH2、８ｆH2、４ｆH2、２ｆH2、１ｆH2
であり、Ｎの値に関わらず水平走査周波数に対する比は
不変であるので、後段のアドレス発生回路１８、パター
ン発生回路１９には、何ら影響を与えない。水平走査周
波数が、さらに低く変化した場合には、Ｎの値を順次大
きくしていけば電圧制御発振子の発振周波数を大きく変
えることなくＰＬＬ回路の引込み範囲を拡大することが
できる。
【００１０】上記本発明の一実施例では、プログラマブ
ルプリスケーラの分周比Ｎを決定するためにＣＰＵによ
る水平走査周波数の監視を用いたが、回路的に周波数を
検知して分周比Ｎを設定するようにしてもよい。
ルプリスケーラの分周比Ｎを決定するためにＣＰＵによ
る水平走査周波数の監視を用いたが、回路的に周波数を
検知して分周比Ｎを設定するようにしてもよい。
【００１１】
【発明の効果】本発明によれば、後段の回路に影響を与
えず、また電圧制御発振子の発振周波数を大きく変える
ことなくＰＬＬ回路の引込み範囲を広げることができる
ので、引込み範囲が広く安定した動作のデジタルコンバ
ーゼンス回路が簡単に実現できる。
えず、また電圧制御発振子の発振周波数を大きく変える
ことなくＰＬＬ回路の引込み範囲を広げることができる
ので、引込み範囲が広く安定した動作のデジタルコンバ
ーゼンス回路が簡単に実現できる。
【００１２】また、予め電圧制御発振子の自走発振周波
数を上限近くに設定しておけば低い周波数に対する引込
み範囲は、プログラマブルプリスケーラの分周比をコン
トロールするだけで広げられるのでＰＬＬ回路の設計が
簡単になる。
数を上限近くに設定しておけば低い周波数に対する引込
み範囲は、プログラマブルプリスケーラの分周比をコン
トロールするだけで広げられるのでＰＬＬ回路の設計が
簡単になる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のデジタルコンバーゼンス回路に用いられ
ているＰＬＬ回路のブロック図である。
ているＰＬＬ回路のブロック図である。
１…位相比較器、 ２…水平同期信号、 ３…電圧制御発振子、 ７…低域通過フィルタ、 ９…カウンタ回路、 １８…アドレス発生回路、 １９…パターン発生回路、 ２０…プログラマブルプリスケーラ、 ２２…ＣＰＵ。
Claims (1)
- 【請求項１】画面上の複数のコンバーゼンス調整点のコ
ンバーゼンス調整量をメモリにデータとして記憶し、該
データを画面走査と同期して読みだしＤ／Ａ変換してコ
ンバーゼンス補正波形を作成するデジタルコンバーゼン
ス回路を具備し、前記メモリアクセスのためのアドレス
信号あるいは、調整用パターン信号を作成するために水
平同期信号をＰＬＬ回路により逓倍する手段を有したマ
ルチスキャンディスプレイにおいて、電圧制御発振子出
力の分周器の前段にプログラマブルプリスケーラを設
け、入力する水平同期信号の周波数に応じてプリスケー
ラの分周比を変化させることで、前記ＰＬＬ回路の引込
み周波数を拡大し、幅広い周波数に対応できることを特
徴とするデジタルコンバーゼンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23610993A JPH0792929A (ja) | 1993-09-22 | 1993-09-22 | デジタルコンバーゼンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23610993A JPH0792929A (ja) | 1993-09-22 | 1993-09-22 | デジタルコンバーゼンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0792929A true JPH0792929A (ja) | 1995-04-07 |
Family
ID=16995875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23610993A Pending JPH0792929A (ja) | 1993-09-22 | 1993-09-22 | デジタルコンバーゼンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0755158A2 (en) * | 1995-07-19 | 1997-01-22 | Matsushita Electric Industrial Co., Ltd. | Digital convergence apparatus |
-
1993
- 1993-09-22 JP JP23610993A patent/JPH0792929A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0755158A2 (en) * | 1995-07-19 | 1997-01-22 | Matsushita Electric Industrial Co., Ltd. | Digital convergence apparatus |
| EP0755158A3 (en) * | 1995-07-19 | 1999-03-03 | Matsushita Electric Industrial Co., Ltd. | Digital convergence apparatus |
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