JP2003298415A - Ｐｌｌ回路およびｐｌｌ制御方法 - Google Patents
Ｐｌｌ回路およびｐｌｌ制御方法Info
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- JP2003298415A JP2003298415A JP2002098868A JP2002098868A JP2003298415A JP 2003298415 A JP2003298415 A JP 2003298415A JP 2002098868 A JP2002098868 A JP 2002098868A JP 2002098868 A JP2002098868 A JP 2002098868A JP 2003298415 A JP2003298415 A JP 2003298415A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】ロックアップ時間を短縮することができ、さら
に、ロックアップ時間における消費電力を低減する。 【解決手段】ローパスフィルタ５の出力電圧によりＶＣ
Ｏ回路１を制御するＰＬＬ回路において、ローパスフィ
ルタ５に印加する電圧を位相比較器３の出力系に代えて
基準電圧源１０に切り換えるアナログスイッチ９を備え
る。
に、ロックアップ時間における消費電力を低減する。 【解決手段】ローパスフィルタ５の出力電圧によりＶＣ
Ｏ回路１を制御するＰＬＬ回路において、ローパスフィ
ルタ５に印加する電圧を位相比較器３の出力系に代えて
基準電圧源１０に切り換えるアナログスイッチ９を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬの出力がロ
ック周波数に達するまでのロックアップ時間を短縮する
ＰＬＬ回路およびＰＬＬ制御方法に関する。
ック周波数に達するまでのロックアップ時間を短縮する
ＰＬＬ回路およびＰＬＬ制御方法に関する。
【０００２】
【従来の技術】図２は従来の一般的なＰＬＬ回路の構成
を示すブロック図である。図２において、２１は電圧制
御周波数発振器（ＶＣＯ）、２２は分周器、２３は位相
比較器、２４はチャージポンプ、２５はローパスフィル
タ、２６はＰＬＬ出力クロック、２７は参照周波数信
号、２８は比較周波数信号である。
を示すブロック図である。図２において、２１は電圧制
御周波数発振器（ＶＣＯ）、２２は分周器、２３は位相
比較器、２４はチャージポンプ、２５はローパスフィル
タ、２６はＰＬＬ出力クロック、２７は参照周波数信
号、２８は比較周波数信号である。
【０００３】分周器２２はＶＣＯ２１が出力するＰＬＬ
出力クロック２６を分周し、比較周波数信号２８を出力
する。位相比較器２３は参照周波数信号２７と比較周波
数信号２８の位相差に応じた出力を導出し、これをチャ
ージポンプ２４に与える。ローパスフィルタ２５はチャ
ージポンプ２４の出力電流を積分し、その電圧出力によ
りＶＣＯ２１の発振周波数を制御する。
出力クロック２６を分周し、比較周波数信号２８を出力
する。位相比較器２３は参照周波数信号２７と比較周波
数信号２８の位相差に応じた出力を導出し、これをチャ
ージポンプ２４に与える。ローパスフィルタ２５はチャ
ージポンプ２４の出力電流を積分し、その電圧出力によ
りＶＣＯ２１の発振周波数を制御する。
【０００４】このように構成されたＰＬＬ回路の動作を
以下に説明する。通常のＰＬＬ回路の動作時には、参照
周波数信号２７と比較周波数信号２８との位相差に応じ
て、チャージポンプ２４からローパスフィルタ２５に対
して電荷がチャージまたはディスチャージされる。
以下に説明する。通常のＰＬＬ回路の動作時には、参照
周波数信号２７と比較周波数信号２８との位相差に応じ
て、チャージポンプ２４からローパスフィルタ２５に対
して電荷がチャージまたはディスチャージされる。
【０００５】スタート時にはローパスフィルタ２５に電
荷が蓄えられていないものとすると、ＶＣＯ２１の出力
はロック周波数より低いため、比較周波数信号２８に比
べて参照周波数信号２７の方が位相が早い。このときに
チャージポンプ２４はローパスフィルタ２５に対してそ
の位相差分の電荷チャージを行う。
荷が蓄えられていないものとすると、ＶＣＯ２１の出力
はロック周波数より低いため、比較周波数信号２８に比
べて参照周波数信号２７の方が位相が早い。このときに
チャージポンプ２４はローパスフィルタ２５に対してそ
の位相差分の電荷チャージを行う。
【０００６】この動作を繰り返しローパスフィルタ２５
の出力電圧は徐々にロックアップ時の電圧に近づき、参
照周波数信号２７と比較周波数信号２８の位相が合った
ところでＶＣＯ２１はロック状態となる。このとき、Ｐ
ＬＬ出力クロック２６は参照周波数信号２７の分周段倍
の周波数に達しており、クロックとして供給することが
可能となる。
の出力電圧は徐々にロックアップ時の電圧に近づき、参
照周波数信号２７と比較周波数信号２８の位相が合った
ところでＶＣＯ２１はロック状態となる。このとき、Ｐ
ＬＬ出力クロック２６は参照周波数信号２７の分周段倍
の周波数に達しており、クロックとして供給することが
可能となる。
【０００７】しかしながら、上記従来のＰＬＬ回路は、
スタート時からロック状態になるまでのローパスフィル
タ２５への電荷チャージに時間がかかるという問題点
と、その間に余分な電力を消費しているという欠点を有
していた。
スタート時からロック状態になるまでのローパスフィル
タ２５への電荷チャージに時間がかかるという問題点
と、その間に余分な電力を消費しているという欠点を有
していた。
【０００８】従来、ＰＬＬ回路のロックアップ時間を短
縮する技術としては、特開平７−９５０６９号広報に記
載されたものがある。図３はその回路構成を示すブロッ
ク図である。図３において、３１はＰＬＬ回路、３２は
ＶＣＯ、３３はデジタル制御部、３４はＡ／Ｄ変換回
路、３５は制御電圧記憶回路、３６はＤ／Ａ変換回路で
ある。
縮する技術としては、特開平７−９５０６９号広報に記
載されたものがある。図３はその回路構成を示すブロッ
ク図である。図３において、３１はＰＬＬ回路、３２は
ＶＣＯ、３３はデジタル制御部、３４はＡ／Ｄ変換回
路、３５は制御電圧記憶回路、３６はＤ／Ａ変換回路で
ある。
【０００９】制御電圧記憶回路３５には、ＰＬＬ回路の
ロック状態におけるＶＣＯに与える制御電圧値をＡ／Ｄ
変換回路３５でデジタル値に変換し記憶しておく。次の
ＰＬＬ回路のスタート時には、制御電圧記憶回路３５に
記憶したデジタル値をＤ／Ａ変換回路３６で変換した電
圧をＶＣＯ３２に与えることにより、ロックアップ動作
を介さずに所望の周波数出力を得る。
ロック状態におけるＶＣＯに与える制御電圧値をＡ／Ｄ
変換回路３５でデジタル値に変換し記憶しておく。次の
ＰＬＬ回路のスタート時には、制御電圧記憶回路３５に
記憶したデジタル値をＤ／Ａ変換回路３６で変換した電
圧をＶＣＯ３２に与えることにより、ロックアップ動作
を介さずに所望の周波数出力を得る。
【００１０】
【発明が解決しようとする課題】上述したように、図２
に示したような一般的な従来のＰＬＬ回路では、ＰＬＬ
動作の開始または間欠動作の際に、ローパスフィルタに
電荷がチャージされるまで時間がかかり、その間はＶＣ
Ｏ出力が安定しないため、出力をクロックとして使用す
ることができない。また、ＶＣＯ出力の安定待ちの間も
ＰＬＬの一連の回路は動作しているため、余分な電力を
消費していた。
に示したような一般的な従来のＰＬＬ回路では、ＰＬＬ
動作の開始または間欠動作の際に、ローパスフィルタに
電荷がチャージされるまで時間がかかり、その間はＶＣ
Ｏ出力が安定しないため、出力をクロックとして使用す
ることができない。また、ＶＣＯ出力の安定待ちの間も
ＰＬＬの一連の回路は動作しているため、余分な電力を
消費していた。
【００１１】また、図３に示したロックアップ時間を短
縮するＰＬＬ回路においては、ＶＣＯに直接電圧を印加
するため、ＰＬＬ回路が本来持っている周波数の補正機
構が働かず、電圧供給の変動が直接周波数の変動に結び
ついてしまうという欠点と、Ｄ／Ａ変換回路のビット数
に依存する出力電圧しか出力できないため、詳細な電圧
設定ができないという欠点を有していた。
縮するＰＬＬ回路においては、ＶＣＯに直接電圧を印加
するため、ＰＬＬ回路が本来持っている周波数の補正機
構が働かず、電圧供給の変動が直接周波数の変動に結び
ついてしまうという欠点と、Ｄ／Ａ変換回路のビット数
に依存する出力電圧しか出力できないため、詳細な電圧
設定ができないという欠点を有していた。
【００１２】本発明は上記従来の問題点を解決するもの
で、ＰＬＬ回路が本来持っている周波数の補正機構を働
かせながら、ＰＬＬ出力クロックがロック周波数に達す
るまでのロックアップ時間を短縮することができ、さら
に、ロックアップ時間における消費電力を低減できるＰ
ＬＬ回路およびＰＬＬ制御方法を提供することを目的と
する。
で、ＰＬＬ回路が本来持っている周波数の補正機構を働
かせながら、ＰＬＬ出力クロックがロック周波数に達す
るまでのロックアップ時間を短縮することができ、さら
に、ロックアップ時間における消費電力を低減できるＰ
ＬＬ回路およびＰＬＬ制御方法を提供することを目的と
する。
【００１３】
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に係るＰＬＬ回路は、分周回路で
分周したＰＬＬ出力を位相比較回路で参照信号と位相比
較し、位相比較回路の出力に応じてローパスフィルタに
電圧を印加し、ローパスフィルタの出力電圧によりＶＣ
Ｏ回路を制御するＰＬＬ回路において、ローパスフィル
タに印加する電圧を位相比較回路の出力系に代えて基準
電源系に切り換えるアナログスイッチを具備するもので
ある。
に、本発明の請求項１に係るＰＬＬ回路は、分周回路で
分周したＰＬＬ出力を位相比較回路で参照信号と位相比
較し、位相比較回路の出力に応じてローパスフィルタに
電圧を印加し、ローパスフィルタの出力電圧によりＶＣ
Ｏ回路を制御するＰＬＬ回路において、ローパスフィル
タに印加する電圧を位相比較回路の出力系に代えて基準
電源系に切り換えるアナログスイッチを具備するもので
ある。
【００１４】上記構成によれば、ＰＬＬ動作スタート時
に、通常のＰＬＬ動作をさせる代わりに、発振周波数を
制御するローパスフィルタに基準電源系から電圧を直接
印加することにより、ＶＣＯ回路に与える制御電圧をロ
ック状態の近傍にすることができるため、ロックアップ
時間を短縮することができる。
に、通常のＰＬＬ動作をさせる代わりに、発振周波数を
制御するローパスフィルタに基準電源系から電圧を直接
印加することにより、ＶＣＯ回路に与える制御電圧をロ
ック状態の近傍にすることができるため、ロックアップ
時間を短縮することができる。
【００１５】本発明の請求項２に係るＰＬＬ回路は、請
求項１記載のＰＬＬ回路において、外部リセット信号解
除により動作開始するカウンタと、前記カウンタの動作
時にストップ信号を出力する手段と、内部リセット信号
により前記ストップ信号を出力する手段と、前記ストッ
プ信号によりＶＣＯ回路および分周回路および位相比較
回路を停止させる手段と、前記ストップ信号により前記
アナログスイッチを切り換える手段とを具備するもので
ある。
求項１記載のＰＬＬ回路において、外部リセット信号解
除により動作開始するカウンタと、前記カウンタの動作
時にストップ信号を出力する手段と、内部リセット信号
により前記ストップ信号を出力する手段と、前記ストッ
プ信号によりＶＣＯ回路および分周回路および位相比較
回路を停止させる手段と、前記ストップ信号により前記
アナログスイッチを切り換える手段とを具備するもので
ある。
【００１６】上記構成によれば、ストップ信号によりア
ナログスイッチを切り換えるとともに、ローパスフィル
タに基準電源系から電圧を直接印加している間はＰＬＬ
回路の動作を停止させることができるため、ロックアッ
プ時間を短縮し消費電力を抑制することができる。
ナログスイッチを切り換えるとともに、ローパスフィル
タに基準電源系から電圧を直接印加している間はＰＬＬ
回路の動作を停止させることができるため、ロックアッ
プ時間を短縮し消費電力を抑制することができる。
【００１７】本発明の請求項３に係るＰＬＬ制御方法
は、外部リセット信号解除から一定時間あるいは内部リ
セット信号によりストップ信号を生成し、前記ストップ
信号がアクティブの間は、ＰＬＬ回路の動作を停止さ
せ、かつ、ＰＬＬ回路のＶＣＯ回路を制御するローパス
フィルタに基準電源系から電圧を印加するものである。
は、外部リセット信号解除から一定時間あるいは内部リ
セット信号によりストップ信号を生成し、前記ストップ
信号がアクティブの間は、ＰＬＬ回路の動作を停止さ
せ、かつ、ＰＬＬ回路のＶＣＯ回路を制御するローパス
フィルタに基準電源系から電圧を印加するものである。
【００１８】上記構成によれば、ストップ信号によりＰ
ＬＬ回路のＶＣＯ回路を制御するローパスフィルタに基
準電源系から電圧を印加するとともに、その間はＰＬＬ
回路の動作を停止させることができるため、ロックアッ
プ時間の短縮と消費電力の低減を実現することができ
る。
ＬＬ回路のＶＣＯ回路を制御するローパスフィルタに基
準電源系から電圧を印加するとともに、その間はＰＬＬ
回路の動作を停止させることができるため、ロックアッ
プ時間の短縮と消費電力の低減を実現することができ
る。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施の形
態に係るＰＬＬ回路の構成を示すブロック図である。
て図面を参照して説明する。図１は本発明の一実施の形
態に係るＰＬＬ回路の構成を示すブロック図である。
【００２０】図１において、１はＶＣＯ、２は分周器、
３は位相比較器、４はチャージポンプ、５はローパスフ
ィルタ、６は外部リセット信号、７はＰＬＬリセット制
御ブロック、８は参照周波数信号、９はアナログスイッ
チ、１０は基準電圧源、１１は内部リセット信号、１２
は発振安定待ちカウンタ、１３はＰＬＬ出力クロックで
ある。
３は位相比較器、４はチャージポンプ、５はローパスフ
ィルタ、６は外部リセット信号、７はＰＬＬリセット制
御ブロック、８は参照周波数信号、９はアナログスイッ
チ、１０は基準電圧源、１１は内部リセット信号、１２
は発振安定待ちカウンタ、１３はＰＬＬ出力クロックで
ある。
【００２１】分周器２はＶＣＯ１の出力を分周する。位
相比較器３は分周器２の出力を参照周波数信号８と比較
し位相差に応じた出力をチャージポンプ４に与える。ア
ナログスイッチ９はローパスフィルタ５の入力としてチ
ャージポンプ４の出力または基準電圧源１０を選択す
る。ローパスフィルタ５の電圧出力はＶＣＯ１の発振周
波数を制御する。
相比較器３は分周器２の出力を参照周波数信号８と比較
し位相差に応じた出力をチャージポンプ４に与える。ア
ナログスイッチ９はローパスフィルタ５の入力としてチ
ャージポンプ４の出力または基準電圧源１０を選択す
る。ローパスフィルタ５の電圧出力はＶＣＯ１の発振周
波数を制御する。
【００２２】ＰＬＬリセット制御ブロック７は、外部リ
セット信号６および内部リセット信号１１を受け取る
と、内蔵カウンタがあらかじめ設定されたカウント数に
達するまでＰＬＬストップ信号１４を出力し、これによ
り、ＶＣＯ１、分周器２、位相比較器３の動作を停止さ
せるとともに、アナログスイッチ９の選択を制御する。
セット信号６および内部リセット信号１１を受け取る
と、内蔵カウンタがあらかじめ設定されたカウント数に
達するまでＰＬＬストップ信号１４を出力し、これによ
り、ＶＣＯ１、分周器２、位相比較器３の動作を停止さ
せるとともに、アナログスイッチ９の選択を制御する。
【００２３】このように構成されたＰＬＬ回路の動作を
以下に説明する。通常のＰＬＬ回路の動作時にはＰＬＬ
ストップ信号１４は出力されず、アナログスイッチ９は
チャージポンプ４の出力を選択し、分周器２の出力と参
照周波数信号８との位相差に応じて、チャージポンプ４
からローパスフィルタ５に対して電荷がチャージまたは
ディスチャージされ、ローパスフィルタ５の電圧出力に
よりＶＣＯ１の発振周波数が安定に制御される。
以下に説明する。通常のＰＬＬ回路の動作時にはＰＬＬ
ストップ信号１４は出力されず、アナログスイッチ９は
チャージポンプ４の出力を選択し、分周器２の出力と参
照周波数信号８との位相差に応じて、チャージポンプ４
からローパスフィルタ５に対して電荷がチャージまたは
ディスチャージされ、ローパスフィルタ５の電圧出力に
よりＶＣＯ１の発振周波数が安定に制御される。
【００２４】電源投入時は、外部リセット信号６により
ＰＬＬ回路状態は初期化される。外部リセット信号６が
解除されると、ＰＬＬストップ信号１４が出力され、こ
れにより、ＰＬＬの各回路は動作を停止させられ、アナ
ログスイッチ９は基準電圧源１０を選択し、基準電圧源
１０からローパスフィルタ５への電荷チャージが開始さ
れる。また、ＰＬＬリセット制御ブロック７の内蔵カウ
ンタも動作を開始する。
ＰＬＬ回路状態は初期化される。外部リセット信号６が
解除されると、ＰＬＬストップ信号１４が出力され、こ
れにより、ＰＬＬの各回路は動作を停止させられ、アナ
ログスイッチ９は基準電圧源１０を選択し、基準電圧源
１０からローパスフィルタ５への電荷チャージが開始さ
れる。また、ＰＬＬリセット制御ブロック７の内蔵カウ
ンタも動作を開始する。
【００２５】内蔵カウンタがあらかじめ設定されたカウ
ント数に達すると、ＰＬＬストップ信号１４が解除され
る。これにより、アナログスイッチ９は選択先を基準電
圧源１０からチャージポンプ４に切り換え、同時に、Ｖ
ＣＯ１、分周器２、位相比較器３が動作を開始し、ロー
パスフィルタ５は通常時の位相比較動作によりチャージ
される。
ント数に達すると、ＰＬＬストップ信号１４が解除され
る。これにより、アナログスイッチ９は選択先を基準電
圧源１０からチャージポンプ４に切り換え、同時に、Ｖ
ＣＯ１、分周器２、位相比較器３が動作を開始し、ロー
パスフィルタ５は通常時の位相比較動作によりチャージ
される。
【００２６】間欠動作時は、内部リセット信号１１によ
りＰＬＬストップ信号１４が出力され、上記と同様の動
作が行われる。すなわち、ＰＬＬの各回路は動作停止さ
せられ、基準電圧源１０からローパスフィルタ５への電
荷チャージが開始される。内部リセット信号１１が解除
されるとＰＬＬストップ信号１４が解除され、ＰＬＬの
各回路は動作開始し、ローパスフィルタ５は通常時の位
相比較動作によりチャージされる。
りＰＬＬストップ信号１４が出力され、上記と同様の動
作が行われる。すなわち、ＰＬＬの各回路は動作停止さ
せられ、基準電圧源１０からローパスフィルタ５への電
荷チャージが開始される。内部リセット信号１１が解除
されるとＰＬＬストップ信号１４が解除され、ＰＬＬの
各回路は動作開始し、ローパスフィルタ５は通常時の位
相比較動作によりチャージされる。
【００２７】その結果、ローパスフィルタ５の出力電圧
は短時間にロックアップ時の電圧に到達し、ＶＣＯ１は
ロック状態となる。また、発振安定待ちカウンタ１２を
用いて、ＰＬＬストップ信号１４が与えられたときに、
あらかじめ設定されたカウント数に達するまでＰＬＬ出
力クロック１３を出力しないように制御することで、不
安定なクロック出力を避けることができる。
は短時間にロックアップ時の電圧に到達し、ＶＣＯ１は
ロック状態となる。また、発振安定待ちカウンタ１２を
用いて、ＰＬＬストップ信号１４が与えられたときに、
あらかじめ設定されたカウント数に達するまでＰＬＬ出
力クロック１３を出力しないように制御することで、不
安定なクロック出力を避けることができる。
【００２８】このように、ＰＬＬ回路の動作スタート時
および再スタート時は、ローパスフィルタに基準電圧源
から直接電荷チャージを行うことにより、ロック状態の
近傍に到達するまでのＰＬＬ系による電荷チャージが不
要になり、ＰＬＬストップ信号１４が解除されてＰＬＬ
の各回路が動作開始した瞬間に、ＰＬＬ系によるチャー
ジ動作に切り換えることで、ローパスフィルタへの電圧
チャージ時間が短縮される。
および再スタート時は、ローパスフィルタに基準電圧源
から直接電荷チャージを行うことにより、ロック状態の
近傍に到達するまでのＰＬＬ系による電荷チャージが不
要になり、ＰＬＬストップ信号１４が解除されてＰＬＬ
の各回路が動作開始した瞬間に、ＰＬＬ系によるチャー
ジ動作に切り換えることで、ローパスフィルタへの電圧
チャージ時間が短縮される。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ローパスフィルタの出力電圧によりＶＣＯ回路を制御す
るＰＬＬ回路において、ローパスフィルタに印加する電
圧を位相比較回路の出力系に代えて基準電源系に切り換
えるアナログスイッチを備え、ＰＬＬ動作スタート時に
は、通常のＰＬＬ動作をさせる代わりに、ローパスフィ
ルタに基準電源系から電圧を直接印加することにより、
ＶＣＯ回路に与える制御電圧をロック状態の近傍にする
ことができるため、ロックアップ時間を短縮することが
できる。
ローパスフィルタの出力電圧によりＶＣＯ回路を制御す
るＰＬＬ回路において、ローパスフィルタに印加する電
圧を位相比較回路の出力系に代えて基準電源系に切り換
えるアナログスイッチを備え、ＰＬＬ動作スタート時に
は、通常のＰＬＬ動作をさせる代わりに、ローパスフィ
ルタに基準電源系から電圧を直接印加することにより、
ＶＣＯ回路に与える制御電圧をロック状態の近傍にする
ことができるため、ロックアップ時間を短縮することが
できる。
【００３０】さらに本発明によれば、ストップ信号によ
り前記アナログスイッチを切り換えるとともに、ローパ
スフィルタに基準電源系から電圧を直接印加している間
はＰＬＬ回路の動作を停止させることができるため、ロ
ックアップ時間を短縮し消費電力を抑制することができ
る。
り前記アナログスイッチを切り換えるとともに、ローパ
スフィルタに基準電源系から電圧を直接印加している間
はＰＬＬ回路の動作を停止させることができるため、ロ
ックアップ時間を短縮し消費電力を抑制することができ
る。
【図１】本発明の一実施の形態に係るＰＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】従来の一般的なＰＬＬ回路の構成を示すブロッ
ク図である。
ク図である。
【図３】従来のロックアップ時間を短縮するＰＬＬ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
１、２１ ＶＣＯ
２、２２ 分周器
３、２３ 位相比較器
４、２４ チャージポンプ
５、２５ ローパスフィルタ
６ 外部リセット信号
７ ＰＬＬリセット制御ブロック
８、２７ 参照周波数信号
９ アナログスイッチ
１０ 基準電圧源
１１ 内部リセット信号
１２ 発振安定待ちカウンタ
１３、２６ ＰＬＬ出力クロック
３１ ＰＬＬ回路
３２ ＶＣＯ
３３ デジタル制御部
３４ Ａ／Ｄ変換回路
３５ 制御電圧記憶回路
３６ Ｄ／Ａ変換回路
Claims (3)
- 【請求項１】 分周回路で分周したＰＬＬ出力を位相比
較回路で参照信号と位相比較し、前記位相比較回路の出
力に応じてローパスフィルタに電圧を印加し、前記ロー
パスフィルタの出力電圧によりＶＣＯ回路を制御するＰ
ＬＬ回路において、 前記ローパスフィルタに印加する電圧を前記位相比較回
路の出力系に代えて基準電源系に切り換えるアナログス
イッチを具備することを特徴とするＰＬＬ回路。 - 【請求項２】 外部リセット信号解除により動作開始す
るカウンタと、 前記カウンタの動作時にストップ信号を出力する手段
と、内部リセット信号により前記ストップ信号を出力す
る手段と、 前記ストップ信号により前記ＶＣＯ回路および前記分周
回路および前記位相比較回路を停止させる手段と、 前記ストップ信号により前記アナログスイッチを切り換
える手段と、を具備することを特徴とする請求項１記載
のＰＬＬ回路。 - 【請求項３】 外部リセット信号解除から一定時間ある
いは内部リセット信号によりストップ信号を生成し、前
記ストップ信号がアクティブの間は、ＰＬＬ回路の動作
を停止させ、かつ、前記ＰＬＬ回路のＶＣＯ回路を制御
するローパスフィルタに基準電源系から電圧を印加する
ことを特徴とするＰＬＬ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002098868A JP2003298415A (ja) | 2002-04-01 | 2002-04-01 | Ｐｌｌ回路およびｐｌｌ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002098868A JP2003298415A (ja) | 2002-04-01 | 2002-04-01 | Ｐｌｌ回路およびｐｌｌ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003298415A true JP2003298415A (ja) | 2003-10-17 |
Family
ID=29388024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002098868A Pending JP2003298415A (ja) | 2002-04-01 | 2002-04-01 | Ｐｌｌ回路およびｐｌｌ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003298415A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006117859A1 (ja) * | 2005-04-28 | 2006-11-09 | Thine Electronics, Inc. | フェーズ・ロックド・ループ回路 |
| JP2008289119A (ja) * | 2007-05-16 | 2008-11-27 | Hynix Semiconductor Inc | Ｐｌｌとその駆動方法 |
| US7616066B2 (en) | 2005-07-13 | 2009-11-10 | Futaba Corporation | Oscillation device and controlling method therefor |
-
2002
- 2002-04-01 JP JP2002098868A patent/JP2003298415A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006117859A1 (ja) * | 2005-04-28 | 2006-11-09 | Thine Electronics, Inc. | フェーズ・ロックド・ループ回路 |
| US7656206B2 (en) | 2005-04-28 | 2010-02-02 | Thine Electronics, Inc. | Phase-locked loop circuit |
| CN101167253B (zh) * | 2005-04-28 | 2012-11-07 | 哉英电子股份有限公司 | 锁相环电路 |
| US7616066B2 (en) | 2005-07-13 | 2009-11-10 | Futaba Corporation | Oscillation device and controlling method therefor |
| JP2008289119A (ja) * | 2007-05-16 | 2008-11-27 | Hynix Semiconductor Inc | Ｐｌｌとその駆動方法 |
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