CN1148754A - 数字式频率控制电路、相位控制电路及pll电路 - Google Patents

Abstract

在本发明中，振荡电路30输出其脉冲周期T为控制输入值S的线性函数T＝kS+m的一个信号φO。每当计数器11计数基准信号φr的脉冲数Nr时频率控制电路10计算S＝No-m/k，其中No为由计数器12所计数的φO的计数，基于寄存器14的输入与输出值之间的差进行φO的收敛性的判定。数字式相位控制电路20利用相位比较器电路21判定φO相对于φr的超前/滞后，在该相位的超前/滞后的判定结果从该判定的前一结果被反相时，改变该计数为在反相前已相继作出的相同的判定的次数的一半。

Description

数字式频率控制电路、相位控制电路及PLL电路

本发明涉及数字式频率控制电路、数字式相位控制电路及具有这些电路之一的数字式锁相环(PLL)电路，并涉及具有这些电路之一的半导体集成电路。

在模拟式PLL电路中，如果噪声加入压控振荡器(VCO)的输入之中，则其输出的频率和相位发生变化。由于低电压源用于在高频工作的PLL电路中，噪声容限变得很窄。这些因素造成在上限为大约100MHz的模拟式PLL电路中增加输出信号的精度非常困难。

另一方面，在数字式PLL电路中，有数字式逻辑电路型和数字式信号处理型电路。

在数字式逻辑电路型电路中，一种方法使用了两个固定频率的振荡器并在它们之间切换。另一种方法中，使用一个固定频率振荡器，并针对其输出添加或者去掉脉冲。然而，这两种方法中，频率和相位都要突然改变，必须在输出添加分频器电路以均匀这种变化，而这使得在高频范围进行相位控制达到高度精确性变得很困难。

在数字式信号处理型电路中，模拟输入信号是由一个A/D转换器进行二进制编码的，使得它们能够作为数字信号被处理。在这一实时进行的处理中，能够进行的数字计算和处理的范围受到限制。换言之，由于所有的处理必须在一个采样周期内进行，采样频率的上限受到限制。

于是，本发明的第一个目的是提供一种可用于较高频率范围的数字式PLL电路、用于这种数字式PLL电路的一种数字式频率控制电路和一种数字式相位控制电路。

本发明的第二个目的是提供一种可以较高精度进行控制的数字式PLL电路、用于这种数字式PLL电路的一种数字式频率控制电路和一种数字式相位控制电路。

根据本发明的第一方面，例如如图1A所示，提供了用于控制的数字式频率控制电路(10)，其控制方式使得一个振荡电路(30)的输出信号的频率趋近于一个基准信号的频率，输出信号的脉冲周期T近似为控制输入数值S的一个线性函数，即T＝kS＋m，该电路包括：用于对基准信号脉冲计数的第一计数器(11)；用于对作为反馈信号的输出信号的脉冲计数的第二计数器(12)；用于保持控制输入值S的一个寄存器；用于每当第一计数器已经计数Nr个脉冲数时计算S＝No－m/k的计算与控制电路(13，15及17)，其中No为第二计数器的计数，使得该寄存器保持S并用于使得Nr对于下一个数值等于No。

在本发明的第一方面，第一计数器用作为计时器，并每当第一计数器计数到Nr个脉冲数，则S＝No－m/k保持在寄存器中，并使得下一个数Nr等于No，并由于不必对于来自振荡电路的基准信号或输出信号的每一脉冲进行处理，故这可用于高频范围。

此外，将在以下的实施例的说明中明显可见，当S在寄存器中被两次设置时则S原则上变为完全收敛的，并由于振荡电路的输出信号频率相对于S的变化而连续变化，故频率控制可以较高精度进行。

在本发明的第一方面的第一模式中，例如如图1A所示，计算和控制电路包括：用于计算S＝No－m/k的第一计算电路(13)；用于计算Nr＝S＋m/k的第二计算电路(15)；以及一个控制电路(17)，用于每当第一计数器已经计数Nr个脉冲数时，使得该寄存器保持第一计算电路的输出，使得对于下一个数值的Nr数等于第二计算电路的输出并清除第二计数器为0。

m/k对应于图1(B)中的Tc/k－Sc。

利用该第一模式，由于Nr的初始值通过在寄存器(14)中设定S的初始值而确定，并且第二计数器仅须清零，故可易于进行初始设定。

在本发明的第一方面的第二模式中，例如如图12所示，计算和控制电路包括：用于计算S＝No－m/k的计算电路(13)；以及控制电路(17A)，用于每当第一计数器已经计数Nr个脉冲数时，使得该寄存器保持该计算电路的输出，使得对于下一个数值的数目Nr等于计数No并清除第二计数器为0。

利用第二模式，由于不需要第二计算电路，从而简化了结构。

在本发明的第一方面的第三模式中，例如如图13所示，计算和控制电路包括：用于计算Nr＝S＋m/k的一个计算电路(15)；以及一个控制电路(17B)，用于每当第一计数器已经计数Nr个脉冲数时，使得该寄存器保持该第二计数器的计数，使得对于下一个数值的Nr数等于该计算电路的输出并加载-m/k到第二计数器。

利用第三模式，不需要第一计算电路，从而简化了结构。

在本发明的第一方面的第四模式中，例如图4所示，第一计算电路包括：用于保持No的缓冲寄存器(131)；以及控制电路(17)，每当第一计数器(11)已经计数了Nr个脉冲时通过使得缓冲寄存器保持No而引起第一计算电路执行计算。

利用第四模式，即使当第二计数器中被计数的脉冲频率高时，例如为200MHz，因为在缓冲寄存器中保持No而能够执行计算。此外，只有当No保持在寄存器131中时才执行计算，从而减少了计算电路中的功耗。

在本发明的第一方面的第五模式中，第二计算电路包括用于保持Nr的缓冲寄存器；以及控制电路每当第一计数器已经计数了Nr个脉冲时通过使得缓冲寄存器保持Nr而引起第二计算电路执行计算。

在本发明的第一方面的第六模式中，例如如图1(A)所示还装有收敛判定电路(16)用于每当第一计数器已经计数了Nr个脉冲时基于寄存器的输入数值与输出数值之间的差的绝对值来判定相对于基准信号的频率的反馈信号的频率是否已经收敛。

利用第六模式，由于可根据寄存器(14)的输入数值与输出数值之间的差的绝对值进行收敛性的判定，故便于判定收敛性。能够判定收敛性这一事实将在实施例的解释中说明。

在本发明的第一方面的第七模式中，每当第一计数器电路输出进位信号时计算与控制电路计算MAX-Nr，其中MAX为第一计数器的最大计数值，并以MAX-Nr加载该第一计数器；并且第一计数器是一递增计数器。

利用第七模式，来自第一计数器的进位信号使得易于判明该第一计数器已经对脉冲计数到数目Nr。

在本发明的第一方面的第八模式中，第一计数器为一递减计数器；并且每当第一计数器的计数达到0则计算与控制电路以No加载第一计数器。

利用第八模式，不需要计算MAX-Nr。

根据本发明的第二方面，例如如图1(A)所示，提供了一个数字式相位控制电路(20)用于控制振荡电路(30)的输出信号的相位与基准信号的相位之间的相位误差，输出信号的脉冲周期响应控制输入S而变化，该数字式相位控制电路包括：相位比较器电路(21)，用于判定作为反馈信号的输出信号的相位相对于基准信号相位的超前/滞后；以及一个计数器电路(22)，用于根据相位比较器电路的判定而递增计数或者递减计数，并用于在判定已经被反相时改变计数大约为对应于所有相继的同样的判定的计数的平均值，该计数用作为控制输入值S。

由根据本发明的第二方面当相位的超前/滞后的判定结果从前一结果被反相时，计数电路的计数变为接近于对应于所有相继的相同的判定的计数平均值的一个数值。于是，当相位的超前/滞后的判定结果为前面的结果的判定的反相时，反馈信号号φo的频率和基准信号φr的频率之间的频率误差Δf降低。此外，由于从振荡电路所输出的信号的频率对于S的变化连续地变化，故改进了进行相位控制的精度。

在本发明的第二方面的第一模式中，利用基准信号或者反馈信号脉冲的边缘的定时，通过检测基准信号和反馈信号另一脉冲的逻辑电平，比较器电路判定反馈信号相位相对于基准信号的相位的超前/滞后。

在本发明的第二方面的第二模式中，例如如图6和7中所示，当进行判定时相位比较电路(21)输出第一脉冲(IDCK)，当状态信号已经改变时输出保持该判定的结果的状态信号(ID)并输出第二脉冲(^*IDCHG)。

由第二模式，第二脉冲(^*IDCHG)可用作为用于改变上述计数的定时脉冲。

在本发明的第二方面的第三模式中，例如如图6中所示，计数器电路(22)包括：一个1/2频率除法器电路(223)，该除法器具有用于接收第一脉冲的一个输入并具有用于提供第三脉冲的一个输出；第一递增/递减计数器(221)，该计数器具有用于接收状态信号的递增/递减模式输入，具有用于接收第三脉冲的时钟输入并具有用于接收第二脉冲的加载控制输入；以及第二递增/递减计数器(222)，该计数器具有用于接收状态信号的递增/递减模式的输入，具有用于接收第一脉冲的时钟输入，具有用于接收第二脉冲的加载控制输入，具有用于接收第一递增/递减计数器的计数的并行数据输入，并具有用于作为控制输入数值S提供计数器电路计数的并行数据输出。

利用第三模式，由于不需要进行计算以近似地判定对应于所有相继的同样的判定的计数的平均值，故能够进行较快的处理。

根据本发明的第三方面，例如如图1所示，提供了一种数字式PLL电路，该电路包括：用于提供输出信号的振荡电路(30)，该输出信号的脉冲周期T响应控制输入数值S而变化；用于判定作为反馈信号的输出信号的相位相对于基准信号的相位的超前/滞后的相位比较器电路(21)；以及计数器电路(22)，用于根据相位比较器电路的判定进行递增计数或者递减计数，并用于当判定已经反相时改变计数为对应于所有相继的同样判定的计数的近似地平均的数值，该计数用作为控制输入数值S。

在本发明的第三方面的第一模式中，输出信号的脉冲周期T近似为控制输入数值S的线性函数，即T＝kS＋m。

在本发明的第三方面的第二模式中，进而提供有：用于计数基准信号脉冲的第一计数器；用于计数反馈信号脉冲的第二计数器；用于保持控制输入数值S的寄存器；用于判定反馈信号的频率相对于基准信号的频率是否已经收敛的收敛性判定电路；以及一个计算和控制电路，用于每当第一计数器计数到Nr个脉冲数时使得该寄存器保持S＝No－m/k，其中No为第二计数器的计数，并对于下一个数值使得数Nr等于No，用于在作出频率收敛性判定之前选择作为控制输入值S的寄存器的输出，并用于在作出频率收敛性判定之后选择作为控制输入值S的计数器电路的一个输出。

根据本发明的第四方面，提供了一种数字式PLL电路，该电路包括：用于提供输出信号的一个振荡电路，该输出信号的频率响应控制输入值S而被改变；一个数字式频率控制电路，该电路响应输出信号的频率而提供用于控制的第一控制信号，使得输出信号频率趋近于基准信号频率；用于判定第一控制信号的收敛性的频率收敛性判定电路；用于判定输出信号的相位相对于基准信号的相位的超前/滞后的相位比较器电路；以及根据相位比较器电路的判定进行递增计数或者递减计数的一个计数器电路，该计数器电路在频率收敛性判定电路没有判定第一控制信号的收敛性期间提供作为控制输入值S的第一控制信号，该计数器在频率收敛性判定电路已经判定第一控制信号的收敛性之后提供作为控制输入值S的计数。

根据本发明的第五方面，提供了一种半导体装置，该装置包括：用于计数基准信号脉冲的第一计数器；用于计数反馈信号脉冲的第二计数器；用于保持控制输入数值S的一个寄存器；以及一个计算和控制电路，用于每当第一计数器计数到脉冲数Nr时对S＝No－m/k进行计算，其中No为第二计数器的计数，使得该寄存器保持S，并用于对于下一个数值使得数Nr等于No。

根据本发明的第六方面，提供了一种半导体装置，该装置包括：用于判定反馈信号的相位相对于基准信号的相位的超前/滞后的相位比较器电路；以及一个计数电路，用于根据相位比较器电路的判定进行递增计数或者递减计数，并用于当判定已经反相时改变计数为对应于所有相继的同样判定的计数的近似为平均值的数值。

图1(A)是根据本发明第一实施例中的数字式PLL电路的框图，图1(B)是振荡电路输入与输出特性图示；

图2表示图1(A)中的振荡电路结构的例子；

图3是一流程图表示图1(A)中的数字式频率控制电路的操作；

图4是一框图表示图1(A)中的数字式频率控制电路的结构的例子；

图5是图4中的控制电路的输入/输出信号的时序图；

图6是图1(A)中的数字式相位控制电路的结构的例子的框图；

图7是图6中的相位比较器电路的输入/输出信号的时序图；

图8是图6中所示的电路进行的操作的图示，表示反馈信号φo相对于基准信号的相位误差Δθ和频率误差Δf＝f₀－f_r中的变化或者以及计数CN1与CN2中的变化。

图9(A)和9(B)表示以基准信号频率fr＝200MHz(周期Tr＝5纳秒)所进行的仿真的结果，图9(A)是反馈信号φo相对于基准信号φr的相位误差Δθ的变化的图示，而图9(B)为表示反馈信号φo的周期To的变化的图示。

图10(A)到10(D)表示在与图9中等同的条件下所进行的仿真的结果，并示出在相位控制期间的基准信号φr，反馈信号φo以及信号INC与DEC的波形图。

图11表示在与图9中等同的条件下所进行的仿真的结果，并且是基于反馈信号φo相对于基准信号或者在相位控制的初始阶段的相位误差Δθ和周期误差T的测量的波形图。

图12是根据本发明的第二实施例中的数字式PLL电路框图。

图13是根据本发明的第三实施例中的数字式PLL电路框图。

现参见附图对本发明的较佳实施例说明如下，其中相同的标号表示各个图中类似的或者对应的部件。在低电平变为有效的信号将以*表示。

1.1第一实施例

图1(A)表示根据本发明的第一实施例中的数字式PLL电路。

这一电路装有数字频率控制电路10，数字式相位控制电路20，以及振荡电路30。

这一数字式PLL电路的第一个特点在于，使用了如图1(B)中所示的一个振荡电路30，该振荡电路输出其周期T可表示为控制输入数值S的线性函数的一个信号。例如周期T表示为

T＝k(S－Sc)＋Tc，    (1)其中k，Sc与Tc为常数。

振荡电路30的振荡频率fo表示为

fo＝1/T.    (2)

振荡电路可构造为一个反相器的输入通过一个延迟电路与一个反相器的输出连接，从而对应于控制输入数值S调节这一延迟电路的延时。这样的一个例子示于图2之中。

利用提供给AND门31的另一输入的允许信号ACT，AND门31的输出通过非反相器32和反相器33连接到AND门31的输入之一。其作用为缓存器的反相器34连接到反相器33的输出。在位于非反相器32的输出和反相器33的输入之间的信号线与接地线之间，传送门35i与电容器36i串联的配置对于每一个1到n的i是并联的。电容器36i的电容量为2^i－1·C0，其中C0是常数。传送门35i通过并行连接pMOS晶体管与nMOS晶体管构成，pMOS晶体管门通过反相器37i装有位Si，而nMOS晶体管的门直接装有位Si。位S1到Sn构成控制输入数值S，其中

S＝S1＋2·S2＋2^n－1·Sn。

在上述的结构中，在允许信号ACT设定为高电位并且从反相器34输出的信号φo变为其周期为通过以上方程式(1)所确定的T的脉冲串时，振荡开始。

由于在仍然满足方程(1)中的关系时只有方程式(1)中的常数k和Tc变化，故振荡电路30可采用其用于对输出频率分频的分频器电路装在其输出级的一种结构。

图1(A)所示数字式PLL电路的第二个特点是用于数字式频率控制电路10并使用以上方程式(1)的性质的一种新的处理类型。

使得来自振荡电路30的反馈信号φo的频率趋近于基准信号φr的频率，用于这种方式调节的数字式频率控制电路10包括：计数器11，计数器12，计算电路13，寄存器14，计算电路15，收敛性判定电路16及控制电路17。

计数器11计数基准信号φr的脉冲并当脉冲数Nr已经被计数时通知控制电路17，因而起到一个定时器的作用。计数器12用于在这一定时器所设定的时间周期内检测反馈信号φo的脉冲数。当计数器11已经计数了已经设定的脉冲数即Nr时，计算电路13计算计数器12的计数No与常数C＝-Tc/k＋Sc的和Sb，Sb表示为

Sb＝No－Tc/k＋Sc    (3)寄存器14保持Sb作为Sa并将其提供给振荡电路30的控制输入作为控制输入值S。计算电路15计算Sa与常数-C＝Tc/k－Sc的和Nr，Nr表示为

Nr＝Sa＋Tc/k－Sc。    (4)当Sa与Sb的差的绝对值在寄存器14即将保持Sb之前落到一设定数值之下时，收敛性判定电路16判定控制输入值S已经收敛。然后该电路设定频率控制完成信号^*EQ为有效状态以便将其提供给数字式相位控制电路20。

数字式相位控制电路20包括一个相位比较电路21与一个计数器电路22。在频率控制周期期间，即当频率控制完成信号^*EQ为无效，并且Sa从寄存器14通过计数器电路22提供给振荡电路30的控制输入时，计数器电路22处于直通状态。

现在参见图3所示的流程图说明数字式频率控制电路10的操作。以下括号中的数字是图3中所用的步骤ID号码。

(40)首先，通过控制电路17在寄存器14中设定一个初始值Sa。这一初始值Sa例如可以是图1(B)中的S2。然后，由方程式(1)和(2)，反馈信号φo的频率fo＝fo0为

fo0＝1/{kSa－Sc)＋Tc}    (5)

(41)计数器11初始化，使得该电路在计数器11已经计数到脉冲的设定数Nr时提供一个到时信号。例如，MAX-Nr加载到计数器11，其中MAX(所有位为“1”)是计数器11上的计数的最大值，当计数器11上的计数已经达到该最大值MAX时，则向控制电路17提供作为到时信号的进位输出信号。这时，计数器12上的计数No被清为0。

(42)控制电路17等待来自计数器11的到时信号。

(43)计算电路13执行计算Sb＝No－Tc/k＋Sc。

(44)收敛性判定电路16对于控制输入数值S进行收敛性判定。

(45)如果频率控制完成信号^*EQ为无效的，则控制电路17使得寄存器14保持Sb作为Sa。这时，基于方程式(1)，(2)和(3)，反馈信号φo的频率fo＝fo1表示为

fo1＝1/{k(Sb－Sc)＋Tc}

   ＝1/{k(No－Tc/k＋Sc－Sc)＋Tc}

   ＝1/(k·No)    (6)

一般，

No/fo＝Nr/fr。    (7)

从方程式(4)，(5)和(7)，

No＝Nr·fo0/fr

  ＝(Sa＋Tc/k－Sc)/[{k(Sb－Sc)＋Tc}·fr]

  ＝1/(k·fr).    (8)

因而，从方程式(6)和(8)，

fo1＝k·fr/k＝fr.    (9)

这就是说，反馈信号φo的频率fo在第一次试验就与基准信号φr的频率fr匹配。实际上，由于从实际数值偏离常数C＝-Tc/k＋Sc，这些频率在第一次试验时是不匹配的，因而操作返回到以上的步骤41，并且重复步骤41到45的处理。

(46)当由收敛性判定电路16作出判定Sb已经收敛到Sa时，频率控制完成信号^*EQ被设定为有效状态，并且Sa作为相位控制的初始值被加载到计数器电路22。

如果为了判定反馈信号φo的频率已经收敛到基准信号φr的频率需要条件设定为

|To－Tr|＜T，           (10)应用方程式(2)和(7)这一需要条件表示为

|No－Nr|＜T·No·fr.    (11)而且由于从方程式(3)和(4)有

Nr－No＝Sa－Sb          (12)因而

|Sa－Sb|＜T·No·fr.    (13)

这样，当控制输入数值S或者计数No收敛时，频率fo2收敛到频率fr。

该数字式频率控制电路10的一个结构的例子示于图4之中。

计算电路13包括保持计数器12的计数No的一个寄存器131，使得寄存器131的内容No与常数-Tc/k相加的一个加法器电路132，以及使得来自加法器电路132的输出与常数Sc相加的加法器电路133。例如由于频率fo高达200MHz，故该计算必须通过在寄存器131中保持计数No而进行。虽然加法器电路132与加法器电路133实时地进行计算，实际上计算只是在控制电路17使得寄存器131保持计数器12的计数No时执行，于是降低了计算电路13中的功耗。

计算电路15包括保持来自加法器132的输出的一个寄存器151，使得常数Tc/k加到寄存器151的内容中的加法器电路152，以及从计数器11的最大值MAX减去来自加法器电路152的输出的减法器电路153。

收敛性判定电路16包括保持寄存器151前面的数值的一个寄存器161，比较寄存器151的输出与寄存器161的输出并在它们的差值例如在7以下时输出一粗匹配信号的一个比较器162，以及保持这一信号作为频率控制完成信号^*EQ的一个D触发器。

控制电路17装有用于产生定时信号的计数器171，当计数器11的计数达到最大值MAX并且来自计数器11的进位输出信号CO被置为一有效状态时，则计数器171被清零。如图5所示，计数器171计数通过使得基准信号φr经过1/2分频器电路而获得的信号，并在这一计数达到0，4，6和8时，控制电路17提供具有宽度Tr的负脉冲的各个控制信号^*CS0，^*CS4，^*CS6和^*CS8。并当计数为8时控制电路17提供具有宽度3Tr的负脉冲的控制信号^*CS 89^*。当其计数变为十六进位数值“F”时，计数器171停止计数。图4中的加载信号^*LD由向OR门18提供控制信号^*CS8与频率控制完成信号^*EQ而产生。

以下说明图4中的数字式频率控制电路10的操作。

当计数器11上的计数达到最大值MAX而进位输出信号CO设定为有效状态时，寄存器151的内容作为前面的数值被保持在寄存器161之中且计数器171被清零。然后，计数器12上的计数No随控制信号^*CS0的下降定时被保持在寄存器131中。No－Tc/k由加法器电路132计算而(No－Tc/k)＋Sc由加法器电路133计算。然后随控制信号^*CS4的下降定时，Sb保持在寄存器14中，而No－Tc/k保持在寄存器151中。对于(No－Tc/k)的当前值与前面值之间的差的绝对值(等于控制输入值S或者计数No的当前值与前面值之间的差的绝对值)是否等于或者小于7，例如通过比较器电路162作出判定，并且如果该数值等于或者小于7，则来自比较器电路162的输出置为低电平，否则置为高电平。(No－Tc/k)＋Tc/k＝No由加法器电路152计算，而MAX-No由减法器电路153计算。然后，随控制信号^*CS6的下降定时比较器电路162的输出保持在D触发器163之中并作为频率控制完成信号^*EQ输出。然后控制信号^*CS8提供给OR门18，并且只有在频率控制完成信号^*EQ为低电平时从OR门18作为加载信号^*LD输出控制信号^*CS8。当控制信号^*CS89为低电平时，(MAX-No)被加载到计数器11，而计数器12被清零。

图1中，数字式相位控制电路20进行控制使得反馈信号φo的相位趋近于基准信号φr的相位，并且该控制电路装有相位比较器电路21和计数器电路22。相位比较器电路21判定反馈信号φo的相位相对于基准信号φr随基准信号φr的上升定时的超前/滞后。当频率控制完成信号^*EQ已经变为有效时，计数器电路22作为初始值加载Sa，计数来自相位比较器电路21的脉冲并向振荡电路30的控制输入作为控制输入值S提供该计数。

数字式相位控制电路20的结构的一个例子示于图6。

相位比较器电路21包括一个相位比较器电路211和一个时钟产生器电路212。相位比较器电路211基于基准信号φr和反馈信号φo产生信号DEC，INC和ID。如图7所示，信号DEC是在反馈信号φo处于低电平时随基准信号φr的上升定时而产生的一个脉冲，信号INC是在反馈信号φo处于高电平时随基准信号φr的上升定时而产生的一个脉冲，而信号ID是由信号DEC复位并由信号INC设置的一个信号。

图6中，基于信号DEC，INC和ID，时钟产生器电路212产生信号^*IDCHG和IDCK。如图7中所示，信号^*IDCHG是当检测到信号ID的边缘时所产生的一个负脉冲，而信号IDCK是从信号INC与信号DEC的OR的脉冲串中除去对应于信号^*IDCHG的负脉冲的正脉冲所生成的一个信号。

在图6中，计数器电路22装有向其数据输入D提供Sa的U(递增)/D(递减)计数器221，其数据输入D连接到U/D计数器221的数据输出Q的U/D计数器222，对信号IDCK的频率进行分频的1/2分频器电路223，以及一个AND门224。U/D计数器222的数据输出Q连接到振荡电路30的控制输入。

频率控制完成信号^*EQ提供给U/D计数器221及222的允许信号输入EN，并当频率控制完成信号^*EQ为无效时，即在频率控制期间，在U/D计数器221及222的计数停止。

加载信号^*LD提供给U/D计数器221的加载控制输入L，并且当加载信号^*LD为低电平时，Sa加载到U/D计数器221并从数据输出Q取出。当加载信号^*LD为低电平时，U/D计数器222的加载控制输入也被置为低电平，从U/D计数器221的输出数据被加载到U/D计数器222并从数据输出Q取出。因而当加载信号^*LD为低电平时，U/D计数器221及222为直通状态，并且Sa通过U/D计数器221及222提供给振荡电路30的控制输入。

信号ID提供给U/D计数器221及222的递增/递减模式输入U/D，并为了使得反馈信号φo的上升边向基准信号φr的上升边移动，当信号ID为低电平时，即当反馈信号φo的相位相对于基准信号φr被延迟时U/D计数器221及222的被设定为递减模式，而在相反的情形下它们被设定为递增模式。

信号IDCK由U/D计数器222计数，而来自1/2分频器电路223的输出由U/D计数器221计数。信号^*IDCHG和加载信号^*LD提供给AND门224，来自AND门224的输出提供给U/D计数器222的加载控制输入L，并当加载信号^*LD或者信号^*IDCHG为低电平时，U/D计数器221上的计数CN1加载到U/D计数器222。

图8表示图6中所示的电路操作的概况。

当反馈信号φo相对于基准信号φr的相位误差Δθ为正时(当ID为低电平时)，频率误差Δf＝fo－fr上升(下降)，而计数CN1与CN2减少。当Δθ＝0时，频率fo已经增加太多。当Δθ的变化率为0时，频率误差Δf＝0。这时对应于该频率fo的计数CN2近似等于在时间点t＝t1的计数CN21以及在时间点t＝t2的计数CN22的平均值，并且该平均值(CN21＋CN22)/2等于在时间点t＝t2的计数CN1。由于U/D计数器221上的计数CN1被加载到U/D计数器222而使得在时间点t＝t2相等CN2＝CN1，因而相位控制的精度得到改进。这是图1(A)所示的数字式PLL电路的第三个特点。

当相位控制为稳定状态时，相位误差Δθ与频率误差Δf振荡，彼此偏移大约为π/2。

图9(A)，9(B)及10示出当图4和图6中所示的电路用于具有fr在200MHz(Tr＝5纳秒)及电源电压为3.0V的数字式PLL电路时所进行的仿真结果。

图9(A)示出反馈信号φo相对于基准信号φr的相位误差Δθ的变化，而图9(B)表示反馈信号φo的周期To的变化。

如图9(A)明显所示，在频率控制期间的相位误差Δθ在-π到π的范围中即在-2.5纳秒到2.5纳秒的范围内振荡，并且当频率fo接近于频率fr时其振荡周期变长。频率控制在近似为30微秒(μsec)的短时间周期内完成。此外，相位控制也是很快地进入稳定状态，并且Δθ的短周期的振荡在相位控制期间范围是大约±200微微秒(psec)。

如图9(B)明显所示，周期To在频率控制期间以10微秒时间宽度或者更短的步骤趋近于5纳秒的目标数值，并在相位控制期间在该目标数值附近振荡。

图10(A)到10(C)示出基准信号φr，反馈信号φo与信号INC及DEC在相位控制期间的变化。

图11示出在相位控制的初始阶段期间反馈信号φo相对于基准信号φr的相位误差Δθ和周期误差ΔT，并且明显地，在非常短的时间周期中相位控制进入稳定状态。而且，相位控制的精度高达200微微秒/5纳秒＝0.04或者更低。2.第二实施例

图12示出第二实施例中根据本发明的数字式PLL电路。

由于来自图1(A)中的计算电路15除去其初始值以外的输出Nr等于计数No，故在图12中的数字式频率控制电路10A中省略了计算电路15。初始值从控制电路17A加载到递减计数器11A。当递减计数器11A的计数已经达到0时，控制电路17A使得递减计数器11A以计数器12上的计数No加载。

在其它方面，第二实施例与第一实施例相同。3.第三实施例

图13示出第三实施例中根据本发明的数字式PLL电路。

在数字式频率控制电路10B中，通过向计数器12加载-Tc/K＋Sc而不是将计数器12清零，图1(A)中的计算电路13被省略。

其余方面第三实施例与第一实施例相同。

虽然已经对本发明的实施例进行了说明，但是应当理解，本发明不限于此，并在不背离本发明的精神和范围之下可以作出各种变化和变形。

例如，相位比较器电路21可以或者是对于基准信号φr或反馈信号φo的下降进行定时，或者是反馈信号φo的上升进行定时而调节反馈信号φo相对于基准信号φr的相位的超前/滞后。

而且，收敛判定电路16可采用一种结构，其中控制输入数值S的收敛性的判定基于计数器12的当前数值与前面的数值的差的绝对值来进行。图4中，也可采用一种结构，其中来自寄存器131的输出保持在寄存器151之中，而省略加法器电路152。

在数字式相位控制电路20与振荡电路30的关系中，电路30可输出其频率r为控制输入数值S的线性函数的一个信号。这种情形下，ID的反相信号用作为图6中的计数器221与222的U/D模式输入。

Claims (19)

1.一种用于按以下方式控制的数字式频率控制电路，即使得一个振荡电路的输出信号的频率趋近于一个基准信号的频率，所述输出信号的脉冲周期T近似为控制输入数值S的一个线性函数，即T＝kS＋m，该电路包括：

用于对所述基准信号脉冲计数的一个第一计数器；

用于对作为反馈信号的所述输出信号的脉冲计数的一个第二计数器；

用于保持所述控制输入值S的一个寄存器；以及

用于每当所述第一计数器已经计数Nr个脉冲数时计算S＝No－m/k的一个计算与控制电路，其中No为所述第二计数器的计数，用于使得所述寄存器保持S并用于使得对于下一个数值的Nr等于No。

2.根据权利要求1的数字式频率控制电路，其中所述计算与控制电路包括：

用于计算S＝No－m/k的第一计算电路；

用于计算Nr＝S＋m/k的第二计算电路；以及

一个控制电路，用于每当所述第一计数器已经计数所述Nr个脉冲数时，使得所述寄存器保持所述第一计算电路的输出，使得对于所述下一个数值的所述数Nr等于所述第二计算电路的输出并清除所述第二计数器为0。

3.根据权利要求1的数字式频率控制电路，其中所述计算与控制电路包括：

用于计算S＝No－m/k的一个计算电路；以及

一个控制电路，用于每当所述第一计数器已经计数所述Nr个脉冲数时，使得所述寄存器保持所述计算电路的输出，使得对于下一个数值的所述数Nr等于所述计数No并清除所述第二计数器为0。

4.根据权利要求1的数字式频率控制电路，其中所述计算与控制电路包括：

用于计算Nr＝S＋m/k的一个计算电路；以及

一个控制电路，用于每当所述第一计数器已经计数所述Nr个脉冲数时，使得所述寄存器保持所述第二计数器的计数，使得对于下一个数值的所述数Nr等于所述所述计算电路的输出并加载-m/k到所述第二计数器。

5.根据权利要求2的数字式频率控制电路，其中：

所述第一计算电路包括用于保持No的缓冲寄存器；以及

每当所述第一计数器已经计数了Nr个脉冲数时，所述控制电路通过使得所述缓冲寄存器保持No而引起所述第一计算电路执行计算。

6.根据权利要求2的数字式频率控制电路，其中：

所述第二计算电路包括用于保持Nr的缓冲寄存器；以及

每当所述第一计数器已经计数了数目Nr个脉冲时，所述控制电路通过使得所述缓冲寄存器保持Nr而引起所述第二计算电路执行计算。

7.根据权利要求1的数字式频率控制电路，还包括一个收敛判定电路用于每当所述第一计数器已经计数了所述数目Nr个脉冲时基于所述寄存器的输入数值与输出数值之间的差的绝对值来判定相对于所述基准信号的频率的所述反馈信号的频率是否已经收敛。

8.根据权利要求1的数字式频率控制电路，其中：

每当所述第一计数器输出进位信号时所述计算与控制电路计算MAX-Nr，其中MAX为所述第一计数器的最大计数值，并以MAX-Nr加载所述第一计数器；并且

所述第一计数器是递增计数器。

9.根据权利要求1的数字式频率控制电路，其中：

所述第一计数器是递减计数器；并且

每当所述第一计数器的计数达到0时所述计算与控制电路以No加载所述第一计数器。

10.一种用于控制振荡电路的输出信号的相位与基准信号的相位之间的相位误差的数字式相位控制电路，所述输出信号的脉冲周期响应控制输入数值S而变化，所述数字式相位控制电路包括：

相位比较器电路，用于判定作为反馈信号的所述输出信号的相位相对于所述基准信号相位的超前/滞后；以及

一个计数器电路，用于根据所述相位比较电路的判定递增计数或者递减计数，并用于在所述判定已经被反相时改变计数大约为对应于所有相继的同样的判定的所述计数的平均值，所述计数用作为所述控制输入值S。

11.根据权利要求10的数字式相位控制电路，其中或者利用所述基准信号或者利用所述反馈信号脉冲的边缘的定时，通过检测所述基准信号和所述反馈信号另一脉冲的逻辑电平，所述比较器电路判定所述反馈信号的所述相位相对于所述基准信号的所述相位的超前/滞后。

12.根据权利要求11的数字式相位控制电路，其中当进行所述判定时所述相位比较器电路输出第一脉冲，当所述状态信号已经改变时输出保持所述判定的结果的状态信号并输出第二脉冲。

13.根据权利要求12的数字式相位控制电路，其中所述计数器电路包括：

一个1/2分频器电路，具有用于接收所述第一脉冲的输入并具有用于提供第三脉冲的一个输出；

第一递增/递减计数器，具有用于接收所述状态信号的递增/递减模式输入，具有用于接收所述第三脉冲的时钟输入并具有用于接收所述第二脉冲的加载控制输入；以及

第二递增/递减计数器，具有用于接收所述状态信号的递增/递减模式的输入，具有用于接收所述第一脉冲的时钟输入，具有用于接收所述第二脉冲的加载控制输入，具有用于接收所述第一递增/递减计数器的计数的并行数据输入，并具有用于作为所述控制输入数值S提供计数器电路的所述计数的并行数据输出。

14.一种数字式PLL电路，该电路包括：

用于提供输出信号的一个振荡电路，所述输出信号的脉冲周期T响应控制输入数值S而变化；

用于判定作为反馈信号的所述输出信号的相位相对于基准信号的相位的超前/滞后的相位比较器电路；以及

一个计数器电路，用于根据所述相位比较器电路的判定进行递增计数或者递减计数，并用于当所述判定已经反相时改变计数为对应于所有相继的同样判定的所述计数的近似地平均的数值，所述计数用作为所述控制输入数值S。

15.根据权利要求14的数字式PLL电路，其中所述输出信号的所述脉冲周期T近似地是所述控制输入数值S的一个线性函数，即T＝kS＋m。

16.根据权利要求15的数字式PLL电路，还包括：

用于计数所述基准信号脉冲的一个第一计数器；

用于计数所述反馈信号脉冲的一个第二计数器；

用于保持所述控制输入数值S的一个寄存器；

用于判定所述反馈信号的频率相对于所述基准信号的频率是否已经收敛的一个收敛性判定电路；以及

一个计算和控制电路，用于每当所述第一计数器已计数到Nr个脉冲数时使得所述寄存器保持S＝No－m/k，其中No为所述第二计数器的计数，并对于下一个数值使得所述数Nr等于No，用于在作出所述频率的收敛性判定之前选择作为所述控制输入值S的所述寄存器的一个输出，并用于在作出所述频率收敛性判定之后选择作为所述控制输入值S的所述计数器电路的一个输出。

17.一种数字式PLL电路，该电路包括：

用于提供输出信号的一个振荡电路，所述输出信号的频率响应控制输入值S而被改变；

一个数字式频率控制电路，该电路响应所述输出信号的所述频率而提供用于控制的第一控制信号，其方式使得所述输出信号的所述频率趋近于一基准信号频率；

用于判定所述第一控制信号的收敛性的频率收敛性判定电路；

用于判定所述输出信号的相位相对于基准信号的相位的超前/滞后的相位比较器电路；以及

根据所述相位比较器电路的判定进行递增计数或者递减计数的一个计数器电路，所述计数器电路在所述频率收敛性判定电路没有判定所述第一控制信号的所述收敛性期间提供作为所述控制输入值S的所述第一控制信号，所述计数器在所述频率收敛性1判定电路已经判定所述第一控制信号的所述收敛性之后提供作为所述控制输入值S的所述计数。

18.一种半导体装置，该装置包括：

用于计数基准信号脉冲的第一计数器；

用于计数反馈信号脉冲的第二计数器；

用于保持所述控制输入数值S的一个寄存器；以及

一个计算和控制电路，用于每当第一计数器计数到脉冲数Nr时对S＝No－m/k进行计算，其中No为所述第二计数器的计数，使得所述寄存器保持S，并用于对于下一个数值使得所述数Nr等于No。

19.一种半导体装置，该装置包括：

用于判定反馈信号相位相对于基准信号的相位的超前/滞后的相位比较器电路；以及

一个计数器电路，用于根据所述相位比较器电路的判定进行递增计数或者递减计数，并用于当所述判定已经反相时改变计数为对应于所有相继的同样判定的所述计数的近似平均的数值。

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