CN1574642A - 频谱扩展时钟发生装置 - Google Patents

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Abstract

本发明提供一种能够抑制电路规模增大，并能够产生平滑的频谱扩展时钟的装置。该装置具有：输入从时钟输入端子(1)输入的时钟信号和控制信号(上升信号6和下降信号7)，根据控制信号对输出时钟信号的相位进行调整并将其输出的相位插值器(4)；和输入从时钟输入端子输入(1)的时钟信号并对其进行计数，根据计数结果，对相位插值器(4)输出用于使输出时钟信号的相位可变的控制信号(上升信号6和下降信号7)的控制电路(3)，从相位插值器(4)来的输出时钟信号的相位与时间一起被变动，在规定的频率范围内受到频率调制。

Description

频谱扩展时钟发生装置
技术领域
本发明涉及一种时钟发生电路，特别是涉及频谱扩展时钟发生器(Spread Spectum Clock Generator)。
背景技术
如果电子装置中的时钟发生器发生单一频率，那么，在该频率与高次谐波，辐射就会增大，为此，采用通过频率调制来降低不要的辐射峰，从而降低EMI(elctromagnatic interference)的频谱扩展时钟(Spread SpectumClock)。
作为现有的频谱扩展时钟发生器，一般采用在反馈计数器中设置脉冲临界(スワロ一)分频器的PLL(Phase Locked Loop)(例如，参照下列专利文献1)。该PLL以A和A-1(正整数)2个数为分频数，通过切换A和A-1来实现频率调制，通过在每个预定的一定期间改变A和A-1的比例，使平均频率f进行变化，从而生成频谱扩展时钟。
在把脉冲临界分频器设置在反馈计数器中的PLL中，切换分频器时，1个时钟的分步(step)相位误差就被输入到PLL的输入。PLL为负反馈系统，因此，被输入的分步相位误差就会引起过渡响应。并且，可以预料，如果负反馈系数的阻尼系数大的话，由于过渡响应，时钟频率就会变化至规格外。另一方面，如果阻尼系数小的话，也可能使系统的稳定性受到损害。而且，频谱扩展时钟发生器的特性由脉冲临界分频器的控制和分步相位误差以过渡响应的综合特性来决定，所以设计参数很多，导致优化设计所花费的工时增大。
另外，下列非专利文献1记载的PLL中，具有脉冲临界分频器，由于使用后过滤器而得到平滑的特性，但是，没有公开有关PLL的特性变动的信息(对策)。
另外，包含具有多个程序计数器的PLL和频率调制电路的扩大频谱时钟生成电路也是公知的(例如参照专利文献2)。
还有，下述时钟发生装置也是公知的(例如参照下列专利文献1)，该时钟发生装置具有：生成互相之间有相位差的m相时钟信号的时钟生成部；依次选择一个由时钟生成部生成的m相时钟信号，生成第2时钟信号的选择处理部；以及，将控制信号供给选择处理部，使从选择处理部获得的第2的时钟信号的相位在规定的范围内进行变动，从而使频谱上的峰值进行分散的防滞高频振荡环形控制部。在下列专利文献1中，作为m组的时钟发生器，具有延迟电路和环形振荡器。图8是表示下述专利文献1记载的，利用环形振荡器110生成5相时钟的时钟生成部的构成的图。如图8所示，5级反相延迟电路111～115环状连接，通过缓冲器116-120从各级的输出取出5相时钟c0～c4。另外，121～125为分频电路。
根据下列专利文献1的记载，例如，在为发生多相(m相)时钟信号而采用多组延迟电路等多组(m组)时钟发生器的现有技术中，如果在集成电路上构成延迟电路的话，由于电源电压变动、工作温度的变化等，延迟电路的延迟量也会变动。因而，相位不同的m组时钟发生器为吸收该变动量，就要准备m组以上的延迟电路。因此，控制就变得复杂，就需要对延迟电路的延迟量进行微调整。
还有，下列专利文献1记载的构成中，对应于相位的提前或推迟，准备有m组(图8中5组)时钟发生器，不过，优选的是，时钟相位在一周期轮转时，以同样的延迟量平滑地连接。然而，由于采用上述延迟量的微调整，以及m组以上的时钟发生器，所以难以平滑地连接。
而且，如图8所示，如果由振荡器110发生相位不同的m组时钟，当m组环形振荡器的个数少时，技术上是可能的，不过，为了稳定频率，就需要采用PLL(Phase locked Loop)技术等。还有，如果增加相位不同的m组时钟发生器的个数，使相位分解力变细的话，环形振荡器的振荡频率就会降低，因而就不能得到所需的频率。
【非专利文献1】
M.Sugawara，T.Ishibashi，K.Ogasawara，M.Aoyama，M.Zwerg，S.Glowinski，Y.Kameyama，T.Yanagita，M.Fukaishi，S.Shimoyama，T.Ishibashi，and T.Noma，“1.5Gbps，5150ppm Spread Spectrum SerDesPHY with a 0.3mW，1.5Gbps Level Detector for Serial ATA”，Symposium onVLSI Circuits Digest of Technical Papers5-3，Fig.1，June/2002
【非专利文献2】
S.Sidiropoulos and Mark Horowitz et al.，“Asemi-digital delaylocked loop with unlimited phase shift capability and 0.08-400MHz operatingrange，”ISSCC 1997 p.p 332-333
【特利文献1】
特开平2001-148690号公报(第3页，第5页，第3图，第11图)
【专利文献2】
特开平7-235862号公报(第9-10页，第6、7、8、9图)
【专利文献3】
特开2002-190724号公报(第8-9页，第6图)
发明内容
本发明是鉴于上述问题点而作出的，其主要目的在于提供一种不用脉冲临界分频器、VCO(电压控制振荡器)等，就能够抑制电路规模增大，同时，发生平滑的频谱扩展时钟的时钟发生装置。
达成上述目的本发明的一种频谱扩展时钟发生装置，具有：输入输入时钟信号和控制信号，根据上述控制信号，使输出时钟信号的相位可变并将其输出的相位插值器；和输入上述输入时钟信号并对其进行计数，根据上述计数结果，生成用于使上述输出时钟信号的相位可变的上述控制信号，并将其输出到上述相位插值器的控制电路。
在本发明中，上述控制电路生成上述控制信号，使得上述输出时钟信号的频率，以上述输入时钟信号周期的规定倍的期间为1个调制周期，在规定的频率范围进行反复。
在本发明中，由上述控制电路供给上述相位插值器的上述控制信号包含使上述输出时钟信号的相位按规定量提前的上升信号，和使上述输出时钟信号的相位按规定量推迟的下降信号，上述控制电路具有进行如下控制的构成：对于上述输入时钟信号，在每个预定的规定数的周期数，根据上述计数结果，对上述上升信号和/或上述下降信号进行规定次数的激活，并将其供给上述相位插值器。
或是，根据本发明的另一种时钟发生装置，上述控制电路也可以构成为：对于上述输入时钟信号，在每个预定的规定数的周期数，以规定的相位量，对上述相位插值器，输出使上述输出时钟信号的相位推迟的下降信号，作为上述控制信号(与后述的下降扩展标准对应)。
根据这样构成的本发明，就可从相位插值器获得平滑的频谱扩展时钟。
附图说明
图1是表示本发明一实施例的构成的图。
图2是表示本发明一实施例在时域的频率调制之一例的图。
图3是表示本发明第2实施例的构成的图。
图4是表示本发明第3实施例的构成的图。
图5是表示本发明第3实施例在时域的频率调制之一例的图。
图6是表示相位插值器之一例的图。
图7是表示相位插值器之另一例的图。
图8是表示利用环形振荡器生成5相时钟的时钟生成部的构成的图。
具体实施方式
说明本发明的实施方式。首先，说明本发明的原理，接着就实施例进行说明。本发明在其优选的的一实施方式中具有对输出时钟信号的相位进行调整的相位插值器(4)和控制电路(3)。相位插值器(4)输入从时钟输入端子(1)输入的时钟信号和控制信号(上升信号6或下降信号7)，根据控制信号，对输出时钟信号的相位进行调整并将其输出。
控制电路(3)输入从时钟输入端子(1)输入的时钟信号并对其进行计数，根据该计数结果，对相位插值器(4)输出用于使输出时钟信号的相位可变的控制信号。
在本实施方式中，作为上述控制信号，优选的是，采用使输出时钟信号的相位按规定量提前的上升信号(6)和使输出时钟信号的相位按规定量推迟的下降信号(7)。控制电路(3)按每个对于输入时钟信号预定的规定数的周期数，根据输入时钟信号的计数结果，以规定次数激活上升信号和/或下降信号，并将其供给相位插值器(4)。
结果，来自相位插值器(4)的输出时钟信号的相位就随时间而被变动，在规定的频率范围内受到频率调制。
根据本发明，给相位插值器输入上升信号或下降信号时的时钟输出的分步相位误差，由分解力(周期/N)来决定，通过适当设定N，就可生成平滑的频谱扩展时钟(SSC)。以下，就具体的实施例进行详细说明。
【实施例】
图1是表示本发明的一实施例的构成的图。参照图1，本实施例具有相位插值器4和控制器3(也称作“SSC控制器”)，从输入端子1输入的时钟信号被同时输入到相位插值器4和控制器3。
控制器3根据输入时钟信号，输出生成的定时信号5。并且，控制器3进行如下控制：对输入时钟信号进行计数，根据该计数结果，输出上升信号6，对相位插值器4发出指示，使其输出时钟信号的相位按规定量而提前；和/或，输出下降信号7，对相位插值器4发出指示，使输出时钟信号的相位按规定量而推迟。更详细地，控制器3进行控制，在每个该输入时钟信号的1周期的规定倍的期间，根据输入时钟信号的计数结果，按规定次数输出上升信号6/下降信号7。另外，后边将详述控制器3的构成和动作。
相位插值器4，根据在定时信号5所规定的规定定时(定时信号5的上升沿或下降沿的定时)中来自控制器3的上升信号6和下降信号7的极性，提前，或者推迟输出时钟信号的相位。另外，图1所示之例，只是为了简化说明，将单相时钟信号输入相位插值器4，不过，并不限于单相时钟，当然也可以采用2相时钟，或者4相，8相时钟等多相时钟。
在本实施例中，来自相位插值器4的输出时钟信号的相位的提前和推迟的单位，由相位插值器4的分解力来决定。在以下的说明中，相位插值器4的分解力，对输入到输入端1的时钟信号的1周期(＝To)，设为N分之1，即To/N(此处N为规定的正整数)。
相位插值器4用从控制器3输出的定时信号5的上升沿，在下降信号7为逻辑1时，使输出时钟信号的相位按规定量而推迟。此时，对于由相位插值器4推迟的相位量，例如，设单位分解力为(To/N)，结果，输出时钟信号的周期就变为To+(1/N)×To。
还有，相位插值器4用从控制器3输出的定时信号5的上升沿，在上升信号6为逻辑1时，使输出时钟信号的相位按规定量而提前。此时，对于由相位插值器4提前的相位量，例如，设单位分解力为(To/N)，结果，输出时钟信号的周期就变为To-(1/N)×To。
这样，根据本实施例，由来自控制器3的上升信号6和下降信号7，对相位插值器4的输出时钟周期进行可变控制。即，对输出时钟信号的频率进行调制，并生成频谱扩展时钟。以下，就频谱扩展时钟的具体例进行详述。
把从输入端子1输入的时钟信号的频率设为fo，1周期设为To的话，频率fo和周期To满足下式(1)的关系。
fo＝1/To                                     …(1)
把作为基准的时钟周期数(例如，输入时钟信号或其分频时钟的周期数)设为k(此处，k为规定的正整数)。把在期间k×To内的、使输出时钟信号的相位推迟的下降信号7的数和使输出时钟信号的相位提前的上升信号6的数之差设为n(即，下降信号7为逻辑1(激活状态)的次数和上升信号6为逻辑1(激活状态)的次数之差)。该差n由下式(2)表达。
n＝(下降信号的数)-(上升信号的数)           …(2)
把在基准周期数k中的下降信号7和上升信号6的数之差为n时的、在基准周期数k中的输出时钟信号的平均周期设为T<平均>，则
k×T<平均>＝k×To+(n/N)×To
成立，根据周期数k中的平均频率f<平均>＝1/T<平均>，f<平均>可由下式(3)给出。
f<平均>＝k/{k×To+(n/N)×To}
＝(1/To)×(k×N)/(k×N+n)                     …(3)
此处，n的值为一k≤n≤k。
从上式(3)可得
·n为正值时，f<平均>小于fo(＝1/To)，
·n为负值时，f<平均>大于fo，
·n为零值时，f<平均>＝fo。
控制器3对该n进行控制。即，控制器3根据输入时钟信号进行控制，使n(在基准周期数k中的下降信号7和上升信号6的数之差)在一k≤n≤k的范围内随时间的推移而进行增减。
把时刻t的、过去k周期数内的n(下降信号7和上升信号6的数之差)的个数表示为n(t)，则n(t)就成为周期数k内的n的平均个数。此时，把时刻t的平均频率设为f(t)，f(t)以下式(4)表达。
f(t)＝(1/To)×(k×N)/(k×N+n(t))             …(4)
上式(4)表示f(t)受到频率调制的情况。例如，设频率(1/To)为I00MHz，相位插值器4的分解力为64，周期数k为100，对于每个基准周期数k，n(t)进行增减，在一k≤n≤k间反复进行，以下对该例进行说明。
根据上式(4)，频率调制最小为98.46MHz，最大为101.69MHz。
作为控制器3中的n(t)的控制，例如，从起始值0开始，对每个基准周期数k，例如使n(t)减1，在k×k×To(100μsec)的时刻，变为n(t)＝一k，f(t)变为最大值101.59MHz。从此处开始，对每个基准周期数k，例如使n(t)增1，在3×k×k×To(300μsec)的时刻，变为n(t)＝+k，f(t)变为最小值98.46MHz。从此处开始，对每个基准周期数k，例如使n(t)减1，在4×k×k×To(400μsec)的时刻，变为n(t)＝0。上述进程构成了频率调制的1周期Tfm，在每个周期Tfm反复进行上述进程。
于是，频率调制的1周期Tfm由下式(5)求出。
Tfm＝4×k×k×To                               …(5)
遵从上式(5)的频谱扩展时钟，周期Tfm为400μsec，从输出端子2输出的输出时钟信号在频率为2.5kHz受到频率调制。
图2是表示在本实施例中时间轴上的频率调制结果的图，横轴为时间，纵轴为平均频率f(t)。从图2可知，也是在2.5kHz(周期Tfm＝400μsec)受到频率调制。另外，在图2中，时刻A、B、C、D为100μsec(＝k×k×To)、200μsec(＝2×k×k×To)、300μsec(＝3×k×h×To)、400μsec(4×k×k×To)，在各时刻的各基准周期数k的平均频率f(t)为101.59MHz、100MHz、98.46MHz、100MHz。
在本实施例中，对于定时信号5和输入时钟信号为相同频率的情况进行了说明。如果时钟频率提高的话，控制器3的动作频率也会提高，因此需要在控制器3的时钟输入部设置预分频器(图1中未示出：参照后述的图3的预分频器21)，抑制动作频率。如果把预分频器的分频比设为m的话，定时信号5、上升信号6以及下降信号7就会分别被分频，从而抑制动作频率。
在具有预分频器的构成中，上式(4)和上式(5)通过以m×To置换式中的To而求出。设分频比m为4，设fo为100MHz的话，就能实现调制频率为400MHz的频谱扩展时钟。
接着，说明本发明的第2实施例。图3是表示本发明第2实施例的构成的图。图3中表示图1的控制器3的构成之一例。另外，在图3中，对与图1相同或同等的要素付与相同的参考标号。以下说明控制器3的构成和工作。
参照图3，控制器3具有：预分频器21、k计数器22、增减计数器23、以及上升下降控制器24。以下说明各构成要素。
预分频器21输入来自输入端子1的输入时钟信号，按分频比m对输入时钟信号进行分频，输出分频时钟作为定时信号5。从预分频器21输出的定时信号5被供给用于对作为基准的周期数k进行计数的k计数器22，同时也被供给相位插值器4和上升下降控制器24。
k计数器22，每对定时信号5进行k个计数，就输出k计数输出信号25。k与上述的基准周期数k对应，本实施例中，基准周期数k，相当于作为分频时钟的定时信号5的k周期。来自k计数器22的k计数输出信号25被输入到增减计数器23。k计数器22如果输出k计数输出信号25的话，就把计数值自动清除为零，再次进行定时信号5的计数。k计数器22的k计数值26被输入到上升下降控制器24。
增减计数器23接收k计数输出信号25，反复进行增减。即，反复进行如下动作：接收k计数输出信号25的输入，从计数器初始值(例如零)开始，依次进行递增计数，计数值到达规定值l时，就从下一个k计数输出信号25的输入开始，按l-1、l-2，…依次进行递减计数，计数值达到-1时，就从下一个k计数输出信号25的输入开始，按-l+1、-l+2、…、0、1、2，进行递增计数直到规定值l为止。增减计数器23的计数值27被输入到上升下降控制器24。
上升下降控制器24，通过输入的k计数值26和计数值27的组合，使上升信号6或下降信号7与来自预分频器21的定时信号5同步，并将其输出到相位插值器4。
相位插值器4根据来自控制器3的上升信号6和下降信号7，输出将输入时钟进行频率调制后的输出时钟信号，作为频谱扩展时钟信号。
在图3中，预分频器21把控制器3的动作周期从输入时钟信号的周期To变换为m×To。k计数器22输入作为预分频器21的分频时钟的定时信号5，对作为基准的周期数k进行计数。还有，增减计数器23在每个周期k×m×To，根据从k计数器22输出的k计数输出信号25，进行递增计数或递减计数动作。
本实施例中，增减计数器23将计数数设为l，与上述的第1实施例相比，增减计数器23的值不同。在参照图1及图2进行了说明的上述第1实施例中，计数器23的计数数设为k(即，与基准周期数k相同的值)。
在本实施例中，在上式(4)，把n(t)的变动范围置换为-1≤n≤1，可求得输出时钟信号的频率调制度。
还有，本实施例中的频率的调制周期Tfm2由下式(6)求出。
Tfm2＝4×k×l×m×To                   …(6)
此处，k是周期数，m是分频值，l为增减计数器23的计数数，To是输入时钟的1周期。
在本实施例中，与上述实施例相同，控制器3根据供给相位插值器4的上升信号6或下降信号7的值，对n(t)进行控制。以周期Tfm2为单位，进行进程控制：例如，从n(t)＝0开始，对每个基准周期数m×k，例如使n(t)减1，在k×l×m×To的时刻，变为n(t)＝-l(f(t)＝101.59MHz)，接着对每个基准周期数m×k，例如使n(t)增1，在3×k×l×m×To的时刻，变为n(t)＝+l(f(t)＝98.16MHz)，接着，对每个基准周期数M×k，例如使n(t)减1，在4×k×l×m×To的时刻，变为n(t)＝0。另外，在本实施例的控制器3中，设l＝k、m＝1时，频率调制的时间推移与图2所示之例一致。
根据本实施例，通过适当改变k和l的计数值，就能够设定优选频率调制度和调制周期。
如上所述，根据本实施例，采用分解力N的相位插值器4和控制器3来实现频谱扩展时钟发生装置，对相位插值器4输入上升信号6或下降信号7时的输出时钟的分步相位误差由To/N决定，因而能够实现平滑的频谱扩展时钟发生装置。还有，控制器3中，由于采用对输入时钟进行分频后的时钟，因而能抑制控制器3的动作频率，使得能够与高速时钟对应。
其次，说明本发明的第3实施例。上述第1及第2实施例中，通过供给相位插值器4的上升信号6和下降信号7的组合，来实现频率调制。相比之下，本发明的第3实施例，只用下降信号7来实现频率调制。以下，首先对适用本发明的第3实施例的装置进行简要说明，接着，说明第3实施例的构成和频率调制动作。
近来，动作频率的高速化正在推进，并行式接口总线的比特间时滞(skew)标准越来越严。如果对总线进行多条级联连接，总线的比特间时滞就会超出标准，在通信中引起麻烦。例如，使CPU与硬盘进行连接的IDE接口(也称作“ATA接口”)中，就连ATA100也使用并行总线接口。正在进行更高速的ATA133的研究，不过，原理上不发生比特间时滞的串行接口的开发已经引起重视。SATA(串行ATA)是第一代通信速率为1.5Gbps的串行接口标准。由于除去了连续的高电平和低电平而使用8B10B变换电路的关系，其通信速度为120MB/s，比ATA100的100MB/s更高速。还有，作为开发的负载图(loadmap)，发表了每2年使通信速度加倍的计划，制作寻求容易实现将来的高速化的接口标准。因为SATA是事务所和家庭内广泛使用的个人计算机和服务器中所用的接口，因而EMI对策被加进了标准中。
在称为“下降扩频”的标准中，对时钟的中心频率，以-5000ppm，在从调制频率30kHz到33kHz之间施加频率调制，从而达到使时钟频率的电功率峰值降低约7dB的目标。
本发明的第3实施例的时钟发生装置适用于频谱扩展为下降方向的系统。图4是表示本发明第3实施例的构成的图。在图4中，对与图3相同或同等的要素，付与相同的标号。参照图4，本实施例中，控制器30和相位插值器32，与图3中所示的上述第2实施例的控制器3和相位插值器4不同。以下，主要说明跟上述第2实施例的不同点。
参照图4，在本实施例中，控制器30只输出下降信号7作为向相位插值器的输出信号。
本实施例中，使其与作为频率的下降、上升控制的单位的时钟周期数对应，来定义基准周期数p。相比之下，上述第1、第2实施例中，使基准周期数k与作为频率的下降、上升控制的单位的时钟周期数的1/2对应。还有，本实施例中，在以基准周期数p规定的期间(m×p×To)，作为从控制器30输出到相位插值器32的下降信号7与上升信号(此处，上升信号的输出次数为0)之差的n(参照上式(2))设为0≤n≤2×1。相比之下，上述第1实施例中，设为-k≤n≤k，上述第2实施例中，设为-1≤n≤1。
在本实施例中，相位插值器32接收从控制器30输出的下降信号7，根据下降信号7，输出调整相位后的输出时钟信号。
本实施例的控制器30的基本构成和动作，与上述第2实施例的控制器3大体相同，不过，如上所述，只输出下降信号7，具有预分频器21、对来自预分频器21的定时信号5进行计数的p计数器33、增减计数器23以及控制器(下降控制器)31。控制器31输入来自预分频器21(分频数＝m)的定时信号5、增减计数器23的计数值输出27、以及p计数器33的计数值35，按定时信号5规定的定时输出下降信号7。
在图3所示的上述第2实施例中，上升信号6的数为最大输出时(n(t)＝-1)，在本实施例中，不输出上升信号。
还有，在图3所示的上述第2实施例中，上升信号6和下降信号7不出现时(n(t)＝0)，在本实施例中，在基准周期数m×p内输出1个从控制器31输出的下降信号7。
在本实施例中，下降信号7的数为最大时(图5的时刻E)，从控制器31对基准周期数m×p输出的下降信号7的数为2×1。
以具体的设计值为例说明本实施例。
作为预分频器21的分频数m，采用m＝4。对于分频数m，其值越大，越能降低p计数器33、增减计数器23和控制器31的动作速度。不过，如果分频数m值过大，相位调制就会变粗。频率调制度和分频数m由下式(7)表达。此处，下式(7)成立的前提是，在最大频率调制时，持续输出下降信号7。
频率调制度＝1/(m×N)                      …(7)
如果采用分解力N＝64的相位插值器32，分频数m和频率调制度如下列表1。
【表1】
分频数(m) 频率调制度
    3   0.0052
    4   0.0039
    5   0.00313
即，分频数m＝4在标准内可得到最大的频率调制度(0.0039)。
在预分频器21的分频数m、p计数器33的计数数p、和增减计数器23的计数数1，与调制频率之间，下式(8)的不等式成立。另外，在式(8)中，0.033、0.03是以MHz为单位来分别表示调制频率33KHz、30KHz；1500是以MHz为单位来表示1.5GHz。
1500/0.033≤2×m×p×l≤1500/0.03    …(8)
继续说明上式(8)。如果把1时钟周期设为To(＝1/(1500×106))的话，本实施例的1调制周期Tfm3由下式(9)给出。
Tfm3＝2×m×p×l×To                   …(9)
因此，根据1调制周期Tfm3为1/(33×103)以上、1/(30×103)以下的条件，可导出上式(8)。
在本实施例中，控制器31对供给相位插值器32的下降信号7值进行控制，从而对n(t)进行控制。例如，以周期Tfm3为单位进行如下的进程控制：从n(t)＝0(例如参照图5的时刻F)开始，对每个基准周期数m×p，依次增加n(t)，在m×p×l×To的时刻(例如参照图5的时刻E)，为n(t)＝2×l，接着，对每个基准周期数m×p，依次减少n(t)，在2×m×p×l×To的时刻(例如参照图5的时刻G)，为n(t)＝0。
在上式(8)中，为简单起见，如假定p＝l，设m＝4，进行求解，就变成
75.38≤p＝l≤79.05                             …(10)
满足不等式(10)的p、l之中，如果采用p＝l＝77的话，调制频率为31.62kHz。
图5是表示在本实施例中，m＝4，p＝l＝77时在时域的频率调制之一例的图。如图5所示，作为把最大调制频率设为1.5GHz(＝1/To)的波形(三角波)。最小调制频率(图5的时刻E)为1494.2MHz。
作为本发明第3实施例的变形例，图4的控制器31也可以构成(上升控制器)为：只输出上升信号来代替下降信号7，作为输出到相位插值器32的控制信号。在该变形例中，预分频器21、P计数器33、以及增减计数器23与图4中所示的相同。相位插值器32接收从控制器31输出的上升信号，根据上升信号，输出调整相位后的输出时钟信号。
另外，在上述实施例中，相位插值器4可采用任意公知的电路，例如采用图6所示的构成的相位插值器(也称为“相位内插器”)(参照上述非专利文献2)。也可以从图1的输入端子1作成4相时钟，供给图6的输入IN1、INB1、IN2、IN2B。参照图6，该相位插值器具有：源极为共连，并连接到第1恒流源CS1，栅极以差动方式接收时钟IN1、INIB，输出对分别连接到第1负载的一端(并联连接后的PMOS晶体管MP61、MP62的共同漏极)和第2负载的一端(并联连接后的PMOS晶体管MP63、MP64的共同漏极)，构成第1差动对的NMOS晶体管MN61、MN62；和源极为共连，并连接到第2恒流源CS2，栅极以差动方式接收时钟IN2、IN2B，输出对分别连接到第1负载的一端(MP61、MP62的共同漏极)和第2负载的一端(MP63、MP64的共同漏极)，构成第2差动对的NMOS晶体管MN63、MN64。从第1、第2差动对的共连的输出对，输出二个输入时钟的加权和的相位的输出OUT、OUTB。该相位插值器中，数字加权码ict1(与相位分解力N对应，取N位b[0]～b[N-1]，另外，上述非专利文献2中取16位b[0]～b[15])被供给第1、第2恒流源CS1、CS2，使第1、第2恒流源CS1、CS2的电流值可变(根据把N位b[0]～b[N-1]输入栅极端子的NMOS晶体管MN6A1～MN6AN的导通、截止，来选择恒流源MN6B1～MN6BN的个数，使电流值可变)，将其变换为输出时钟的相位。另外，在图6中，恒流源MN6B1～MN6BN的电流值设为相同。相位插值器4也可以在定时信号6所规定的定时，根据在过去k的基准周期数之间控制器3输出的下降信号7和上升信号6的个数之差n(二进制值)，生成并输出数字加权码ict1(撒毛美塔符号：サ一モメ一タ符号)。
在图6中，也可以用电阻来分别置换有源负载MP61、MP62、MP63和MP64。
或者，作为相位插值器4，也可以采用上述专利文献3的第6图等公开的构成。图7中表示其一个例。图7中所示的相位插值器(相位内插器)，从端子OUT输出具有延迟的输出时钟，该延迟与按控制信号S[0]～S[N-1](SB[0]～SB[N-1]是信号S[0]～S[N-1]的反相信号)所规定的内分比把输入到IN1、IN2的信号的相位差进行内分后的相位量对应。输入IN1和IN2的上升沿的相位差的内分比为x∶(1-x)，输出时钟频率变动范围的上限和下限为例如x＝0和x＝1，设该内分比在0和1的范围内可变，从而使输出时钟的相位可变，并使频率进行调制。也可以例如把单相时钟(来自图1的输入端子1的输入时钟)进行二分频后的信号和其反相信号所构成的2相时钟供给输入IN1和IN2(这时，输入IN1与IN2的相位差为输入时钟的1周期To)。简要说明图7所示的相位插值器的电路动作：输入IN1和IN2的信号为低电平时，通过把OR电路51的输出作为栅极输入的PMOS晶体管MP51，使节点N51充电，在输入IN1的上升沿时，通过从栅极输入控制信号S[0]～S[N-1]的NMOS晶体管MN31～MN3N之中的、控制信号被置为高电平并处于导通状态的n个NMOS晶体管的总线，使节点N51的电容的积累电荷进行局部放电；在迟于输入IN1的输入IN2的上升沿时，通过从栅极输入控制信号S[0]～S[N-1]的NMOS晶体管MN41～MN4N之中的、控制信号被置为高电平并处于导通状态的(N-n)个NMOS晶体管的总线，和NMOS晶体管MN31～MN3N之中的、处于导通状态的n个NMOS晶体管的合计N条总线，使节点N51的电容的积累电荷进行放电，节点N51的电压到达阈值以下时，反相器INV51的输出从低电平上升为高电平。由此，以输入IN1和IN2的相位差T对N的比例为单位(T/N)，把输出时钟的相位设定为可变。另外，相位插值器4也可以在定时信号5(参照图1)所规定的定时中，例如，根据在过去k的基准周期数之间输出的下降信号7与上升信号6的个数之差n，生成控制信号S[0]～S[N-1](撤毛美塔符号)，并保持输出，直到输出下一个定时信号5。
以上就上述实施例说明了本发明，不过，本发明并不限于上述实施例的构成，当然包括在发明专利申请范围的各项权利要求范围内本领域技术人员能够做出的各种变形和修改。
如上所述，根据本发明，不用脉冲临界分频器、VCO等，就能够使用相位插值器和控制电路(控制器)来实现频谱扩展时钟发生器。
还有，根据本发明，由于按相位插值器的相位分解力规定了上升信号和下降信号被输入相位插值器后的时钟输出的分步相位误差，所以能生成平滑的频谱扩展时钟。
再有，根据本发明，采用按将输入时钟进行分频后的分频时钟使控制电路进行动作的构成，降低了控制电路的动作频率，因此，能够实现对更高频率的时钟的频率调制。

Claims (12)

1.一种频谱扩展时钟发生装置，其特征是：
具有
输入输入时钟信号和控制信号，根据上述控制信号，使输出时钟信号的相位可变并将其输出的相位插值器；
输入上述输入时钟信号并对其进行计数，根据上述计数结果，生成用于使上述输出时钟信号的相位可变的上述控制信号，并将其输出到上述相位插值器的控制电路，
上述输出时钟信号受到频率调制。
2.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
上述控制电路具有生成上述控制信号并将其输出到上述相位插值器的电路，使得上述输出时钟信号的频率在上述输入时钟信号的周期的规定倍的期间，在预定的不相同的第1和第2频率所规定的频率范围反复进行。
3.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
上述控制电路具有生成上述控制信号并将其输出到上述相位插值器的电路，使得上述输出时钟信号的频率在上述输入时钟信号周期的规定倍的期间，在比预定的第1频率高出规定量的第2频率和比上述第1频率低出规定量的第3频率所规定的频率范围反复进行。
4.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
从上述控制电路供给上述相位插值器的上述控制信号，包含提前上述输出时钟信号的相位的上升信号和/或推迟上述输出时钟信号的相位的下降信号。
5.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
从上述控制电路供给上述相位插值器的上述控制信号包含：
以规定量提前上述输出时钟信号的相位的上升信号，和
以规定量推迟上述输出时钟信号的相位的下降信号；
上述控制电路具有进行如下控制的电路：对上述输入时钟信号，按每个预定的规定数的周期数，根据上述计数结果，按规定次数激活上述上升信号和/或上述下降信号，并将其供给上述相位插值器。
6.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
上述控制电路具有：
输入上述输入时钟信号，输出按规定的分频值对上述输入时钟信号进行分频而成的分频时钟的分频电路；
接收从上述分频电路输出的上述分频时钟并对其进行计数，在预定的第1数值计数结束时，输出第1输出信号，将计数值清0的第1计数器；
接收从上述第1计数器来的上述第1输出信号，在预定的下限计数值与上限计数值之间，进行递增计数和递减计数的第2的计数器；以及
输入来自上述分频电路的上述分频时钟和上述第1和第2计数器的计数值，在上述分频时钟所规定的定时中，根据上述第1和第2计数器的计数值，作为上述控制信号，对上述相位插值器输出使上述输出时钟信号的相位提前的上升信号，和/或使上述输出时钟信号的相位推迟的下降信号的上升下降控制电路。
7.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
从上述控制电路供给上述相位插值器的上述控制信号包含以规定量推迟上述输出时钟信号的相位的下降信号；
上述控制电路具有进行如下控制的电路：对上述输入时钟信号，按每个预定的规定数的周期数，根据上述计数结果，按规定次数激活上述下降信号，并将其供给上述相位插值器。
8.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
上述控制电路具有：
输入上述输入时钟信号，输出按规定的分频值对上述输入时钟信号进行分频而成的分频时钟的分频电路；
接收从上述分频电路输出的上述分频时钟并对其进行计数，预定的第1数值计数结束时，输出第1输出信号，将计数值清0的第1计数器；
接收从上述第1计数器来的上述第1输出信号，在预定的下限计数值与上限计数值之间，进行递增计数和递减计数的第2的计数器；以及
输入来自上述分频电路的上述分频时钟和上述第1和第2计数器的计数值，根据上述分频时钟所规定的定时中的上述第1和第2计数器的计数值，作为上述控制信号，对上述相位插值器输出使上述输出时钟信号的相位推迟的下降信号的下降控制电路。
9.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：从上述控制电路供给上述相位插值器的上述控制信号包含按规定量提前上述输出时钟信号的相位的上升信号；
上述控制电路具有进行如下控制的手段：对上述输入时钟信号，按每个预定的规定数的周期数，根据上述计数结果，按规定次数激活上述上升信号，并将其供给上述相位插值器。
10.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
上述控制电路具有：
输入上述输入时钟信号，输出按规定的分频值对上述输入时钟信号进行分频而成的分频时钟的分频电路；
接收从上述分频电路输出的上述分频时钟并对其进行计数，预定的第1数值计数结束时，输出第1输出信号，将计数值清0的第1计数器；
接收从上述第1计数器来的上述第1输出信号，在预定的下限计数值与上限计数值之间，进行递增计数和递减计数的第2的计数器；以及
输入来自上述分频电路的上述分频时钟和上述第1和第2计数器的计数值，根据上述分频时钟所规定的定时中的上述第1和第2计数器的计数值，作为上述控制信号，对上述相位插值器输出使上述输出时钟信号的相位提前的上升信号的上升控制电路。
11.根据权利要求1所述的频谱扩展时钟发生装置，其特征是：
上述相位插值器具有：对上述输入时钟信号的周期，以规定的分解力为单位，根据上述控制信号，或推迟上述输出时钟信号的相位，或提前上述输出时钟信号的相位的装置。
12.一种串行接口装置，其特征是：
具有权利要求1所述的频谱扩展时钟发生装置。
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