CN1126318C - 时钟延迟电路和使用其的振荡电路、相位同步电路 - Google Patents

Abstract

在现有技术中，存在以下问题：在集成电路内部对外部时钟信号进行倍增的时钟生成电路中，仅能以为此而使用的数字延迟线的一个延迟元件时间单位来调整延迟时间，而存在生成的内部时钟信号的跳动等。本发明在生成倍频时钟信号的PLL中，并联设置延迟时间不同的多个延迟元件，设有时钟延迟电路17，以便于从这些延迟元件选择一个延迟元件。

Description

时钟延迟电路和使用其的振荡电路、相位同步电路

本发明涉及装入集成电路等中的适合于在生成与外部时钟信号同步的内部时钟信号时使用的时钟延迟电路和使用其的振荡电路、相位同步电路、时钟生成电路，特别是，涉及不受具有分离电路元件和晶体管元件等的最小延迟时间的限制，而能够按比该最小延迟时间更细的时间间隔刻度设定延迟时间的时钟延迟电路和使用其的振荡电路、相位同步电路、时钟生成电路。

图11是表示与在信学技报Vol.97，No.106(1997年6月)号第29～36页所公开的方案相同的能够在集成电路上适当地形成的时钟生成电路的方框图。在图中，12是振荡电路，输入基准时钟信号，输出具有倍增了基准时钟信号的频率的倍频时钟信号；13是相位同步电路，使上述倍频时钟信号延迟，而输出使上述基准时钟信号与相位相一致的相位同步时钟信号。

14是环路反相器，输入上述倍频时钟信号，把其反相；16是第一数字延迟线DDL(第一DDL)，输入环路反相器14的输出，把该输入根据设定进行时间延迟后输出；51是延迟微调电路，输入该第一DDL16的输出，把该输入根据设定进行时间延迟后作为倍频时钟信号输出。下面，把由这些电路14、16和51所形成的延迟环路称为倍增用延迟环路。

19是第一相位比较电路，与上述倍频时钟信号一起输入基准时钟信号，把基准时钟信号的相位与倍频时钟信号的相位进行比较，输出表示相对于基准时钟信号的倍频时钟信号的相位差的第一相位差信号；20是第一延迟量切换电路，输入第一相位差信号，把对应于相位差的第一延迟量设定信号输出给第一DDL16和延迟微调电路51。振荡电路具有以上部分。

24是第二数字延迟线DDL(第二DDL)，把多个延迟元件串联连接，在输入上述倍频时钟信号的同时，输出上述相位同步时钟信号；26是第二相位比较电路，输入基准时钟信号和来自第二DDL24的相位同步时钟信号，输出对应于两个时钟的相位差的第二相位差信号；27是第二延迟量切换电路，根据来自第二相位比较电路26的相位差信号而生成设定第二DDL24的延迟时间的第二延迟量设定信号。相位同步电路具有以上部分。

图12是表示延迟微调电路51和第一DDL16的内部构成的电路图。在图中，52是DDL延迟元件，分别构成第一DDL16；53是微调延迟元件，具有与DDL延迟元件52相同的延迟时间，同时，输入第一DDL16的输出；54是输出选择器，输入第一DDL16的输出和微调延迟元件53的输出，选择任一方而输出。第二DDL24与第一DDL16相同具有把多个DDL延迟元件52串联连接的结构。

下面对其动作进行说明。

当环路反相器14接收倍频时钟信号的下降沿时，在预定延迟时间之后，从延迟微调电路51输出上升沿，反之，当环路反相器14接收倍频时钟信号的上升沿时，在预定延迟时间之后，从延迟微调电路51输出下降沿。通过重复这样的动作，在每个具有倍频用延迟环路的延迟时间中生成使高电平和低电平重复出现的时钟信号，其作为倍频时钟信号而输出。这样，该倍频时钟信号具有相当于由上述倍频用延迟环路所提供的延迟时间的两倍时间的周期。

在环路反相器14、第一DDL16和延迟微调电路51这样动作的状态下，当接收基准时钟信号的上升沿时，第一相位比较电路19把基准时钟信号与倍频时钟信号的相位差进行比较，输出对应于该相位差的第一相位差信号。据此，第一延迟量切换电路20变更第一DDL16的延迟时间和延迟微调电路51的延迟时间，以减少该相位差。

图13是通过这样的动作来表示上述现有的振荡电路12中的动作例子的时序图。该图是把倍频时钟信号的频率设定为基准时钟信号的频率的4倍时的例子。而且，如该图所示的那样，在从基准时钟信号的上升沿经过相当于其脉宽的时间的3/4以后，切换信号被施加在延迟微调电路51的输出选择器54上，由输出选择器54进行选择来从第一DDL16的输出切换为微调延迟元件53的输出。这样一来，在把到此之前的延迟时间作为n×Δd，把各延迟元件52和微调延迟元件53的延迟时间作为Δd来表示的情况下，相当于基准时钟信号的脉宽的时间的3/4以后的倍增用延迟环路的延迟时间变化为「(n+1)×Δd」。

如以上那样，在现有的振荡电路12中，设置具有与DDL延迟元件52相同的延迟时间的微调延迟元件53的延迟微调电路，在基准时钟信号的一个周期之间切换微调延迟元件53的输出选择器54的选择动作，由此，能够得到与基准时钟信号同步并且使基准时钟信号的频率倍增4倍的倍频时钟信号。

接着，在输入该倍频时钟信号的相位同步电路13中，第二DDL24把倍频时钟信号延迟预定的延迟时间，第二相位比较电路26把该延迟的倍频时钟信号的相位与上述基准时钟信号的相位进行比较，而生成对应于它们的相位差的第二相位差信号。接着，第二延迟量切换电路27变更第二DDL24的延迟时间，以便于减少第二相位差信号表示的相位差。这样一来，相位同步电路13输出最终与基准时钟信号相位相一致的相位同步时钟信号。

如以上那样，在现有的时钟生成电路中，由振荡电路12来生成把基准时钟信号倍增4倍的倍频时钟信号，相位同步电路13能够使倍频时钟信号的相位与基准时钟信号或者与该基准时钟信号相关联的其他时钟信号保持同步，由此，具有基准时钟信号的4倍的频率，并且，能够得到与基准时钟信号或者其他时钟信号相同步的相位同步时钟信号。图14是表示由这样的现有时钟生成电路所得到的各种时钟信号的相互定时关系的时序图。

通过在设置延迟微调电路51的同时，在基准时钟信号的一个周期内把延迟微调电路51的选择动作从第一DDL16的输出切换为微调延迟元件53的输出，由此，与仅使用第一DDL16来调整由延迟环路提供的延迟时间的现有时钟生成电路相比，能够把倍频时钟信号和基准时钟信号保持高度同步。例如，在把基准时钟信号倍增4倍的情况下，当延迟元件52、53的延迟时间都为Δd时，在仅有第一DDL16的延迟时间调整中，延迟时间必须通过每个4×2×Δd＝8×Δd的延迟时间调整来取得同步，但是，在把由延迟微调电路51所产生的延迟时间调整进行组合的情况下，就能通过每个Δd的延迟时间调整来取得同步。

由于现有的时钟生成电路具有以上那样的构成，因而在得到由延迟微调电路51所产生的同步的效果的情况下，就需要在倍增用延迟环路具有的延迟时间内切换延迟微调电路51，第一延迟量切换电路20等的切换控制系统电路的全体的动作速度成为高速。反之，由切换控制系统电路的全体的动作速度限制了上述倍增用延迟环路的最小延迟时间，而妨碍了由倍增用延迟环路所得到的倍频时钟信号的高频化。

在现有的时钟生成电路中，通过在第一DDL16和延迟微调电路51所产生的延迟时间内切换延迟微调电路51，来得到由延迟微调电路51所产生的同步化的效果，因此，该倍频时钟信号的时钟脉宽只偏移了由延迟微调电路51所产生的微调时间即Δd的程度，如果从周期上说，只偏移了2×Δd的程度。这样，在倍频时钟信号中产生了非常大的跳动。

同样的问题在把延迟微调电路51用于相位同步电路13中时同样发生。

因此，考虑利用在「A 1V DSP for Wireless Communication」(Wai Lee等：ISSCC97 Digest of Technical Papers，pp92～93，Feb.6，1997)中公开的锁相环电路(PLL电路)来对延迟时间进行微调。

图15是表示在上述公报中所公开的锁相环路的方框图。在图中，55是NAND电路，由启动信号来控制动作，自己的输出被反馈输入；56是电容器，分别与NAND电路55的输出相连接；57是反相器，把电容器56的另一端分别固定在高电平和低电平上。

下面对其动作进行说明。

NAND电路55的输出为高电平状态下，当启动信号被控制为高电平时，NAND电路55的输出变化为低电平。这样一来，据此，NAND电路55在其延迟时间之后再次输出高电平。通过重复该动作，NAND电路55输出具有相当于其自身的延迟时间的脉宽的时钟信号。

在此状态下，当把各反相器57的输出控制为低电平时，与NAND电路55的输出相连接的电容器56在NAND电路55的输出为高电平时被进行充电，反之，在为低电平时，进行放电。由此，在NAND电路55的输出电平的变化开始之后，电平到达NAND电路55的阈值电平之前的时间发生变化，由此，上述时钟信号的周期发生变化。

而且，通过把这样的技术用于上述现有的振荡电路12的反馈环中，就能细微地调整倍频时钟信号的振荡周期。

但是，通过这样来控制连接在NAND电路55的输出上的多个电容器56的各个一方端子的电平，来调整NAND电路55的输出的配线容量，由此，来调整延迟时间，在此情况下，由于电容器所连接的NAND电路55的输出中的信号电平的变化速度降低，当在反馈环中混入了噪声的情况下，电容器所连接的NAND电路即延迟元件的阈值到达定时发生变动，而存在振荡频率变得不稳定的问题。

反之，当把由电容器所引起的配线容量的调整范围限制在不会产生上述问题的电平上时，其调整范围变得非常狭窄，不能适合于宽的频率范围。在这样使调整范围边窄的情况下，由于环境温度的变化和制造工序的偏差，就难于使图15所示的由延迟电路所产生的延迟时间处于所希望的范围内，在此情况下，会发生不能调整延迟时间的情况。

这样，在这样的技术中，即使使用数字延迟线作为延迟线，也不能有效利用其灵敏值，而不能使倍频时钟信号的振荡频率稳定。

为了解决上述问题，本发明的目的是得到时钟延迟电路以及使用其的振荡电路、相位同步电路、时钟生成电路，能够用于包含数字延迟线的反馈环路，不损害振荡频率稳定性，能够由反馈环路来对所生成的时钟信号的振荡频率进行微调，并且，对与基准信号相对的相位进行微调。

本发明第一方面所涉及的时钟延迟电路，具有：多个延迟元件，把所输入的同一时钟信号进行不同延迟时间的延迟，分别输出延迟时钟信号；选择器，从来自该多个延迟元件的多个延迟时钟信号中选择任一个而输出，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由上述多个延迟元件所提供的多个延迟时间的最小值。

本发明第二方面所涉及的振荡电路，包括：延迟环路，是自己输出的时钟信号被反馈的延迟环路，具有：多个延迟元件，根据所反馈的上述时钟信号来使信号或所反馈的上述时钟信号延迟不同的延迟时间，分别输出延迟时钟信号；选择器，从来自该多个延迟元件的多个延迟时钟信号中选择任一个而输出，还具有时钟延迟电路，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由上述多个延迟元件所提供的多个延迟时间的最小值；相位比较电路，根据上述延迟环路的输出来比较信号的相位和所施加的基准时钟信号的相位，输出表示这些信号之间的相位差的相位差信号；延迟量切换电路，根据来自上述相位比较电路的相位差信号来由上述时钟延迟电路的上述选择器切换其选择以便于减少上述相位差。

本发明第三方面所涉及的振荡电路，延迟环路进一步具有数字延迟线，是具有与上述时钟延迟电路串联连接并且相互串联连接的多个延迟元件的数字延迟线，根据在其延迟环路中所反馈的上述时钟信号来使信号、所反馈的上述时钟信号或者由上述时钟延迟电路所延迟的时钟信号延迟可变的延迟时间，由此，在上述延迟环路中所反馈的上述时钟信号至少被延迟由上述数字延迟线和上述时钟延迟电路所产生的延迟时间，上述延迟量切换电路可以根据来自上述相位比较电路的相位差信号进一步设定由上述数字延迟线所产生的可变延迟时间以便于使上述相位差减少。

本发明第四方面所涉及的振荡电路，数字延迟线的多个延迟元件和时钟延迟电路的多个延迟元件由同一半导体处理工艺所形成。

本发明第五方面所涉及的振荡电路，由时钟延迟电路的上述多个延迟元件所提供的多个延迟时间中的最大和最小的时间差为上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数以下。

本发明第六方面所涉及的振荡电路，时钟延迟电路进一步具有：极限延迟元件，把与输入上述多个延迟元件中的相同的信号延迟这样的延迟时间：该延迟时间等于或小于上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数与由上述时钟延迟电路的上述多个延迟元件所提供的多个延迟时间中的最小的之和；一种装置，用以从上述选择器的输出和上述极限延迟元件的输出中选择超前输出的一方来输出。

本发明第七方面所涉及的振荡电路，延迟量切换电路具有计数器，应由上述时钟延迟电路的上述选择器切换其选择并且设定由上述数字延迟线所提供的可变延迟时间，根据来自上述相位比较电路的相位差信号来进行增减，根据上述计数器的后部比特值来使上述选择器切换延迟时钟信号的选择，根据上述计数器的剩余的前部比特值来设定上述数字延迟线的可变延迟时间。

本发明第八方面所涉及的振荡电路，选择器选择来自与上述计数器的上述后部比特值相对应的上述多个延迟元件中任一个的延迟时钟信号，上述数字延迟线使用与上述计数器的上述前部比特值相对应的数量的延迟元件来对所输入的时钟信号进行延迟。

本发明第九方面所涉及的相位同步电路，包括：延迟装置，具有：多个延迟元件，把所输入的同一时钟信号延迟不同的延迟时间并分别输出延迟时钟信号；选择器，从来自该多个延迟元件的多个延迟时钟信号中选择任一个而输出，还具有时钟延迟电路，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由上述多个延迟元件所提供的多个延迟时间的最小值；相位比较电路，根据上述延迟装置的输出或者上述延迟装置的输出来比较信号的相位和所施加的基准时钟信号的相位，输出表示这些信号之间的相位差的相位差信号；延迟量切换电路，根据来自上述相位比较电路的相位差信号来由上述时钟延迟电路的上述选择器切换其选择以便于减少上述相位差。

本发明第十方面所涉及的相位同步电路，延迟装置进一步具有数字延迟线，是具有与上述时钟延迟电路串联连接并且相互串联连接的多个延迟元件的数字延迟线，把上述时钟信号或者由上述时钟延迟电路所延迟的时钟信号延迟可变的延迟时间，由此，在上述延迟装置中所施加的上述时钟信号至少被延迟由上述数字延迟线和上述时钟延迟电路所产生的延迟时间，上述延迟量切换电路可以根据来自上述相位比较电路的相位差信号进一步设定由上述数字延迟线所产生的可变延迟时间以便于使上述相位差减少。

本发明第十一方面所涉及的相位同步电路，上述数字延迟线的上述多个延迟元件和上述时钟延迟电路的上述多个延迟元件由同一半导体处理工艺所形成。

本发明第十二方面所涉及的相位同步电路，由时钟延迟电路的上述多个延迟元件所提供的多个延迟时间中的最大和最小的时间差为上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数以下。

本发明第十三方面所涉及的相位同步电路，时钟延迟电路进一步具有：极限延迟元件，把与输入上述多个延迟元件中的相同的信号延迟这样的延迟时间：该延迟时间等于或小于上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数与由上述时钟延迟电路的上述多个延迟元件所提供的多个延迟时间中的最小的之和；一种装置，用以从上述选择器的输出和上述极限延迟元件的输出中选择所超前输出的一方来输出。

本发明第十四方面所涉及的相位同步电路，延迟量切换电路具有计数器，应由上述时钟延迟电路的上述选择器切换其选择并且设定由上述数字延迟线所提供的可变延迟时间，根据来自上述相位比较电路的相位差来进行增减，根据上述计数器的后部比特值来使上述选择器切换延迟时钟信号的选择，根据上述计数器的剩余的前部比特值来设定上述数字延迟线的可变延迟时间。

本发明第十五方面所涉及的相位同步电路，选择器选择来自与上述计数器的上述后部比特值相对应的上述多个延迟元件中的任一个的延迟时钟信号，上述数字延迟线使用与上述计数器的上述前部比特值相对应的数量的延迟元件来对所输入的时钟信号进行延迟。

图1是表示本发明的实施例1的集成电路的时钟供给系统的构成的方框图；

图2是详细表示本发明的实施例1的时钟生成电路及其周边电路的构成的方框图；

图3是表示本发明的实施例1的两个数字延迟线的内部构成的方框图；

图4是表示本发明的实施例1的两个时钟延迟电路的内部构成的方框图；

图5是表示把微小延迟元件进行8段并联连接的时钟延迟电路中的各时钟信号的延迟时间关系的时序图；

图6是表示本发明的实施例1的环路控制电路的内部构成及周边电路的方框图；

图7是表示本发明的实施例1的两个延迟量切换电路的内部构成的方框图；

图8是表示在本发明的实施例1的集成电路中把外部复位信号配合为低电平之后的动作顺序的时序图；

图9是表示在本发明的实施例1的集成电路中倍频时钟信号的周期稳定之后的动作顺序的时序图；

图10是表示在本发明的实施例1的集成电路中倍频时钟信号的4个周期长于外部时钟信号的周期时的动作顺序的时序图；

图11是表示现有的时钟生成电路的方框图；

图12是表示现有的延迟微调电路和第一DDL的内部构成的电路图；

图13是表示现有的振荡电路中的动作例子的时序图；

图14是表示由现有的时钟生成电路所得到的各种时钟信号的相互定时关系的时序图；

图15是表示现有的锁相环路的方框图。

下面说明本发明的一个实施例。

实施例1

图1是表示本发明的实施例1的集成电路的时钟供给系统的构成的方框图。该集成电路由CMOS半导体处理工艺所形成。在该图中，1是向振荡电路和相位同步电路输入作为基准时钟信号而发送的外部时钟信号的时钟输入端子；2是时钟生成电路，倍增施加在时钟输入端子1上的外部时钟信号，输出该外部时钟信号的频率的整数倍的内部时钟信号；3是两相时钟生成电路，把来自时钟生成电路2的内部时钟信号的相位进行反相，与所输入的内部时钟信号一起输出反相内部时钟信号；4、5分别是前级反相放大缓冲器，把从两相时钟生成电路3所输出的两个时钟信号进行反相放大；10是各集成电路的内部电路；7、8是后级反相放大缓冲器，进一步对前级反相放大缓冲器4、5的输出进行反相放大，提供被分配给各内部电路10的时钟信号。

6、9分别是反相放大缓冲器，进一步对前级反相放大缓冲器4、5的输出进行反相放大，把被分配给内部电路10的时钟信号和具有同周期、同相位的反馈时钟信号输出给时钟生成电路2；11是复位输入端子，输入外部复位信号。

图2是详细表示本发明的实施例1的时钟生成电路2的构成的方框图。在图中，12是振荡电路，对通过时钟输入端子1所输入的外部时钟信号进行倍增，输出具有输入频率的整数倍的频率的倍频时钟信号；13是相位同步电路，作为向两相时钟生成电路3的内部时钟信号来输出把来自振荡电路12的倍频时钟信号延迟预定时间的延迟了的倍频时钟信号，以便于使上述外部时钟信号与上述反馈时钟信号保持同步。

14是环路反相器，输入上述倍频时钟信号并把其反相；15是固定延迟电路，输入环路反相器14的输出，把该输入信号延迟一定时间而输出；16是第一数字延迟线DDL(第一DDL16)，输入固定延迟电路15的输出，对该输入进行对应于设定的时间延迟并输出；17是第一时钟延迟电路，输入该第一DDL16的输出，对该输入进行对应于设定的时间延迟并输出；21是环路控制电路，输入该第一时钟延迟电路17的输出，同时，向相位同步电路13输出上述倍频时钟信号。下面把由这些电路所形成的延迟环路称为倍增用延迟环路。

18是二分频电路，对施加在时钟输入端子1上的外部时钟信号的频率进行二分频，而输出具有外部时钟信号的2倍周期的二分频外部时钟信号；100是反相器，把第一时钟延迟电路l7的输出DL-OUT进行反相；19是第一相位比较电路，把该二分频外部时钟信号的相位与来自反相器100的反相信号DL-OUT*的相位进行比较，输出表示与二分频外部时钟信号相对应的DL-OUT*的相位差的第一相位差信号；20是第一延迟量切换电路，把与来自第一相位比较电路19的第一相位差信号相对应的第一延迟量设定信号分别输出给第一DDL16和第一时钟延迟电路17。

22是闩锁检测电路，监视从第一相位比较电路19所输出的第一相位差信号，如果该第一相位差信号在预定期间不变化，则输出闩锁信号；23是“或”电路，输入施加在复位输入端子11上的外部复位信号和来自环路控制电路21的强制复位信号，如果至少一方存在，则对闩锁检测电路22和第一延迟量切换电路20输出内部复位信号。

24是第二数字延迟线DDL(第二DDL)，响应于来自闩锁检测电路22的闩锁信号，对来自振荡电路1 2的倍频时钟信号进行与设定相对应的时间延迟并输出；25是第二时钟延迟电路，输入该第二DDL24的输出，把该输入进行与设定相对应的时间延迟并作为相位同步时钟信号而输出，该相位同步时钟信号作为内部时钟信号提供给两相时钟生成电路3。

26是第二相位比较电路，把来自反相放大缓冲器6的反馈时钟信号的相位与施加在时钟输入端子1上的外部时钟信号的相位进行比较，来输出表示与外部时钟信号相对的反馈时钟信号的相位差的第二相位差信号；27是第二延迟量切换电路，把具有与该第二相位差信号表示的相位差相对应的值的第二延迟量设定信号分别输出给第二DDL24和第二时钟延迟电路25。

图3(a)是表示本发明实施例1的两个数字延迟线16、24的内部构成的方框图。在图中，28是DDL延迟元件，与分别输入数字延迟线16、24的时钟信号一起输入前段的输出。接着，在与其串联连接的多个DDL延迟元件28的初级中输入接地电位，来取代前级的DDL延迟元件28的输出。在该实施例1中，在第一数字延迟线16中，串联连接96个DDL延迟元件28，在第二数字延迟线24中，串联连接32个DDL延迟元件28。

图3(b)是表示在本发明的实施例1的两个数字延迟线中包含的一个DDL延迟元件28的内部构成的电路图。在图中，29、30分别是CMOS反相器，把输入反相；36是反相器，把来自延迟量切换电路20或27的延迟量设定信号进行反相而生成反相延迟量设定信号；31是第一P沟道晶体管，连接在一方的CMOS反相器29与高压侧电源之间，把延迟量设定信号输入栅极端子；32是第二P沟道晶体管，连接在另一方的CMOS反相器30与高压侧电源之间，把通过反相器36反相的延迟量设定信号输入栅极端子；33是第一N沟道晶体管，连接在一方的CMOS反相器29与低压侧电源之间，把反相的延迟量设定信号输入栅极端子；34是第二N沟道晶体管，连接在另一方的CMOS反相器30与低压侧电源之间，把延迟量设定信号输入栅极端子；35是后级反相器，共用上述两个CMOS反相器29、30的输出来输入。

接着，当该DDL延迟元件28的上述延迟量设定信号被控制为低电平时，第一P沟道晶体管31和第一N沟道晶体管33成为ON状态，另一方面，第二P沟道晶体管32和第二N沟道晶体管34成为OFF状态，因此，把输入一方的CMOS反相器29的时钟信号进行反相的信号被输入到后级反相器35，对该时钟信号延迟CMOS反相器2级程度的延迟时间，并输出。反之，当上述延迟量设定信号被控制为高电平时，第二P沟道晶体管32和第二N沟道晶体管34成为ON状态，因此，把输入另一方的CMOS反相器30的时钟信号延迟CMOS反相器2级程度的延迟时间，并输出。如以上那样，该DDL延迟元件28，能够根据延迟量设定信号，把前级的DDL延迟元件28的输出或者被输入数字延迟线16、24的时钟信号的任一方延迟预定的一定时间，并输出。这样，数字延迟线16、24能够分别根据所施加的延迟量设定信号的值，而以一个DDL延迟元件28的延迟时间刻度来对所输入的时钟信号进行可变时间的延迟。即，包含串联的96个DDL延迟元件28的第一DDL16，当使DDL延迟元件一个延迟时间即第一DDL16的延迟步数为Δd时，能够以Δd刻度来提供从Δd至96×Δd的范围的可变延迟时间。

图4是表示本发明的实施例1的两个时钟延迟电路17、25的各自内部构成的方框图。在图中，37是微小延迟电路，把所输入的时钟信号延迟与所施加的延迟量设定信号相对应的微小时间；38是极限延迟元件，具有两个DDL延迟元件28，把与输入到微小延迟电路37的时钟信号相同的信号延迟相当于DDL延迟元件282级程度的延迟时间；40是延迟时钟选择器，输入微小延迟电路37的输出和极限延迟元件38的输出，选择它们中的任一方而输出。

时钟延迟电路17、25都具有8个并联连接的微小延迟元件41～48，该微小延迟元件41～48把所输入的时钟信号分别延迟不同的延迟时间。58是微调用选择器，与多个微小延迟元件41～48的输出信号一起输入延迟量设定信号，择一地输出提供与该延迟量设定信号的值相对应的延迟时间的微小延迟元件41～48的输出。39是延迟电路，以与微调用选择器58相同的延迟时间来对输入信号进行延迟。

图5是表示施加在时钟延迟电路17或25上的时钟信号与由第一至第八微小延迟元件41至48和极限延迟元件38所延迟的各时钟信号的延迟时间关系的时序图。在图中，第一延迟时钟信号是第一微小延迟元件41的输出时钟信号。由微小延迟元件41所产生的延迟时间是时钟延迟电路中的最小延迟时间。同样，第二至第八延迟时钟信号是第二至第八微小延迟元件42～48的输出时钟信号。由第八微小延迟元件42所产生的延迟时间是微小延迟电路37中的最大延迟时间。如图5所示的那样，由微小延迟元件41至48所提供的延迟时间被设定为处于一个DDL延迟元件28的延迟时间至两个DDL延迟元件28的延迟时间之间的范围内，并且以一个DDL延迟元件28的延迟时间的1/8刻度而增大。即，第i个(i为2至8)的延迟时钟信号相对于第(i-1)个延迟时钟信号滞后Δd/8的预定时间间隔即延迟步数。第一微小延迟元件41使输入时钟信号延迟一个DDL延迟元件28的延迟时间Δd，极限延迟元件38使输入时钟信号延迟一个DDL延迟元件28的延迟时间Δd的2倍的延迟时间。这样，第一和第二时钟延迟电路17、25都能以Δd/8刻度从Δd至(Δd+7Δd/8)来设定其延迟时间。

由于这样调整延迟时间，则例如按本实施例这样在CMOS集成电路上形成的情况下，可以调整晶体管的栅极宽度、栅极长度、连接在晶体管的输出上的负荷容量。接着，在加宽栅极宽度的情况下，延迟时间变短，在增加栅极长度的情况下延迟时间变长，即使在增加了负荷容量的情况下，也具有延迟时间变长的倾向。

在图4中，40a是对微小延迟电路37的输出进行放大的放大缓冲器；40b是对延迟电路39的输出进行放大的放大缓冲器；40c是进行这两个放大缓冲器40a、40b的输出的反相“与”运算的反相“与门”电路；40d是进行这两个放大缓冲器40a、40b的输出的反相“或”运算的反相“或门”电路；40e是选择器，根据输入时钟延迟电路17或25的时钟信号的电平来输出这两个反相逻辑运算结果中的一方；40f是对选择器40e的输出进行反相放大的输出缓冲器。

当图4所示的时钟延迟电路17或25中所输入的时钟信号为高电平时，选择器40e选择反相“或门”电路40d的输出，当时钟延迟电路17或25中所输入的时钟信号为低电平时，选择器40e选择反相“与门”电路40c的输出，由此，时钟延迟电路17或25把从微小延迟电路37所输出的时钟信号和从延迟电路39所输出的时钟信号中相位超前一方的时钟信号作为信号DL-OUT而从输出缓冲器40f输出。这样，当由温度变动、电源电压变动、处理偏差等所引起，作为一个延迟元件所形成，提供微小延迟电路37的最大延迟时间的微小延迟元件48的延迟时间一方为微小延迟电路37的最小延迟时间和一个DDL延迟元件28的延迟时间之和，例如本实施例的情况下，即使长于2Δd的情况发生，从时钟延迟电路17或25所输出的时钟信号的延迟时间也不会进行DDL延迟元件28的一级以上的变化。

图6是表示本发明实施例1的环路控制电路21的内部构成及周边电路的方框图。在图中，21a是第一触发电路，根据外部时钟信号的上升沿而输出高电平的延迟开始信号DL-SET，同时，如果此后第一时钟延迟电路17的输出DL-OUT变化为低电平，就使延迟开始信号DL-SET变化为低电平；21b是“或门”电路，对延迟开始信号DL-SET和第一时钟延迟电路17的输出DL-OUT实施“或”运算；21c是第二触发电路，根据外部时钟信号的上升沿而输出高电平的延迟动作信号DL-ACT；21d是“与门”电路，对延迟动作信号DL-ACT和“或门”电路21b的输出实施“与”运算；21e是脉冲计数器，把外部时钟信号的上升沿作为开始点，然后对所输入的“与门”电路21d的输出的下降沿数量进行计数，在本实施例1中，如果预定计数值为4，则对第二触发电路21c输出FF复位信号；21f是第三触发电路，对输入外部时钟信号的上升沿时的延迟动作信号DL-ACT的电平进行锁存，而作为强制复位信号向图2所示的振荡电路12的“或门”电路23进行输出。脉冲计数器21e当延迟动作信号DL-ACT位低电平时被复位。

接着，该环路控制电路21，当外部时钟信号的上升沿被输入时，从第一触发电路21a输出高电平的延迟开始信号DL-SET。与此同时，第二触发电路21c输出高电平的延迟动作信号DL-ACT，脉冲计数器21e成为对下降沿进行计数的状态。这样，从“或门”电路21b输出高电平信号，从“与门”电路21d输出高电平信号，从环路反相器14输出低电平，然后，固定延迟电路15、第一DDL16和第一时钟延迟电路17在各延迟时间之后输出低电平，第一触发电路21a被复位，延迟开始信号DL-SET过渡到低电平，而且，由此，“或门”电路21b的输出和“与门”电路21d的输出过渡到低电平。其结果，倍增用延迟环路输出具有与自身所产生的延迟时间相对应的脉宽的脉冲信号。

在这样的状态下，脉冲计数器21e对在倍增用延迟环路中产生的下降沿的数量进行计数，如果其数量为4，则向第二触发电路21c输出复位信号。其结果，延迟动作信号DL-ACT过渡到低电平，倍增用延迟环路使其输出被强制地过渡到低电平，在下一个外部时钟的上升沿被输入之前，不输出时钟脉冲而保持在低电平上。

这样，上述倍增用延迟环路，在延迟开始信号DL-SET被控制为高电平到延迟动作信号DL-ACT被控制为低电平之间，生成时钟信号，该时钟信号具有与在倍增用延迟环路中所设定的全延迟时间相同的脉宽的4个时钟脉冲和与该脉宽相同宽度的3个低电平期间。由倍增用延迟环路所生成的4倍频时钟信号在其后被输出给相位同步电路2。

当在环路控制电路21中输入下一个时钟信号时，第三触发电路21f对此时的延迟动作信号DL-ACT进行锁存，而输出具有与其相同的电平的强制复位信号。

图7是表示本发明的实施例1中的两个延迟量切换电路20、27的内部构成的方框图。在图中，59是计数器，输入相位差信号，在该相位差信号表示应进一步延迟被延迟时钟信号的情况下，进行每次一个的递增计数，否则，进行每次一个的递减计数；49是上位解码器，向DDL16或24输出与计数器59的上位比特相对应的延迟量设定信号；50是下位解码器，向时钟延迟电路17或25输出与计数器59的下位比特相对应的延迟量设定信号。接着，在第一延迟量切换电路20中，计数器59是10比特，通过其中的上位7比特，上位解码器生成向第一DDL16的延迟量设定信号，并且，通过下位3比特，下位解码器生成向第一时钟延迟电路17的延迟量设定信号，在第二延迟量切换电路27中，计数器59是8比特，通过其中的上位5比特，上位解码器生成向第二DDL24的延迟量设定信号，并且，通过下位3比特，下位解码器生成向第二时钟延迟电路25的延迟量设定信号。

下面对其动作进行说明。

图8是表示使外部复位信号为低电平之后的本发明的实施例1的集成电路的时钟生成电路的动作顺序的时序图。如该图所示的那样，在外部复位信号出现之后，第一延迟量切换电路20的计数器59的值被设置为「0000001000(二进制)」。然后，当振荡电路12通过时钟输入端子1接收外部时钟信号的上升沿时，二分频电路18对该外部时钟的频率进行二分频，而输出二分频外部时钟信号。同时，环路控制电路21的第一触发电路21a把以高电平出现的延迟开始信号DL-SET输出给“或门”电路21b，同时，第二触发电路21c把以高电平出现的延迟动作信号DL-ACT输出给“与门”电路21d。其结果，“与门”电路21d的输出从低电平过渡到高电平。这样一来，生成4倍频时钟信号的最初的上升沿。

另一方面，第一延迟量切换电路20的上位解码器49通过计数器59的上位7比特生成向第一DDL16的延迟量设定信号，并且，下位解码器50通过下位3比特生成向第一时钟延迟电路17的延迟量设定信号。如上述那样，在振荡电路12被复位之后，计数器59的值被设定为「0000001000(二进制)」，因此，上位解码器49向第一DDL16输出延迟量设定信号，该延迟量设定信号设定为：使用一个DDL延迟元件28来延迟环路反相器14的输出。即，上位解码器49把由第一DDL16所产生的可变延迟时间设定为Δd(在此，Δd是由一个DDL延迟元件28所产生的延迟时间)。另一方面，下位解码器50向第一时钟延迟电路17输出延迟量设定信号，该延迟量设定信号设定为：使用微小延迟元件41来延迟第一DDL16的输出。即，下位解码器50把由第一时钟延迟电路17所产生的延迟时间设定为其最小延迟时间，在该实施例中，设定为Δd。这样，若使包含除第一时钟延迟电路17的最小延迟时间、固定延迟电路15的延迟时间以及第一DDL16之外的其他电路构成部件的延迟时间的延迟时间为ΔD，则以(Δd+ΔD)(Δd是第一DDL16所产生的延迟时间)来提供由倍增延迟环路所提供的延迟时间。

进入延迟环路的4倍频时钟信号的最初的上升沿被环路反相器14进行反相，而作为下降沿被输入固定延迟电路15。然后，该下降沿由固定延迟电路15、第一DDL16以及第一时钟延迟电路17延迟上述延迟时间(Δd+ΔD)，从第一时钟延迟电路17作为DL-OUT被输出。从高电平过渡到低电平的DL-OUT由图2所示的反相器100进行反相，该反相信号DL-OUT*被输入第一相位比较电路19。过渡到低电平的DL-OUT作为复位信号被输入第一触发电路21a，延迟开始信号DL-SET被取消。接着，“或门”电路21b的输出从高电平过渡到低电平，接着，“与门”电路21d的输出从高电平过渡到低电平。其结果，生成具有相当于由延迟环路所产生的延迟时间(Δd+ΔD)的脉宽的一个时钟脉冲。然后，该脉冲的下降沿被输入环路反相器14，重复进行上述动作。

另一方面，当脉冲计数器21e接收外部时钟信号的各上升沿时，对从“与门”电路21d所输出的4倍频时钟信号的下降沿的数量进行计数，如果下降沿计数为4，使第二触发电路210复位。其结果，第二触发电路21c使延迟动作信号DL-ACT过渡到低电平，“与门”电路21d的输出在下一个外部时钟信号的上升沿输入环路控制电路21之前被保持为低电平。这样一来，来自延迟环路的脉冲输出停止。这样，在此期间，从倍增用延迟环路输出4个周期的倍频时钟信号。

第一相位比较电路19把二分频外部时钟信号的相位与DL-OUT*的相位进行比较，例如把二分频外部时钟信号的下降沿的相位与DL-OUT*的最后下降沿的相位进行比较，向第一延迟量切换电路20输出表示它们的相位差的第一相位差信号。如图8所示的那样，在振荡电路12被复位之后，由于上述相位差较大，因此，根据第一相位差信号的值，第一延迟量切换电路20的计数器59对计数值，只增加1。由此，虽然上位解码器49输出的延迟量设定信号的值不变化，而下位解码器50向第一时钟延迟电路17的选择器58输出延迟量设定信号，该延迟量设定信号选择来自第二微小延迟元件42的延迟时钟信号。其结果，外部时钟信号的第三周期中的倍增用延迟环路的延迟时间延长了第一微小延迟元件41和第二微小延迟元件42的延迟时间差即第一时钟延迟电路17的延迟步数(Δd/8)，倍频时钟信号的周期延长了2×Δd/8。

然后，DL-OUT*最后的下降沿的相位仍然超前于二分频外部时钟信号的相位，如果其差大于相当于预定时间(Δd/8)的预定相位差，则计数器59在该相位差变为预定相位差以下之前在外部时钟信号的每2周期中连续递增1。由此，在第一DDL16和第一时钟延迟电路17中通过组合所产生全延迟时间变长。如果相当于计数器59的下位3比特的十进制的值为n(其中，n为从0至7)，下位解码器50生成延迟量设定信号，该延迟量设定信号由选择器58选择来自与该数n相对应的第(n+1)的微小延迟元件的延迟时钟信号。上位解码器49生成延迟量设定信号，该延迟量设定信号控制第一DDL16，以便于使用与相当于计数器59的上位7比特的十进位的值相对应的数量的DDL延迟元件28来对输入信号进行延迟。其结果，由延迟环路所提供的延迟时间，每当计数器59递增1时，增大一个第一时钟延迟电路17的延迟步数(Δd/8)。即，当计数器59的计数值在十进制下为A(10)时，4倍频时钟信号的脉宽由A(10)×(Δd/8)+Δd所提供。

在二分频外部时钟信号的下降沿与DL-OUT*的最后下降沿的时间差变为第一时钟延迟电路17的延迟步数(Δd/8)以下之前，计数器59的值在外部时钟信号的每2周期中递增1，当这两信号的时间差成为上述延迟步数(Δd/8)以下时，第一延迟量切换电路20保持该输出的值。其结果，延迟环路的延迟时间保持为恒定。此时，在外部时钟信号的一个周期之间所输出的4倍频时钟信号的周期为恒定的。

图9是表示倍频时钟信号的周期稳定之后的本发明实施例1的集成电路的时钟生成电路的动作顺序的时序图。如该图所示的那样，如果决定倍频时钟信号的周期的第一延迟量切换电路20的计数器59的值在外部时钟信号的20个周期期间维持为恒定，则闩锁检测电路22输出闩锁信号。与此同时，由第二延迟量切换电路27的计数器59来设置此时的第一延迟量切换电路20的计数器59的下位8比特的值，据此，第二延迟量切换电路27的计数器59向第二DDL24和第二时钟延迟电路25输出第二延迟量设定信号。这样，来自振荡电路12的4倍频时钟信号通过第二DDL24和第二时钟延迟电路25的组合被延迟了与第二延迟量切换电路27的计数器59的计数值相对应的时间，而作为内部时钟信号(相位同步时钟信号)被输出。

该内部时钟信号通过图1所示的两相时钟生成电路3、反相延迟缓冲器4，5，6，9反馈给第二相位比较电路26。第二相位比较电路26把所施加的外部时钟信号的相位与反馈信号的相位进行比较，该反馈信号具有与分配给图1所示的多个内部电路10的时钟信号相同的相位，向第二延迟量切换电路27输出具有与该相位差相对应的值的第二相位差信号。第二延迟量切换电路27的计数器59根据该第二相位差信号而使其计数值减1，或者增1。

接着，通过重复以上的动作，第二DDL24和第二时钟延迟电路25的组合所产生的全延迟时间变短或变长，在外部时钟信号和反馈时钟信号的时间差成为第二时钟延迟电路25的延迟步数(Δd/8)以下的状态下，延迟时间稳定。

图10是表示4倍频时钟信号的4周期长于外部时钟信号的周期时的本发明实施例1的集成电路的时钟生成电路的动作顺序的时序图。一旦稳定之后，作为这样的状态产生的原因来考虑元件温度和环境温度的变化、电源电压的变动等。如该图所示的那样，若4倍频时钟信号的4个周期长于外部时钟信号的周期，则第一相位比较电路19，如图10所示的那样，检测出：DL-OUT*的第四个脉冲的下降沿滞后于二分频时钟信号的下降沿，向第一延迟量切换电路20输出表示该相位差第一相位差信号。第一延迟量切换电路20根据该第一相位差信号而使计数器59的值减1。接着，在二分频外部时钟信号的下降沿与DL-OUT*的最后下降沿的时间差成为第一时钟延迟电路17的延迟步数(Δd/8)以下之前，计数器59的值在外部时钟信号的每2周期中减1，倍频时钟信号的4个周期期间与外部时钟信号的1个周期再次相一致，在此状态下，是稳定的。

在倍频时钟信号的4个周期长于外部时钟信号的周期的状态下，环路控制电路21的第三触发电路21f锁存延迟动作信号的高电平，据此，强制复位信号被取消。

即使倍频时钟信号的4个周期长于外部时钟信号的周期，一旦检测到处于稳定的状态后，在外部复位信号或强制复位信号出现之前，闩锁检测电路22不被取消。

通过以上的动作，本发明实施例1的时钟生成电路2以与外部时钟信号相同的相位进行同步，但是，可以对集成电路内部的各内部电路10稳定地提供具有外部时钟信号的4倍频率的时钟信号。在使用其的集成电路中，能够一边与外部电路同步工作，一边以外部电路的4倍速度动作。

如以上那样，本实施例1的时钟延迟电路具有：多个延迟元件，把所输入的同一时钟信号延迟不同的延迟时间，而分别输出延迟时钟信号；选择器，从来自这些延迟元件的多个延迟时钟信号中选择任一个输出。设定多个延迟时间，以便于使与时间相关连续的任意两个延迟时钟信号之间的时间差短于由多个延迟元件所提供的多个延迟时间的最小值例如Δd，因此，就能以短于时钟延迟电路的最小延迟时间例如Δd的预定时间间隔(例如Δd/8)的刻度来控制延迟时间。

而且，在使用这样的时钟延迟电路来构成延迟环路等反馈环的情况下，或者，在把这样的时钟延迟电路与数字延迟线进行组合而构成延迟环路等反馈环的情况下，能以时钟延迟电路的最小延迟时间例如Δd和数字延迟线的可变延迟时间的最小延迟变化幅度即延迟步数例如短于Δd的时间间隔如Δd/8的刻度，来增减由反馈环所生成的延迟时间。

时钟延迟电路的各微小延迟元件固定地设定由其所得到的延迟时间，同时，选择器选择来自多个微小延迟元件中的一个延迟元件的延迟时钟信号，由于是如此构成的，所以，即使在噪声混入了倍增延迟环路等的反馈环中的情况下，向环路控制电路等的时钟信号输入定时也能够不偏移，而能够使倍频时钟信号的频率稳定。

而且，通过调整时钟延迟电路的微小延迟元件的并联数量，就能增大时钟延迟电路的最大延迟时间，即使仅由时钟延迟电路来形成反馈环，也能在包含了由于环境温度的变化和制造工序的偏差所产生的偏差的较宽频率范围内，得到本实施例的效果。

这样，在具有包含了起到上述效果的时钟延迟电路的延迟环路的振荡电路和具有包含了时钟延迟电路的反馈环的相位同步电路以及包含这些振荡电路和相位同步电路的时钟生成电路中，能够通过延迟环路和反馈环来细微地调整相位同步，而不会损害其振荡频率稳定性。

如从上述说明所看到的那样，本发明的时钟延迟电路能够以比由晶体管的特性等所限制的微小延迟元件的最小延迟时间更细的预定时间间隔刻度来设定延迟时间，与使用图12所示的现有延迟微调电路的情况相比，能够以特别的高度来谋求与基准时钟信号的同步化。即，如果是现有的，只能以延迟元件所产生的延迟时间单位Δd来调整延迟时间，与此相比，根据本发明，能够以小于各微小延迟元件所产生的延迟时间的延迟步数(例如Δd/8)来对延迟时间进行微调。这样，在现有外部时钟信号的一个周期期间，由延迟微调电路以延迟元件所产生的延迟时间单位Δd来对延迟时间进行微调，因此，与在输出时钟信号中必然包含2×Δd的跳动(ジツタ)相反，跳动能够减少为时钟延迟电路的延迟步数的1/2例如Δd/4。

根据本实施例1，由时钟延迟电路的多个微小延迟元件所提供的多个延迟时间中的最大与最小的时间差为数字延迟线的可变延迟时间的最小变化幅度即延迟步数以下。这样，能够在可由数字延迟线设定的延迟时间范围全体内，得到以预定时间间隔刻度细微设定延迟时间的能力，例如以Δd/8刻度来设定延迟时间的能力，上述预定时间间隔刻度是以时钟延迟电路的微小延迟元件的个数来分割数字延迟线的各延迟元件的延迟时间而得到的。特别是，虽然是在集成电路上所实现的时钟延迟电路和数字延迟线较小的电路规模，也能在数字延迟线的延迟时间设定范围全体中得到在现有技术中不能得到的细微的延迟时间调整。

本实施例1的时钟延迟电路进一步具有：极限延迟元件，与多个微小延迟元件并联连接，把与输入微小延迟元件中的相同的信号延迟这样的延迟时间：该延迟时间等于或小于数字延迟线的可变延迟时间的最小变化幅度即延迟步数与由该时钟延迟电路的多个微小延迟元件所提供的多个延迟时间中的最小的之和；一种装置，从选择器的输出和极限延迟元件的输出中选择所超前输出的一方并输出，因此，由时钟延迟电路所产生的延迟时间不会超过其最小延迟时间与数字延迟线的最小变化幅度即延迟步数Δd之和，不会因温度变动等而出现下列问题：与以一个延迟步数Δd的长度来设定数字延迟线的延迟时间而把时钟延迟电路设定为最小延迟的情况相比，在时钟延迟电路设定为最大延迟的情况下，把时钟延迟电路和数字延迟线相组合的全延迟时间变长。其结果，不会出现这样的情况，计数器递增以使延迟时间增大，在计数值的下位比特全部为0的瞬间，把时钟延迟电路和数字延迟线相组合的全延迟时间减少，而能够相对于基准时钟信号确实地锁定被控制时钟信号的相位，在此基础上，能够把跳动确实地减少为时钟延迟电路的延迟步数的1/2例如Δd/4。

振荡电路的延迟量切换电路具有计数器，应由时钟延迟电路的选择器切换其选择并且设定由数字延迟线所提供的可变延迟时间，根据来自相位比较电路的相位差信号来增减计数，根据计数器的下位比特值来使选择器切换延迟时钟信号的选择，根据计数器的剩余的上位比特值来设定数字延迟线的可变延迟时间，由于这样的构成，仅使用一个计数器，来使延迟环路的延迟时间以微小延迟时间刻度而变化，就能谋求由延迟环路所倍增输出的时钟信号与基准时钟信号的同步化。相位同步电路同样仅使用一个计数器，就能使包含数字延迟线和时钟延迟电路的延迟装置的延迟时间按每个微小延迟时间变化，能够谋求向集成电路的内部电路分配的4倍频时钟信号与基准时钟信号的同步化。

如以上那样，根据本发明，时钟延迟电路，具有：多个延迟元件，把所输入的同一时钟信号进行不同延迟时间的延迟，分别输出延迟时钟信号；选择器，从来自这些延迟元件的多个延迟时钟信号中选择一个并输出，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由多个延迟元件所提供的多个延迟时间的最小值，因此，通过切换由选择器所选择的延迟时钟信号，就能以短于由多个延迟元件所产生的延迟时间的最小值的时间间隔刻度来控制提供给时钟信号的延迟时间。

而且，在使用这样的时钟延迟电路来构成振荡电路的延迟环路或者相位同步电路的反馈环的情况下，或者，在把这样的时钟延迟电路与数字延迟线相组合来构成振荡电路的延迟环路或者相位同步电路的反馈环的情况下，能够以短于由用于时钟延迟电路的多个延迟元件所产生的多个延迟时间的最小值的时间间隔刻度来设定由延迟环路或反馈环所产生的延迟时间。

时钟延迟电路的各延迟元件使由此所得到的延迟时间被固定地设定，同时，选择器从其中选择一个延迟时钟信号，由于这样构成，所以即使在噪声混入了延迟环路或者反馈环中的情况下，能够在使向下一级的时钟信号输入定时不产生这样的电平变化特性下形成各延迟元件，而不会损害作为数字延迟线的特征的振荡频率的稳定。

而且，能够通过调整时钟延迟电路的微小延迟元件的并联数量，来增大时钟延迟电路的最大延迟时间，即使仅由时钟延迟电路来形成反馈环，也能在考虑了环境温度的变化和制造工艺的偏差等的较宽频率范围内，得到所希望的效果。

这样，在使用这样的时钟延迟电路来构成为进行延迟时间的微调的振荡电路、相位同步电路、时钟生成电路中，能够细微地调整延迟环路和反馈环的相位同步，而不会损害其振荡频率稳定性。

特别是，在本发明中，在适用于由同一半导体处理工艺来形成数字延迟线的多个延迟元件和时钟延迟电路的多个延迟元件的情况时，即使通过由该半导体处理工艺所形成的晶体管的特性等来使延迟元件的最小延迟时间受到限制，也能在每个比该最小延迟时间更细微的时间中设定延迟时间，与现有的延迟微调电路相比，能够以特别的高度来谋求与基准时钟信号的同步化。即，如果是现有的，只能以延迟元件所产生的延迟时间单位Δd来调整延迟时间，与此相比，根据本发明，能够以延迟元件所产生的延迟时间Δd以下的单位来对延迟时间进行微调。这样，如果是现有装置，在外部时钟信号的一个周期期间，由延迟微调电路来以延迟元件的延迟时间单位Δd来对延迟时间进行微调，因此，在输出时钟信号中必然包含2×Δd的跳动，而根据本发明，能够使跳动减少。

根据本发明，由时钟延迟电路的多个延迟元件所提供的多个延迟时间中的最大与最小的时间差为数字延迟线的可变延迟时间的最小变化幅度即延迟步数以下。这样，能够在可由数字延迟线设定的延迟时间范围全体内，得到细微的延迟时间设定能力。特别是，虽然是在集成电路上所实现的时钟延迟电路和数字延迟线较小的电路规模，也能在数字延迟线的延迟时间设定范围全体中得到在现有技术中不能得到的细微的延迟时间调整。

把以上这样的构成作为前提，时钟延迟电路进一步具有：极限延迟元件，与多个延迟元件并联连接，把与输入延迟元件中的相同的信号延迟这样的延迟时间：该延迟时间等于或小于数字延迟线的可变延迟时间的最小变化幅度即延迟步数与由该时钟延迟电路的多个延迟元件所提供的多个延迟时间中的最小的之和；一种装置，从选择器的输出和极限延迟元件的输出中选择超前输出的一方并输出，因此，由时钟延迟电路所产生的延迟时间不会超过其最小延迟时间与数字延迟线的最小变化幅度即延迟步数Δd之和，不会因温度变动等而产生下列问题：与以一个延迟步数的长度来设定数字延迟线的延迟时间而把时钟延迟电路设定为最小延迟的情况相比，在将时钟延迟电路设定为最大延迟的情况下，把时钟延迟电路和数字延迟线相组合的全延迟时间变长。

延迟量切换电路具有计数器，应将其选择切换到时钟延迟电路的选择器并且设定由数字延迟线所提供的可变延迟时间，根据来自相位比较电路的相位差信号来增减计数，根据计数器的下位比特值将延迟时钟信号的选择切换到选择器，根据计数器的剩余的上位比特值来设定数字延迟线的可变延迟时间，由于这样的构成，使用一个计数器，来使由延迟环路或反馈环所产生的延迟时间在每个微小延迟时间变化，就能谋求由延迟环路或反馈环所输出的时钟信号与基准时钟信号的同步化。

选择器选择来自与计数器的下位比特值相对应的多个延迟元件之一的延迟时钟信号，数字延迟线使用与计数器的上位比特值相对应的数量的延迟元件来对所输入的时钟信号进行延迟，由此，仅通过增减一个计数器的值，就能在每个微小延迟时间中容易地使延迟环路或反馈环的延迟时间变化，而能够谋求从延迟环路或反馈环所输出的时钟信号与基准时钟信号的同步化。

附图中的标号说明：在图1中2：时钟生成电路3：两相时钟生成电路10：内部电路在图2中12：振荡电路18：二分频电路19：第一相位比较电路22：闩锁检测电路20：第一延迟量切换电路21：环路控制电路15：固定延迟电路16：第一DDL17：第一时钟延迟电路24：第二DDL25：第二时钟延迟电路13：相位同步电路26：第二相位比较电路27：第二延迟量切换电路在图3中28：DDL延迟元件在图4中58：微调用选择器40：延迟时钟选择器41～47：微小延迟元件在图6中21e：脉冲计数器17：时钟延迟电路16：第一DDL15：固定延迟电路在图7中59：计数器49：前位解码器50：后位解码器在图11中19：第一相位比较电路20：第一延迟量切换电路16：第一DDL51：延迟微调电路12：振荡电路27：第二延迟量切换电路26：第二相位比较电路24：第二DDL13：相位同步电路在图12中52：DDL延迟元件14：环路反相器54：输出选择器

Claims (16)

1.一种时钟延迟电路，其特征在于：具有

多个延迟元件，设置成将输入的同一时钟信号延迟互不相同的延迟时间量、并将分别延迟的时钟信号输出的多个延迟元件组，其中，输出在时间上连续的任意两个延迟时钟的相邻两个延迟元件，构成为只输出各自输出的延迟时钟信号间的时间差，该时间差比由这多个延迟元件提供的多个延迟时间中的最小值更短；和

选择器，选择来自所述多个延迟元件的多个时钟信号中的任意一个并将其输出。

2.一种振荡电路，其特征在于，包括：

延迟环路，是自己输出的时钟信号被反馈的延迟环路，具有：时钟延迟电路，它具有第一多个延迟元件，设置成根据所反馈的上述时钟信号来使信号或所反馈的上述时钟信号延迟不同的延迟时间，分别输出延迟时钟信号的多个延迟元件，其中，输出在时间上连续的任意两个延迟时钟的相邻两个延迟元件，构成为只输出各自输出的延迟时钟信号间的时间差，该时间差比由这多个延迟元件提供的多个延迟时间中的最小值更短；和选择器，选择来自所述第一多个延迟元件的多个时钟信号中的任意一个并将其输出；

相位比较电路，根据上述延迟环路的输出来比较信号的相位和所施加的基准时钟信号的相位，输出表示这些信号之间的相位差的相位差信号；以及

延迟量切换电路，根据来自上述相位比较电路的相位差信号将延迟时钟信号的选择切换到上述时钟延迟电路的上述选择器以便于减少上述相位差。

3.根据权利要求2所述的振荡电路，其特征在于，上述延迟环路进一步具有数字延迟线，是具有与上述时钟延迟电路串联连接并且相互串联连接的第二多个延迟元件的数字延迟线，根据在其延迟环路中所反馈的上述时钟信号来使信号、所反馈的上述时钟信号或者由上述时钟延迟电路所延迟的时钟信号延迟可变的延迟时间，由此，在上述延迟环路中所反馈的上述时钟信号至少被延迟由上述数字延迟线和上述时钟延迟电路所产生的延迟时间，上述延迟量切换电路可以根据来自上述相位比较电路的相位差信号进一步设定由上述数字延迟线所产生的可变延迟时间以便于使上述相位差减少。

4.根据权利要求3所述的振荡电路，其特征在于，上述数字延迟线的上述第二多个延迟元件和上述时钟延迟电路的上述第一多个延迟元件由同一半导体工艺所形成。

5.根据权利要求3所述的振荡电路，其特征在于，由上述时钟延迟电路的上述第一多个延迟元件所提供的多个延迟时间中的最大和最小的时间差为上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数以下。

6.根据权利要求5所述的振荡电路，其特征在于，上述时钟延迟电路进一步具有：极限延迟元件，与上述第一多个延迟元件并联连接，并把与输入上述第一多个延迟元件中的相同的信号延迟这样的延迟时间：该延迟时间等于或小于上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数与由上述时钟延迟电路的上述第一多个延迟元件所提供的多个延迟时间中的最小的之和；一种装置，从上述选择器的输出和上述极限延迟元件的输出中选择超前输出的一方并输出。

7.根据权利要求6所述的振荡电路，其特征在于，上述延迟量切换电路具有计数器，应将其选择切换到上述时钟延迟电路的上述选择器并且设定由上述数字延迟线所提供的可变延迟时间，根据来自上述相位比较电路的相位差来增减计数，并且具有与该计数器连接的下位译码器和上位译码器，根据上述计数器的下位比特值，下位译码器产生延迟量设定信号，将延迟时钟信号的选择切换到上述选择器，根据上述计数器的剩余的上位比特值，上位译码器产生延迟量设定信号，设定上述数字延迟线的可变延迟时间。

8.根据权利要求7所述的振荡电路，其特征在于，上述选择器选择来自与上述计数器的上述下位比特值相对应的上述多个延迟元件之一的延迟时钟信号，上述数字延迟线使用与上述计数器的上述上位比特值相对应的数量的上述第二延迟元件来对所输入的时钟信号进行延迟。

9.一种相位同步电路，其特征在于，包括：延迟装置，它具有：多个延迟元件，设置成把所输入的同一时钟信号延迟不同的延迟时间并分别输出延迟时钟信号的第一多个延迟元件，其中，输出在时间上连续的任意两个延迟时钟的相邻两个延迟元件，构成为只输出各自输出的延迟时钟信号间的时间差，该时间差比由这多个延迟元件提供的多个延迟时间中的最小值更短；和选择器，选择来自所述多个延迟元件的多个时钟信号中的任意一个并将其输出；

相位比较电路，根据上述延迟装置的输出或者上述延迟装置的输出来比较信号的相位和所施加的基准时钟信号的相位，输出表示这些信号之间的相位差的相位差信号；和

延迟量切换电路，根据来自上述相位比较电路的相位差信号将该选择切换到上述时钟延迟电路的上述选择器以便于减少上述相位差。

10.根据权利要求9所述的相位同步电路，其特征在于，上述延迟装置进一步具有数字延迟线，是具有与上述时钟延迟电路串联连接并且相互串联连接的多个第二延迟元件的数字延迟线，把上述时钟信号或者由上述时钟延迟电路所延迟的时钟信号延迟可变的延迟时间，由此，在上述延迟装置中所施加的上述时钟信号至少被延迟由上述数字延迟线和上述时钟延迟电路所产生的延迟时间，上述延迟量切换电路可以根据来自上述相位比较电路的相位差信号进一步设定由上述数字延迟线所产生的可变延迟时间以便于使上述相位差减少。

11.根据权利要求10所述的相位同步电路，其特征在于，上述数字延迟线的上述多个第二延迟元件和上述时钟延迟电路的上述第一多个延迟元件由同一半导体工艺所形成。

12.根据权利要求10所述的相位同步电路，其特征在于，由上述时钟延迟电路的上述第一多个延迟元件所提供的多个延迟时间中的最大和最小的时间差为上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数以下。

13.根据权利要求12所述的相位同步电路，其特征在于，上述时钟延迟电路进一步具有：极限延迟元件，与上述第一多个延迟元件并联连接，并把与输入上述第一多个延迟元件中的相同的信号延迟这样的延迟时间：该延迟时间等于或小于上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数与由上述时钟延迟电路的上述第一多个延迟元件所提供的多个延迟时间中的最小的之和；一种装置，从上述选择器的输出和上述极限延迟元件的输出中选择先输出的一方并输出。

14.根据权利要求10所述的相位同步电路，其特征在于，上述延迟量切换电路具有计数器，应将其选择切换到上述时钟延迟电路的上述选择器并且设定由上述数字延迟线所提供的可变延迟时间，根据来自上述相位比较电路的相位差来增减计数，并且具有与该计数器连接的下位译码器和上位译码器，根据上述计数器的下位比特值，下位译码器产生延迟量设定信号，将延迟时钟信号的选择切换到上述选择器，根据上述计数器的剩余的上位比特值，上位译码器产生延迟量设定信号，设定上述数字延迟线的可变延迟时间。

15.根据权利要求14所述的相位同步电路，其特征在于，上述选择器选择来自与上述计数器的上述下位比特值相对应的上述第一多个延迟元件之一的延迟时钟信号，上述数字延迟线使用与上述计数器的上述上位比特值相对应的数量的上述第二延迟元件来对所输入的时钟信号进行延迟。

16.一种时钟延迟电路，其特征在于它包括：多个延迟元件，每一个都具有不同的延迟时间，多个延迟元件中任意二个之间的延迟时间之差小于最短延迟元件的延迟时间；极限延迟元件，它具有比该多个延迟元件中最大者大的延迟，该极限延迟元件与该多个延迟元件的每一个并联连接，并接收相同的时钟信号；和选择装置用以从多个延迟元件中的一个的输出或极限延迟元件的输出中选择延迟时钟信号，其中由选择装置选择的延迟时钟信号可以有比多个延迟元件中任一个的最小延迟短的延迟。

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