JPH11150456A - 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 - Google Patents
位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路Info
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- 230000003111 delayed effect Effects 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 20
- 241000195493 Cryptophyta Species 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 28
- 238000003079 width control Methods 0.000 description 20
- 239000000872 buffer Substances 0.000 description 18
- 230000000694 effects Effects 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 241001270131 Agaricus moelleri Species 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000011144 upstream manufacturing Methods 0.000 description 2
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- H—ELECTRICITY
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Abstract
用いてランプ波を発生するとともに画素データに応じた
レベル信号を生成し、これらの比較結果に基づいてパル
ス幅制御信号を出力していたため、CMOSプロセスで
集積化を図ることができなかった。 【解決手段】 入力クロック信号に基づいて位相の異な
る複数のプリ遅延クロック信号を生成するプリ位相変化
回路9と、当該複数のプリ遅延クロック信号が入力され
て各プリ遅延クロック信号毎に複数のメイン遅延クロッ
ク信号を生成するメイン位相変化回路10とを有し、互
いに位相の異なる多数のメイン遅延クロック信号を出力
するものである。
Description
数のクロック信号を出力するクロック信号発生回路およ
びそれを用いたクロック位相制御回路に係り、特に、レ
ーザビームプリンタなどの電子写真方式の画像形成装置
において、レーザダイオードなどの発光素子を制御する
ために好適なクロック信号発生回路およびそれを用いた
クロック位相制御回路に関するものである。
画像出力部の概略構成を示す構成図である。図におい
て、60は画像の構成要素である画素データがシリアル
に入力され各画素データに基づいてパルス幅制御信号を
出力する画素パルス生成回路であり、73は当該パルス
幅制御信号が入力され駆動信号を出力するレーザダイオ
ードドライバであり、61は当該駆動信号に応じて発光
するレーザダイオードであり、62は当該レーザダイオ
ード61の発光光が照射され、当該発光光の走査に応じ
た電荷分布の静電潜像が形成される感光体ドラムであ
る。
力され、各画素データ毎に階調データ信号および画素内
描画位置制御信号を出力するパルス制御信号生成回路で
あり、64は上記レーザダイオード61による各画素の
描画時間に応じて設定された動作基準クロック信号を出
力する動作基準クロック発生回路であり、65は上記階
調データ信号に応じたレベル信号を出力するレベル信号
発生回路であり、66は上記動作基準クロック信号およ
び上記画素内描画位置制御信号が入力され、当該動作基
準クロック信号に同期した3種類の三角波から1種類の
三角波を選択して出力三角波として出力する三角波発生
回路であり、67は上記レベル信号と当該出力三角波と
を比較して、出力三角波がレベル信号よりも大きい期間
にパルス幅制御信号を出力するコンパレータである。
従来の画素パルス生成回路60の各種信号の相互関係を
示すタイミングチャートである。図において、CLKは
上記動作基準クロック信号であり、CTRLは上記画素
内描画位置制御信号であり、1stランプは上記三角波
発生回路66内部で生成されて上記動作基準クロック信
号とともに立ち上がった後暫時レベルが低下する左寄三
角波であり、2ndランプは上記三角波発生回路66内
部で生成されて上記動作基準クロック信号の立ち上がり
とともに暫時レベルが上昇して当該動作基準クロック信
号の周期のほぼ半分において最高レベルとなった後暫時
レベルが低下する中央寄三角波であり、3rdランプは
上記三角波発生回路66内部で生成されて上記動作基準
クロック信号とともに暫時レベルが上昇し当該動作基準
クロック信号の次の立ち上がり時に最高レベルとなる右
寄三角波である。
は、三角波発生回路66では画素内描画位置制御信号に
より左寄三角波が選択され、これが出力三角波としてコ
ンパレータ67に供給される。また、レベル信号発生回
路65も上記階調データ信号に応じたレベル信号をコン
パレータ67に出力する。そして、当該コンパレータ6
7は上記左寄三角波と当該レベル信号とを比較し、動作
基準クロック信号の立ち上がりタイミングから上記レベ
ル比較結果に応じた期間においてハイレベルのパルス幅
制御信号を出力する。その結果、上記レーザダイオード
61からは当該パルス幅制御信号のハイレベル期間にお
いて発光光が出力され、感光体ドラム62は当該発光光
により走査され、感光体ドラム62の最初の画素の描画
領域内において当該走査方向上流側寄りの部位の電荷分
布が変化する。
は、まず、三角波発生回路66からは画素内描画位置制
御信号に応じて中央寄三角波が出力され、次に、動作基
準クロック信号の中央を中心としてその前後に当該中央
寄三角波とレベル信号との比較結果に応じた期間のパル
ス幅制御信号が出力され、その結果、感光体ドラム62
の2番目の画素の描画領域内において中央寄りの部位の
電荷分布が変化する。
ては、右寄三角波とレベル信号との比較がなされ、感光
体ドラム62の3番目の画素の描画領域の走査方向下流
側寄りの部位の電荷分布が変化し、4番目の動作基準ク
ロックにおいては、左寄三角波とレベル信号との比較が
なされ、感光体ドラム62の4番目の画素の描画領域の
走査方向上流側寄りの部位の電荷分布が変化する。
ルス幅制御信号に応じた電荷分布(静電潜像)が形成さ
れ、上記画像形成装置ではこれに基づいて高速に高階調
且つ高分解能にて出力画像を形成することができる。
回路は以上のように構成されているので、上記三角波発
生回路にてアナログ回路を使用する必要があり、CMO
Sプロセスにて集積化を図ることができなかった。
路のみで構成される位相変化回路をCMOSプロセスに
て形成し、それを用いてパルス幅制御信号を生成するこ
とが考えられる。図において、68は上記動作基準クロ
ックの整数倍の周波数を有する高周波クロック信号入力
端子であり、69はリセット信号や位相設定信号ととも
に当該高周波クロック信号が入力されるカウンタであ
り、70は上記高周波クロック信号および当該カウンタ
出力が入力される論理積回路であり、71は当該論理積
回路70の出力を上記動作基準クロックと同一の周期と
なるまで分周する分周回路であり、72は当該分周回路
71の出力を位相変化クロック信号として出力する出力
端子である。
設定信号として「3」が設定された際の位相変化回路の
各種信号の相互関係を示すタイミングチャートである。
動作基準クロック信号と同期させてリセット信号が解除
されると当該カウンタは高周波クロック信号のクロック
数をカウントし始める。そして、当該カウント値が
「3」となるとカウンタはカウンタ出力をハイレベルに
変化させ、これにより論理積回路70からは高周波クロ
ック信号が出力されるようになる。その結果、分周回路
71は当該高周波クロック信号を動作基準クロック信号
と同一の周期となるまで分周して位相変化クロック信号
として出力する。
ロック信号に対して高周波クロック信号3つ分だけ位相
がずれた位相変化クロック信号を出力することができ
る。
上記画像形成装置に適用しようとした場合、今日の画像
形成装置では高速に高階調(256階調以上)かつ高分
解能にて高階調画像を形成する要請が強くあり、このよ
うな要請に対応しようとした場合には上記高周波クロッ
ク信号として非常に高い周波数を使用しなければなら
ず、しかも、このクロック信号に応じて動作できるよう
に上記カウンタ、論理和回路、分周回路といったものに
は応答速度の速い回路素子を用いる必要がある。従っ
て、このような位相変化回路をCMOSプロセスで形成
しても今日の画像形成装置において好適に利用できるも
のとはならない。
めになされたもので、CMOSプロセスにて形成するこ
とができ、しかも、レーザビームプリンタなどの電子写
真方式の画像形成装置においてレーザダイオードなどの
発光素子を制御するために好適に用いることができる位
相の異なる複数のクロック信号を出力するクロック信号
発生回路およびそれを用いたクロック位相制御回路を得
ることを目的とする。
信号発生回路は、直列に接続された複数のプリ遅延回路
を有し、先頭のプリ遅延回路にクロック信号が入力され
るとともに、各プリ遅延回路の出力をプリ遅延クロック
信号として出力するプリ位相変化回路と、直列接続され
た複数のメイン遅延回路からなるメイン遅延回路列を複
数有し、各メイン遅延回路列に上記プリ遅延クロック信
号を入力して、各メイン遅延回路列の各メイン遅延回路
の出力をメイン遅延クロック信号として出力するメイン
位相変化回路とを有し、且つ、上記プリ遅延回路による
遅延量と上記メイン遅延回路による遅延量とは異なる値
に設定されて上記複数のメイン位相クロック信号を位相
の異なる複数のクロック信号として出力するものであ
る。
上記プリ位相変化回路が、プリ遅延クロック信号の出力
数よりも1つ多いプリ遅延回路と、直列接続先頭のプリ
遅延回路の出力と直列接続最後のプリ遅延回路の出力と
を比較し、それら2つのプリ遅延クロック信号の位相差
に応じた位相比較信号を出力する位相比較回路と、当該
位相比較信号に応じてチャージ電流を授受するチャージ
ポンプと、当該チャージ電流の積分値を出力するローパ
スフィルタとを有し、当該チャージ電流の積分値に応じ
て各プリ遅延回路の遅延量を制御するものである。
上記プリ位相変化回路が、2番目のプリ遅延回路の出力
から最後のプリ遅延回路の出力までのうちの少なくとも
2つのプリ遅延クロック信号出力が入力され、設定に応
じてそれらのうちの1つのプリ遅延クロック信号をセレ
クト遅延クロック信号として出力する分周率セレクタを
有し、当該セレクト遅延クロック信号を一方のプリ遅延
クロック信号に換えて位相比較回路に入力するものであ
る。
上記プリ遅延回路が、CMOSプロセスで形成されて互
いに直列に接続された複数の遅延素子と、複数の遅延素
子の出力のうち1つを選択して出力する単位遅延時間セ
レクタとを有するものである。
上記メイン位相変化回路が、直列接続された複数のメイ
ン遅延回路からなる複数のメイン遅延回路列と、外部か
らサブクロック信号が入力される外部端子と、直列接続
された複数のサブ遅延回路からなり、先頭のサブ遅延回
路に当該サブクロック信号が入力されるサブ遅延回路列
と、当該複数のサブ遅延回路のうちの2つの出力が入力
され、これらの位相差に応じたサブ位相比較信号を出力
するサブ位相比較回路と、当該サブ位相比較信号に応じ
てチャージ電流を授受するサブチャージポンプと、当該
チャージ電流の積分値を出力するサブローパスフィルタ
とを有し、当該チャージ電流の積分値に応じて各サブ遅
延回路および各メイン遅延回路の遅延量を制御するもの
である。
上記メイン位相変化回路が、クロック信号および/また
はプリ遅延クロック信号が入力され、当該クロック信号
よりも周期が長い内部クロック信号を生成するサブクロ
ック発生回路を有し、外部端子に換えて当該クロック信
号発生回路の出力をサブ遅延素子列に入力するものであ
る。
上記クロック信号発生回路とともに、複数のメイン遅延
クロック信号から1乃至複数のクロック信号を選択して
位相変化クロック信号として出力する位相クロックセレ
クタを有するものである。
説明する。 実施の形態1.図1はこの発明の実施の形態1によるレ
ーザビームプリンタの画像出力部の概略構成を示す構成
図である。図において、60は画像の構成要素である画
素データがシリアルに入力され各画素データに基づいて
パルス幅制御信号を出力する画素パルス生成回路であ
り、73は当該パルス幅制御信号が入力され駆動信号を
出力するレーザダイオードドライバであり、7は当該駆
動信号が入力され、当該パルス幅制御信号のパルス幅に
応じて発光するレーザダイオードであり、8は当該レー
ザダイオード7の発光光が照射され、当該発光光の走査
に応じた電荷分布の静電潜像が形成される感光体ドラム
である。
され、各画素データ毎に階調データ信号および画素内描
画位置制御信号を出力するパルス制御信号生成回路であ
り、2は上記レーザダイオード7による各画素の描画時
間に応じて設定された動作基準クロック信号を出力する
動作基準クロック発生回路であり、3は入出力データの
対応データを有し、上記階調データ信号および画素内描
画位置制御信号に基づいてクロック選択信号および論理
演算選択信号を出力する制御信号デコーダであり、4は
上記動作基準クロック信号が入力され、当該クロック信
号と同一の周期を有するとともに互いに位相が異なる複
数の位相クロック信号を出力するクロック信号発生回路
であり、5は当該複数の位相クロック信号および上記ク
ロック選択信号が入力され、クロック選択信号に基づい
て所定の2つの位相クロック信号を選択して位相変化ク
ロック信号として出力する位相クロックセレクタであ
り、6は上記論理演算選択信号および当該2つの位相ク
ロック信号が入力され、2つの位相クロック信号を論理
演算選択信号により選択された論理演算で演算し、その
結果をパルス幅制御信号としてレーザダイオード7に出
力する論理演算回路である。
単独でCMOSプロセスによりIC化され、制御信号デ
コーダ3、クロック信号発生回路4、位相クロックセレ
クタ5および論理演算回路6はその全体としてパルス幅
変調用集積回路(PWM IC)としてCMOSプロセ
スによりIC化されており、これらは画像処理用基板上
に実装されている場合が多く、また、レーザダイオード
が搭載されている印字基板に実装されている場合もあ
る。
ス幅変調用集積回路の構成を示すブロック図である。図
において、9は上記動作基準クロック発生回路2からの
動作基準クロック信号が入力され、この入力と同一の周
期を有し、且つ互いに位相の異なる16(N=16)個
のプリ遅延クロック信号を出力するプリ位相変化回路で
あり、10は当該16個のプリ遅延クロック信号が入力
され、プリ遅延クロック信号それぞれに基づいて16個
のメイン遅延クロック信号を生成し、合計256個のメ
イン遅延クロック信号を出力するメイン位相変化回路で
あり、これらによりクロック信号発生回路4は構成され
ている。また、11は2つの位相変化クロック信号が入
力される論理積演算回路であり、12は同様に2つの位
相変化クロック信号が入力される論理和演算回路であ
り、13は上記制御信号デコーダ3からの論理演算選択
信号に基づいて上記2つの論理演算回路11,12の出
力のうちの一方を選択して出力する論理出力セレクタで
あり、この論理出力セレクタ13の出力がパルス幅変調
信号となる。これ以外の構成は図1と同様なので説明を
省略する。
ンタの画像出力部の全体の動作を説明する。動作基準ク
ロック発生回路2から動作基準クロックが周期的に出力
されると、これに応じてクロック信号発生回路4から2
56個の位相クロック信号が出力される。
にパルス制御信号生成回路1に入力されると、各画素デ
ータ毎にパルス制御信号生成回路1から8ビットの階調
データ信号および2ビットの画素内描画位置制御信号が
出力される。そして、制御信号デコーダ3がこの階調デ
ータ信号および画素内描画位置制御信号に基づいて対応
データを検索し、該当するデータに基づいてクロック選
択信号および論理演算選択信号を出力する。
56個の位相クロック信号およびクロック選択信号が入
力され、このクロック選択信号に応じて256個の位相
クロック信号から2つのクロック信号を選択し、それを
2つの位相変化クロック信号として出力する。更に、論
理演算回路6には上記論理演算選択信号および当該2つ
の位相変化クロック信号とが入力され、当該論理演算回
路6は上記論理演算選択信号に基づいて2つの論理演算
結果(論理和結果および論理積結果)のうちの一方を選
択してパルス幅制御信号として出力する。そして、レー
ザダイオードドライバ73にてレーザダイオード7を駆
動し当該パルス幅制御信号に基づいて感光体ドラム8を
発光光で照射し、感光体ドラム8上の所定の画素領域内
に上記画素データに応じた電荷分布を形成する。
このような画素データ毎の動作を1つの画像について繰
り返すことにより感光体ドラム8上にパルス幅制御信号
に応じた電荷分布(静電潜像)を形成することができ、
この静電潜像に基づいて高速に高階調(256階調)且
つ高分解能にて出力画像を形成することができる。
に説明する。図3はこの発明の実施の形態1によるプリ
位相変化回路9の構成を示すブロック図である。14は
直列接続された17個のプリ遅延回路14a〜14zか
らなり、最初のプリ遅延回路14aに動作基準クロック
信号が入力されるプリ遅延回路列であり、15は最初の
プリ遅延回路14aの出力と最後(17番目)のプリ遅
延回路14zの出力とが入力され、これらの位相差がな
くなるように各プリ遅延回路14a〜14zにプリ遅延
制御信号を出力するプリ遅延制御回路であり、16はパ
ルス幅変調用集積回路に入力された動作基準クロックを
増幅するクロック入力バッファである。
遅延回路14aの構成を示す回路図である。図4(a)
において、17はバッファ(遅延素子)であり、図4
(b)において、17a,17bはそれぞれpMOSト
ランジスタとnMOSトランジスタとからなるCMOS
インバータであり、17c,17dはそれぞれ各CMO
Sインバータ17a,17bと高圧側電源との間に配設
されたpMOSトランジスタからなる高圧側電流制御ト
ランジスタであり、17e,17fはそれぞれ各CMO
Sインバータ17a,17bと低圧側電源との間に配設
されたnMOSトランジスタからなる低圧側電流制御ト
ランジスタである。そして、上記2つのCMOSインバ
ータ17a,17bは直列に接続されている。
を示す回路図である。図5(a)において、18は最初
のプリ遅延回路14aから出力されるプリ遅延クロック
信号と最後のプリ遅延回路14zから出力されるプリ遅
延クロック信号とが入力され、これらの位相差に応じて
増加用パルスあるいは減少用パルスを出力する位相比較
回路であり、19は当該増加用パルスおよび減少用パル
スが入力され、これらに応じてチャージ電流を発生する
チャージポンプであり、20は当該チャージ電流の累積
値に応じた電圧を発生するローパスフィルタであり、2
1は当該ローパスフィルタ20で発生した電圧がゲート
端子に供給されるとともにソースが低圧側電源に接続さ
れたドライブトランジスタであり、22はpMOSトラ
ンジスタからなり、当該ドライブトランジスタ21のド
レイン端子にドレイン端子およびゲート端子が接続され
るとともにソース端子が高圧側電源に接続された高圧側
トランジスタであり、23はpMOSトランジスタから
なり、当該高圧側トランジスタ22のゲート端子がゲー
トに接続された反転トランジスタであり、24は反転ト
ランジスタ23のドレイン端子にドレイン端子およびゲ
ート端子が接続されるとともにソース端子が低圧側電源
に接続された低圧側トランジスタである。そして、この
2つのトランジスタ22,24の発生電圧が上記各プリ
遅延回路14a〜14zの高圧側電流制御トランジスタ
17c,17dおよび低圧側電流制御トランジスタ17
e,17fに供給される。なお、当該プリ遅延制御回路
の構成は以上のPLL回路に限定されるものではない。
遅延回路14aのプリ遅延クロック信号が入力される参
照側インバータであり、18bは最後のプリ遅延回路1
4zのプリ遅延クロック信号が入力されるイニシャル側
インバータであり、18c,18dはそれぞれ直前の出
力信号と当該各インバータを介して入力された現在の信
号とを排他的論理積をとるNAND素子であり、18e
と18g,18hと18fはそれぞれ当該排他的論理積
によりセットされ、所定の時間の後にリセットされるS
Rフリップフロップであり、18i,18j,18kは
上記排他的論理積の出力から当該セット信号の出力まで
の間にハイパルスを出力する論理素子であり、18l,
18m,18nはこれら排他的論理積、セット信号およ
びハイパルス信号の全てがハイレベルであるときにチャ
ージポンプを動作させる出力制御素子である。
ート端子に入力され、当該信号のレベルに応じたチャー
ジ電流を出力するチャージアップトランジスタであり、
19bはダウンの位相比較信号がゲート端子に入力さ
れ、当該信号のレベルに応じたチャージ電流を吸引する
チャージダウントランジスタであり、20bは上記チャ
ージ電流の累積値に応じた電圧発生するチャージアップ
コンデンサであり、20aは当該コンデンサ20bの電
圧変動を抑制する緩衝抵抗である。
て詳細に説明する。動作基準クロック信号がクロック入
力バッファ16を介してプリ遅延回路列14に入力され
ると、各プリ遅延回路14a〜14zの2つ目のCMO
Sインバータ17bからプリ遅延クロック信号が出力さ
れる。そして、当該動作基準クロック信号の1周期分程
度時間が経過した時点で最後のプリ遅延回路14zから
プリ遅延クロック信号が出力される。すると、上記位相
比較回路18には2つのプリ遅延クロック信号が入力さ
れるようになり、位相比較が行われる。具体的には、最
後のプリ遅延クロック信号の位相が最初のプリ遅延クロ
ック信号の位相よりも速い場合には位相比較回路18か
らはダウンの位相比較信号が出力され、最後のプリ遅延
クロック信号の位相が最初のプリ遅延クロック信号の位
相よりも遅い場合には位相比較回路18からはアップの
位相比較信号が出力される。これに応じてチャージポン
プ19は、アップの位相比較信号が入力されればチャー
ジアップコンデンサ20bに対して当該信号出力期間の
間チャージ電流を供給し、逆に、ダウンの位相比較信号
が入力されれば当該信号出力期間の間チャージアップコ
ンデンサ20bからチャージ電流を吸引する。また、上
記2つのダイオードの発生電圧は同一プロセスで形成さ
れているので略当該チャージアップコンデンサ20bの
電圧となり、この電圧が各プリ遅延回路の高圧側電流制
御トランジスタ17c,17dおよび低圧側電流制御ト
ランジスタ17e,17fに供給される。
が上記2つのプリ遅延クロック信号同士の位相のずれ方
に応じてそれらを一致するようにチャージされ、しか
も、それら位相のずれ量に応じてチャージされるので、
各プリ遅延回路の高圧側電流制御トランジスタ17c,
17dおよび低圧側電流制御トランジスタ17e,17
fへの印加電圧も当該位相のずれに応じて増減し、当該
トランジスタ17c〜17fがCMOSインバータ17
a,17bに供給することができる電流も制限され、各
プリ遅延回路14a〜14zのCMOSインバータ17
bの動作速度も当該位相のずれに応じて増減する。その
結果、最終的には2つのプリ遅延クロック信号同士の位
相が一致する。
成を示すブロック図である。図において、25はそれぞ
れ17個のメイン遅延回路25a〜25zが直列に接続
されたメイン遅延回路列であり、26は64個のサブ遅
延回路26a〜26zが直列に接続されたサブ遅延回路
列であり、27は最初のサブ遅延回路26aの出力と最
後のサブ遅延回路26zの出力とが入力され、これら2
つの出力の位相差に応じたサブ遅延制御信号を当該サブ
遅延回路列26に出力するサブ遅延制御回路であり、2
8はパルス幅制御用集積回路に外部から入力されたサブ
クロック信号をサブ遅延回路列26に供給するサブクロ
ックバッファである。また、当該メイン遅延回路列2
5,25…は、上記プリ遅延クロック信号に対して1対
1対応に設けられ、上記サブ遅延制御信号および各プリ
遅延クロック信号が入力され、それぞれ16個のメイン
遅延クロック信号を出力する。従って、メイン遅延クロ
ック信号の合計は256個となる。なお、各サブ遅延回
路26a〜26zおよびメイン遅延回路25a〜25z
の構成やサブ遅延制御回路27の内部構成は、プリ位相
変化回路9と同様であり説明を省略する。
ついて詳細に説明する。サブクロックバッファ28にサ
ブクロック信号が入力されると、このサブクロックバッ
ファ28からサブ遅延回路列26に対してサブクロック
信号が出力される。各サブ遅延回路26a〜26zは当
該サブクロック信号を所定の時間ずつ遅延させ、最後の
サブ遅延回路26zからクロック信号が出力されるとサ
ブ遅延制御回路27により最初のサブ遅延回路26aの
出力と最後のサブ遅延回路26zの出力との位相比較が
行われる。その結果、2つのサブ遅延クロック信号の位
相が一致するようにサブ遅延制御回路27からサブ遅延
制御信号が出力される。従って、各サブ遅延回路26a
〜26zおよび各メイン遅延回路25a〜25zによる
遅延時間は上記サブクロック信号の周期の1/64の時
間に設定される。
5,…に対してプリ遅延クロック信号が入力されると、
各メイン遅延回路列25,25,…からは当該サブクロ
ック信号の周期の1/64の時間毎に位相がずれた16
個のメイン遅延クロック信号が出力される。
して、1周期が20ns(周波数は50MHz)の動作
基準クロック信号と、1周期が75ns(周波数は1
3.3MHz)のサブクロック信号を入力した場合の各
部の出力信号のタイミング関係を示すタイミングチャー
ト(一部)である。図において、wave1〜wave
17はそれぞれ上記動作基準クロック信号に基づくプリ
遅延クロック信号波形であり、wave1_1〜wav
e1_16はそれぞれ最初のプリ遅延クロック信号が入
力されたメイン遅延回路列25のメイン遅延クロック信
号出力波形であり、wave2_1〜wave2_16
はそれぞれ2番目のプリ遅延クロック信号が入力された
メイン遅延回路列25のメイン遅延クロック信号出力波
形である。ちなみに当該動作条件の下ではプリ遅延クロ
ック信号同士の位相差は20/16nsとなり、メイン
遅延クロック信号同士の位相差は75/64nsとな
り、隣り合う2つのプリ遅延クロック信号の間には15
個のメイン遅延クロック信号が出力される。
号経路とメイン遅延クロック信号の順番との対応関係を
示す対応図である。図において、各行は各プリ遅延クロ
ック信号の出力順を示し、各列は各メイン遅延回路列2
5,25,…におけるメイン遅延クロック信号の出力順
を示す。同図から明らかなように、上記クロック信号発
生回路4は、0から255個の互いに位相のずれた25
6個の位相クロック信号を出力することができる。
ば、動作基準クロック信号が入力されるプリ遅延回路列
14と、当該プリ遅延回路列14の複数のプリ遅延クロ
ック信号が入力される複数のメイン遅延回路列25,2
5,…とを有するとともに、プリ遅延回路列14を構成
する各プリ遅延回路14a〜14zとメイン遅延回路列
25を構成するメイン遅延回路25a〜25zとの遅延
時間を異なる遅延時間に設定したので、位相の異なる複
数の位相クロック信号を生成することができる効果があ
る。
遅延回路列25,25,…とを適当に組み合わせて、プ
リ遅延クロック信号に基づいて複数のメイン遅延クロッ
ク信号を形成するように構成しているので、各プリ遅延
回路14a〜14zおよびメイン遅延回路25a〜25
zをCMOSインバータ17a,17bを2つずつ組み
合わせて形成しているにも関わらず、そのCMOSプロ
セスで形成されたプリ遅延回路14a〜14zおよびサ
ブ遅延回路25a〜25zの最小遅延時間よりも短い時
間間隔ごとに位相の異なる位相変化クロック信号を出力
することができる。ちなみに、この実施の形態1では上
記パルス幅制御用集積回路は0.5ミクロン設計ルール
で形成しており、この際の上記プリ遅延回路14a〜1
4zおよびサブ遅延回路25a〜25zの最小遅延時間
は約1ns程度であり、他方、50MHzを動作基準ク
ロック信号とした場合に256階調を得るためには、約
0.08nsずつ位相をずらした位相変化クロック信号
が必要となるが本実施の形態では当該要求を満たした位
相変化クロック信号を出力することができる。
ダイオード7の発光を制御することができる効果があ
る。
列14をプリ遅延クロック信号の数よりも1つ多い数の
プリ遅延回路14a〜14zで構成するとともに、最初
のプリ遅延回路14aの出力と最後のプリ遅延回路14
zの出力とをプリ遅延制御回路15に入力するように構
成して当該プリ遅延制御回路15へクロック信号を出力
する回路の構成を同一にしたので、プリ遅延クロック信
号の出力数と同数のプリ遅延回路を有し、その直列接続
先頭へのクロックバッファの出力と直列接続最後のプリ
遅延回路の出力との比較結果に応じて制御を行う場合に
比べて、より類似した波形の2つのプリ遅延クロック信
号に基づいて比較を行うことができる。その結果、正確
に2つのクロック信号の位相を比較し、正確に遅延量を
制御することができ、256階調の画像を形成するため
に256個の位相変化クロック信号を生成する際にも、
各クロック信号の相互間隔を確保することができる効果
がある。
用集積回路にサブクロック信号を入力するとともに、1
つのサブ遅延回路列26と1つのサブ遅延制御回路27
とを設け、このサブ遅延制御回路27のサブ遅延制御信
号を全てのメイン遅延回路列25,25,…に供給する
ように構成したので、各メイン遅延回路列25,25,
…ごとにサブ遅延回路列26などを設けた場合に比べて
回路規模を格段に削減し、しかも、全てのメイン遅延回
路25,25,…による遅延量を均等に設定することが
できる効果がある。その結果、256階調の画像を形成
するために256個の位相変化クロック信号を生成する
際にも、各クロック信号の相互間隔を確保することがで
きる効果がある。
延回路数をプリ遅延回路列14とは異なる段数に設定し
たり、サブクロック信号をクロック信号と異なる周波数
に設定することにより、メイン遅延回路列25の遅延回
路数とプリ遅延回路列14の遅延回路数とを同一のマス
クで形成しているにも拘らず、全てのメイン遅延回路2
5a〜25zによる遅延量をプリ遅延回路14a〜14
zによる遅延量と異なる遅延量に設定することができ、
複数のメイン遅延回路列25,25,…の出力により当
該プリ遅延クロック信号の1周期の間に複数のメイン遅
延クロック信号が来るように設定することができ、回路
規模を抑制しつつ容易に分解能を向上させることができ
る効果もある。
態2によるプリ位相変化回路の構成を示すブロック図で
ある。図において、29はパルス幅制御用集積回路に設
定された分周率データをデコードする分周率デコーダで
あり、30は当該分周率デコーダ29の出力とともに2
番目のプリ遅延回路14bの出力から最後のプリ遅延回
路14zの出力までの16個の互いに位相の異なるプリ
遅延クロック信号が入力され、当該分周率デコーダ29
の出力に応じて1のプリ遅延クロック信号を選択してセ
レクト遅延クロック信号として出力する分周率セレクタ
であり、31は当該分周率セレクタ30によるクロック
信号の伝搬遅延時間と同一の遅延時間を有するディレイ
回路である。これ以外の構成は実施の形態1と同様なの
で同一符号を付して説明を省略する。
する。分周率セレクタ30が分周率デコーダ29の出力
に応じて所定のプリ遅延回路14b〜14zの出力を選
択してセレクト遅延クロック信号として出力する。そし
て、プリ遅延制御回路15は、当該セレクト遅延クロッ
ク信号とともに最初のプリ遅延回路14aの出力がディ
レイ回路31を介して入力され、これらの位相差に基づ
いてプリ遅延制御信号を出力する。上記分周率セレクタ
30が最後のプリ遅延回路14zの出力を選択する場合
の動作は実施の形態1と同様なので説明を省略する。
プリ遅延回路14z以外の出力(例えばn番目とする)
を選択する場合には、1番目のプリ遅延回路14aから
n番目のプリ遅延回路14nまでの遅延時間が動作基準
クロック信号と同期し、(n+1)番目のプリ遅延回路
の出力は1番目のプリ遅延回路14aの出力と一致した
位相となる。また、メイン位相変化回路10でも(n+
1)番目以降のメイン遅延回路列25,25…の出力信
号は、1番目のプリ遅延クロック信号からn番目のプリ
遅延クロック信号までと一致した位相になる。
回路14a〜14nの遅延時間は同一なので、1動作基
準クロック信号のプリ遅延クロック信号による分割数が
減少するだけでなく、それらのプリ遅延クロック信号の
相互関係は維持される。
ば、実施の形態1の効果とともに、プリ遅延制御回路1
5により動作基準クロック信号に同期動作されるプリ遅
延回路列14の有効プリ遅延回路数を分周率セレクタ3
0で調整するように構成したので、分周率セレクタ30
が出力するプリ遅延クロック信号を切り替えるだけで1
クロック周期当たりに生成されるメイン遅延クロック信
号の数を増減させることができ、しかも、この際プリ遅
延クロック信号同士の時間間隔(相互間隔)を均一に維
持することができるので、メイン遅延クロック信号の出
力順も維持される。従って、同一のクロック信号入力で
動作可能に形成しつつも、256階調以外の階調、例え
ば64階調や128階調にて画像を形成することがで
き、幅広い階調数の画像形成装置で使用することができ
る効果がある。
形態3によるプリ位相変化回路の構成を示すブロック図
である。図10(a)において、32はパルス幅制御用
集積回路に設定された遅延設定データをデコードする遅
延量デコーダであり、この遅延量デコーダ32の出力が
全てのプリ遅延回路14a〜14zに入力されている。
図10(b)は各プリ遅延回路14aの構成を示すブロ
ック図であり、17はそれぞれバッファであり、34は
当該5つのバッファ17の出力とともに上記遅延量デコ
ーダ32の出力が入力され、当該遅延量デコーダ32か
らの入力に応じて複数のバッファ出力から1つを選択し
て出力する単位遅延時間セレクタである。これ以外の構
成は実施の形態1と同様なので同一符号を付して説明を
省略する。
て説明する。各単位遅延時間セレクタ34が遅延量デコ
ーダ32の出力に応じて所定のバッファ17の出力を選
択する。このような状態でプリ遅延回路列14に動作基
準クロック信号が入力されると、各プリ遅延回路14a
〜14zからは所定のバッファ17からの出力がプリ遅
延クロック信号として出力される。
最初のバッファ17の出力を選択した場合には、実施の
形態1と同様の周期を有する動作基準クロック信号を入
力することにより同様の動作をさせることができる。ま
た、上記単位遅延時間セレクタ34が最初のバッファ1
7以外の出力(例えば、m番目とする)を選択した場合
には、各プリ遅延回路14a〜14zによる動作基準ク
ロック信号の遅延量はm倍となり、プリ遅延回路列14
としての遅延量もm倍となる。従って、動作基準クロッ
ク信号として実施の形態1のもののm倍の周期のクロッ
ク信号を入力することにより、プリ遅延クロック信号同
士の位相差をm倍にすることができる。特に、この実施
の形態3では遅延時間を10nsから50nsまで10
ns毎に設定することができる。
回路14a〜14nの遅延時間は同一となるので、それ
らのプリ遅延クロック信号同士の相互関係は維持され
る。
ば、実施の形態1の効果とともに、各プリ遅延回路14
a〜14zを、CMOSプロセスで形成された複数のバ
ッファ17で構成し、その出力を単位遅延時間セレクタ
34などで選択できるように構成したので、動作基準ク
ロック信号の周期が長い場合にも位相変化クロック信号
同士の相互関係を維持したまま動作させることができ
る。従って、低速から高速まで幅広い画像形成装置にお
いて使用しても、256階調を確保することができると
いう効果が得られる。
形態4によるメイン位相変化回路の構成を示すブロック
図である。図において、35はサブクロックバッファ2
8の代わりにサブ遅延回路列26にサブクロック信号を
供給するサブクロック発生回路である。これ以外の構成
は実施の形態1と同様なので同一符号を付して説明を省
略する。
ブクロック発生回路35の詳細な構成を示す回路図であ
る。図において、35a〜35hはそれぞれ2つのプリ
遅延クロック信号(図3のC1,C3,C5,C7,C
9,C11,C13,C15)が入力され、当該2つの
反転論理積を出力するサブクロック用NAND回路であ
り、35iは当該8つの反転論理積から1つを選択して
出力するサブクロック用セレクタであり、35jは当該
セレクタ出力の立ち上がりエッジの数をカウントする3
ビットカウンタであり、35kは上記セレクタ出力の立
ち上がりエッジをトリガとして出力を反転させるDフリ
ップフロップであり、35lは当該Dフリップフロップ
出力を3分周する3分周回路である。
説明する。図13はこの実施の形態4によるカウンタ出
力とセレクタの入力選択動作との関係を示す対応図であ
る。図において、S2,S1,S0はカウンタの3ビッ
ト出力であり、Soutは当該カウンタ出力に応じて選
択されるセレクタ出力である。従って、カウンタがセレ
クタ出力の立ち上がりエッジを検出するたびに、セレク
タは同図の出力を順番に出力する。
の動作を示すタイミングチャートである。図において、
CLKはプリ遅延回路列に入力される動作基準クロック
信号であり、wave1〜wave16はそれぞれ当該
プリ遅延回路から出力される16個のプリ遅延クロック
信号であり、SOUTは当該8to1セレクタの出力信
号であり、CLKOUTはDフリップフロップの出力で
ある。同図に示すように、カウンタがそれ自身の出力に
応じて図14のように入力を選択すると、上記動作基準
クロック信号が50MHzであるので、80MHz(1
2.5ns)のクロック信号を出力することができる。
そして、Dフリップフロップからは40MHz(25n
s)のクロックが出力され、3分周カウンタからは1
3.3MHz(75ns)のクロック信号が出力され
る。
ば、実施の形態1の効果とともに、プリ遅延クロック信
号に基づいてサブクロック発生回路35がサブクロック
信号を生成し、しかも、そのサブクロック信号の周期を
動作基準クロック信号が50MHz,20nsの場合に
は75nsとすることができるので、実施の形態1と同
様に動作することができる。従って、サブクロック信号
をパルス幅制御用集積回路に入力するための外部入力端
子を設けることなく、実施の形態1と同様の効果を得る
ことができる。
に接続された複数のプリ遅延回路を有し、先頭のプリ遅
延回路にクロック信号が入力されるとともに、各プリ遅
延回路の出力をプリ遅延クロック信号として出力するプ
リ位相変化回路と、直列接続された複数のメイン遅延回
路からなるメイン遅延回路列を複数有し、各メイン遅延
回路列に上記プリ遅延クロック信号を入力して、各メイ
ン遅延回路列の各メイン遅延回路の出力をメイン遅延ク
ロック信号として出力するメイン位相変化回路とを有
し、且つ、上記プリ遅延回路による遅延量と上記メイン
遅延回路による遅延量とは異なる値に設定されて上記複
数のメイン位相クロック信号を位相の異なる複数のクロ
ック信号として出力するので、プリ位相変化回路を用い
てクロック信号を位相の異なる複数のプリ遅延クロック
信号を出力し、更に各プリ遅延クロック信号をそれぞれ
メイン遅延回路列で遅延させて複数のメイン遅延クロッ
ク信号を出力することができる効果がある。
OSプロセスで形成することができ、しかも、直列接続
された複数の遅延回路にて構成されるプリ遅延回路列に
て荒く遅延させた複数のプリ遅延クロック信号を生成
し、その後、当該複数のプリ遅延クロック信号をそれぞ
れメイン遅延回路列にて更に遅延させるように構成した
ので、各メイン遅延回路列ではプリ遅延クロック信号の
1周期の間に1つのメイン遅延クロック信号が来るよう
に遅延させつつも、複数のメイン遅延回路列の出力によ
り当該プリ遅延クロック信号の1周期の間に複数のメイ
ン遅延クロック信号が来るように設定することができ
る。それ故、この発明では、CMOSプロセスにより遅
延回路の最小遅延時間が制限されてしまっていても、そ
の最小遅延時間よりも短い遅延時間毎にメイン遅延クロ
ック信号を設定することができ、レーザビームプリンタ
などの電子写真方式の画像形成装置においてレーザダイ
オードなどの発光素子を制御するために好適に用いるこ
とができる効果がある。
プリ遅延クロック信号の出力数よりも1つ多いプリ遅延
回路と、直列接続先頭のプリ遅延回路の出力と直列接続
最後のプリ遅延回路の出力とを比較し、それら2つのプ
リ遅延クロック信号の位相差に応じた位相比較信号を出
力する位相比較回路と、当該位相比較信号に応じてチャ
ージ電流を授受するチャージポンプと、当該チャージ電
流の積分値を出力するローパスフィルタとを有し、当該
チャージ電流の積分値に応じて各プリ遅延回路の遅延量
を制御するので、直列接続先頭のプリ遅延回路の出力と
直列接続最後のプリ遅延回路の出力とを比較し、その比
較結果に応じて各プリ遅延回路の遅延量を制御すること
になる。従って、プリ遅延クロック信号の出力数と同数
のプリ遅延回路を有し、その直列接続先頭への外部入力
クロック信号の入力と直列接続最後のプリ遅延回路の出
力との比較結果に応じて制御を行う場合に比べて、各ク
ロック信号のドライバ構成や負荷状態が略同一の状態と
なるので、より類似した波形の2つのプリ遅延クロック
信号に基づいて比較を行うことができる。その結果、正
確に2つのクロック信号の位相を比較し、正確に遅延量
を制御することができ、画像形成装置においては画像描
画の際の描画精度を向上させることができる効果があ
る。
2番目のプリ遅延回路の出力から最後のプリ遅延回路の
出力までのうちの少なくとも2つのプリ遅延クロック信
号出力が入力され、設定に応じてそれらのうちの1つの
プリ遅延クロック信号をセレクト遅延クロック信号とし
て出力する分周率セレクタを有し、当該セレクト遅延ク
ロック信号を一方のプリ遅延クロック信号に換えて位相
比較回路に入力するので、分周率セレクタが出力するプ
リ遅延クロック信号を切り替えるだけで1クロック周期
当たりに生成されるメイン遅延クロック信号の数を増減
させることができる。また、この際、プリ遅延クロック
信号同士の時間間隔は均一であり、しかも、当該時間間
隔におけるメイン遅延クロック信号の数も均一なので、
メイン遅延クロック信号の出力順は維持される。従っ
て、同一のクロック信号入力で動作可能に形成しつつ
も、異なる階調数を必要とする画像形成装置に使用する
ことができ、幅広い階調数の画像形成装置で使用するこ
とができる効果がある。
OSプロセスで形成されて互いに直列に接続された複数
の遅延素子と、複数の遅延素子の出力のうち1つを選択
して出力する単位遅延時間セレクタとを有するので、各
遅延回路の遅延時間をセレクタで選択することによりク
ロック信号の周期が長い場合にもプリ遅延回路列は当該
クロック信号に同期動作することができる。従って、低
速から高速まで幅広い画像形成装置において使用するこ
とができる効果がある。
が、直列接続された複数のメイン遅延回路からなる複数
のメイン遅延回路列と、外部からサブクロック信号が入
力される外部端子と、直列接続された複数のサブ遅延回
路からなり、先頭のサブ遅延回路に当該サブクロック信
号が入力されるサブ遅延回路列と、当該複数のサブ遅延
回路のうちの2つの出力が入力され、これらの位相差に
応じたサブ位相比較信号を出力するサブ位相比較回路
と、当該サブ位相比較信号に応じてチャージ電流を授受
するサブチャージポンプと、当該チャージ電流の積分値
を出力するサブローパスフィルタとを有し、当該チャー
ジ電流の積分値に応じて各サブ遅延回路および各メイン
遅延回路の遅延量を制御するので、各メイン遅延回路列
ごとにサブ遅延回路列などを設けた場合に比べて回路規
模を格段に削減しつつも、全てのメイン遅延回路による
遅延量を均等に設定することができる効果がある。
路数をプリ遅延回路列とは異なる段数に設定したり、サ
ブクロック信号をクロック信号と異なる周波数に設定す
ることにより、メイン遅延回路列の遅延回路数とプリ遅
延回路列の遅延回路数とが同一であっても、全てのメイ
ン遅延回路による遅延量をプリ遅延回路による遅延量と
異なる遅延量に設定することができ、複数のメイン遅延
回路列の出力により当該プリ遅延クロック信号の1周期
の間に複数のメイン遅延クロック信号が来るように設定
することができ、回路規模を抑制しつつ容易に分解能を
向上させることができる効果もある。
が、クロック信号および/またはプリ遅延クロック信号
が入力され、当該クロック信号よりも周期が長い内部ク
ロック信号を生成するサブクロック発生回路を有し、外
部端子に換えて当該クロック信号発生回路の出力をサブ
遅延素子列に入力するので、クロック信号に基づいて内
部クロック信号を生成し、これをサブクロック信号とし
てサブ遅延素子列に入力するようにしたので、外部から
クロック信号を入力することなく、クロック信号よりも
周期が長いクロック信号にサブ遅延素子列を同期動作さ
せることができる。従って、新たな外部入力端子を設け
る必要がなく、前記発明と同様の効果を得ることができ
る。
ともに、複数のメイン遅延クロック信号から1乃至複数
のクロック信号を選択して位相変化クロック信号として
出力する位相クロックセレクタを有するので、CMOS
プロセスで形成することができ、しかも、そのCMOS
で構成される遅延素子の最小遅延時間に制限されること
なく、その最小遅延時間位相の変化量を設定することが
できる。従って、この発明ではCMOSプロセスにより
遅延回路の最小遅延時間が制限されてしまっていても、
その最小遅延時間よりも短い遅延時間毎にメイン遅延ク
ロック信号を設定することができ、レーザビームプリン
タなどの電子写真方式の画像形成装置においてレーザダ
イオードなどの発光素子を制御するために好適に用いる
ことができる効果がある。
プリンタの画像出力部の概略構成を示す構成図である。
用集積回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
の構成を示す回路図である。
回路の詳細な構成を示す回路図である。
化回路の詳細な構成を示すブロック図である。
発生回路に対して、1周期が20ns(周期は50MH
z)の動作基準クロック信号と、1周期が75ns(周
期は13.3MHz)のサブクロック信号を入力した場
合の各部の出力信号のタイミング関係を示すタイミング
チャート(一部)である。
イン遅延クロック信号の順番との対応関係を示す対応図
である。
回路の構成を示すブロック図である。
化回路の構成を示すブロック図である。
変化回路の構成を示すブロック図である。
ク発生回路の構成を示す回路図である。
ウンタ出力とセレクタの入力選択動作との関係を示す図
である。
動作を示すタイミングチャートである。
の概略構成を示す構成図である。
互関係を示すタイミングチャートである。
路の回路図である。
ミングチャートである。
0 メイン位相変化回路、14a〜14z プリ遅延回
路、17 バッファ(遅延素子)、18 位相比較回
路、19 チャージポンプ、20 ローパスフィルタ、
25 メイン遅延回路列、25a〜25z メイン遅延
回路、26 サブ遅延回路列、26a〜26z サブ遅
延回路、30 分周率セレクタ、34 単位遅延時間セ
レクタ、35 サブクロック発生回路。
Claims (7)
- 【請求項1】 直列に接続された複数のプリ遅延回路を
有し、先頭のプリ遅延回路にクロック信号が入力される
とともに、各プリ遅延回路の出力をプリ遅延クロック信
号として出力するプリ位相変化回路と、 直列接続された複数のメイン遅延回路からなるメイン遅
延回路列を複数有し、各メイン遅延回路列に上記プリ遅
延クロック信号を入力して、各メイン遅延回路列の各メ
イン遅延回路の出力をメイン遅延クロック信号として出
力するメイン位相変化回路とを有し、且つ、 上記プリ遅延回路による遅延量と上記メイン遅延回路に
よる遅延量とは異なる値に設定されて上記複数のメイン
位相クロック信号を位相の異なる複数のクロック信号と
して出力することを特徴とするクロック信号発生回路。 - 【請求項2】 プリ位相変化回路は、プリ遅延クロック
信号の出力数よりも1つ多いプリ遅延回路と、直列接続
先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回
路の出力とを比較し、それら2つのプリ遅延クロック信
号の位相差に応じた位相比較信号を出力する位相比較回
路と、当該位相比較信号に応じてチャージ電流を授受す
るチャージポンプと、当該チャージ電流の積分値を出力
するローパスフィルタとを有し、当該チャージ電流の積
分値に応じて各プリ遅延回路の遅延量を制御することを
特徴とする請求項1記載のクロック信号発生回路。 - 【請求項3】 プリ位相変化回路は、2番目のプリ遅延
回路の出力から最後のプリ遅延回路の出力までのうちの
少なくとも2つのプリ遅延クロック信号出力が入力さ
れ、設定に応じてそれらのうちの1つのプリ遅延クロッ
ク信号をセレクト遅延クロック信号として出力する分周
率セレクタを有し、当該セレクト遅延クロック信号を一
方のプリ遅延クロック信号に換えて位相比較回路に入力
することを特徴とする請求項1記載のクロック信号発生
回路。 - 【請求項4】 プリ遅延回路は、CMOSプロセスで形
成されて互いに直列に接続された複数の遅延素子と、複
数の遅延素子の出力のうち1つを選択して出力する単位
遅延時間セレクタとを有することを特徴とする請求項1
記載のクロック信号発生回路。 - 【請求項5】 メイン位相変化回路は、直列接続された
複数のメイン遅延回路からなる複数のメイン遅延回路列
と、外部からサブクロック信号が入力される外部端子
と、直列接続された複数のサブ遅延回路からなり、先頭
のサブ遅延回路に当該サブクロック信号が入力されるサ
ブ遅延回路列と、当該複数のサブ遅延回路のうちの2つ
の出力が入力され、これらの位相差に応じたサブ位相比
較信号を出力するサブ位相比較回路と、当該サブ位相比
較信号に応じてチャージ電流を授受するサブチャージポ
ンプと、当該チャージ電流の積分値を出力するサブロー
パスフィルタとを有し、当該チャージ電流の積分値に応
じて各サブ遅延回路および各メイン遅延回路の遅延量を
制御することを特徴とする請求項1記載のクロック信号
発生回路。 - 【請求項6】 メイン位相変化回路は、クロック信号お
よび/またはプリ遅延クロック信号が入力され、当該ク
ロック信号よりも周期が長い内部クロック信号を生成す
るサブクロック発生回路を有し、外部端子に換えて当該
クロック信号発生回路の出力をサブ遅延素子列に入力す
ることを特徴とする請求項1から請求項5のうちのいず
れか1項記載のクロック信号発生回路。 - 【請求項7】 請求項1記載のクロック信号発生回路と
ともに、複数のメイン遅延クロック信号から1乃至複数
のクロック信号を選択して位相変化クロック信号として
出力する位相クロックセレクタを有することを特徴とす
るクロック位相制御回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31400897A JP3566051B2 (ja) | 1997-11-14 | 1997-11-14 | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 |
US09/069,312 US6020773A (en) | 1997-11-14 | 1998-04-29 | Clock signal generator for generating a plurality of clock signals with different phases, and clock phase controller using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31400897A JP3566051B2 (ja) | 1997-11-14 | 1997-11-14 | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11150456A true JPH11150456A (ja) | 1999-06-02 |
JP3566051B2 JP3566051B2 (ja) | 2004-09-15 |
Family
ID=18048107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31400897A Expired - Fee Related JP3566051B2 (ja) | 1997-11-14 | 1997-11-14 | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6020773A (ja) |
JP (1) | JP3566051B2 (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040331 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
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LAPS | Cancellation because of no payment of annual fees |