JP3991589B2 - クロック生成回路およびそれを用いた半導体集積回路 - Google Patents

Description

［技術分野］
本発明は、ＥＭＩノイズを低減できるクロック信号を生成するクロック生成回路及びそれを用いた半導体集積回路に関する。
［従来の技術］
近年、半導体集積回路の動作速度は、半導体製造プロセスの進歩に伴って急速に速くなっている。このため、半導体集積回路内の例えば出力バッファの動作速度も各段に速くなっている。例えば、最近のＳＤＲＡＭで１００ＭＨｚ以上の動作速度での動作が可能であり、データバスも１００ＭＨｚ以上の周波数で動作させている。
このような高速のデータバスでは、プリント基板から放射される電磁波ノイズが大きくなる傾向がある。この放射される電磁波ノイズを制限する種々の規格が定められている。このため、放射される電磁波ノイズは、周波数帯域毎に定められたノイズレベルの上限を越えてはならない。
一般に、電子機器から放射される電磁波ノイズは、ＥＭＩノイズまたは単にＥＭＩと呼ばれる。
図１８は、電子機器のＥＭＩノイズを周波数毎に測定したＥＭＩノイズスペクトルの一例を示している。図１８の横軸は周波数を示し、縦軸はノイズレベル（電磁波強度）を示している。
一般的なデジタル電子機器は、一定の基本周波数のクロック信号で動作するので、その出力波形はそのクロック信号に同期した矩形波となる。矩形波は、基本周波数の整数倍の高調波成分を含んでいるので、ＥＭＩノイズは基本波だけでなく一次、二次などの高調波の周波数にてピークを有する。
特に、現在の電子機器にて用いられているクロック信号は水晶発振器にて生成しているので、周波数の安定度は非常に高い。そのため、発生するＥＭＩノイズのピークも高いものとなっている。
ところで、ＥＭＩノイズの規格を満足するためには、周波数帯域毎のＥＭＩノイズのピークレベルを下げることが必要である。ＥＭＩノイズのピークを下げるための種々の対策があるが、その一つにスプレッドスペクトラムと呼ばれる方法がある。この方法は、クロック信号の周波数を故意に変動させて、周波数の分布を広げるというものである。
このスプレッドスペクトラムを実施するには通常ＰＬＬが用いられる。しかし、ＰＬＬはＶＣＯなどのアナログ回路を含むため、半導体集積回路に搭載するには不向きである。
そこで、本発明の目的は、デジタル回路にて周波数が変化するクロック信号を生成してＥＭＩノイズを低減できるクロック生成回路及びそれを用いた半導体集積回路を提供することにある。
［発明の開示］
本発明の一態様に係るクロック生成回路は、入力クロック信号を遅延させて、異なる遅延時間だけ遅延されたクロック信号をそれぞれ出力する複数の出力端子を有する遅延回路と、
前記複数の出力端子の中から一つを選択するセレクターと、
前記セレクターでの選択動作を制御するコントロール回路と、
を有し、
前記コントロール回路は所定の周期で一巡する組合せのビット出力信号を前記セレクターに供給し、
前記セレクターにて選択される前記複数の出力端子から順次出力される出力クロック信号の周期が、前記ビット出力信号の組合せと対応して増加または減少されていることを特徴とする。
本発明の一態様によれば、所定の周期で一巡する組合せのビット出力信号に対応して、遅延時間の異なるクロック信号が、遅延回路の複数の出力端子から順次出力される。このため、出力クロック信号の周期が増減されることで、出力クロック信号の周波数が変化する。この出力クロック信号はデジタル回路にて生成され、しかもこの出力クロック信号を用いることで、ＥＭＩノイズを低減することができる。
前記コントロール回路は、所定の信号をカウントするカウンタ回路を有することができる。この場合、カウンタ回路からのカウント値に基づいて、前記複数の出力端子の中から遅延時間を増加または減少させる一つの出力端子を選択するビット出力信号が、前記セレクターに供給される。
前記コントロール回路は、遅延時間が最小となる一の出力端子と、それ以外の他の出力端子とを交互に選択するビット出力信号を前記セレクターに供給することができる。こうすると、出力クロック信号の周期は、増加、減少が交互に繰り返される。
前記カウンタ回路は、前記複数の出力端子より出力される出力クロック信号のうち、最大遅延時間を有する出力クロック信号をカウントすることが好ましい。こうすると、遅延回路の複数の出力端子の切り換えタイミングが、最大遅延時間を有する出力クロック信号に同期するので、出力クロック信号にハザードやスパイクが生ずることがない。
前記コントロール回路は、前記セレクターに供給されるビット出力信号のビット数をＮとしたとき、（Ｎ＋１）以上のビット出力を有する線形帰還シフトレジスタを有することが好ましい。前記線形帰還シフトレジスタのＮビット出力信号が前記セレクターに供給されることで、そのＮビット出力信号は疑似乱数的に発生する。このため、出力クロック信号を分周して転送クロック等に用いても、その分周されたクロック信号の周波数が常に変化するので、ＥＭＩノイズを低減できる。
前記セレクターにて選択された出力端子からの遅延されたクロック信号と、前記入力クロック信号とが入力され、前記入力クロック信号のエッジと一致するエッジを有する出力クロック信号を生成する論理ゲートを有することが好ましい。
こうすると、遅延回路の複数の出力端子の切り換え時にたとえハザードまたはスパイクが発生しても、論理ゲートを通過させることでハザードまたはスパイクが生じた波形を除去することができる。従って、この場合には、前記カウンタ回路が前記入力クロック信号をカウントするものであってもよい。
前記遅延回路の複数の出力端子の前段にそれぞれバッファが接続され、各々のバッファにはそれぞれ異なる負荷を接続することができる。こうすると、各出力端子からの出力クロック信号の遅延時間差は、バッファのみにて得られる遅延時間差よりも短い遅延時間差となる。
前記遅延回路は、直列接続された第１，第２の遅延回路を有することができる。この場合、前記第１の遅延回路は、第１の遅延時間の倍数となる異なる遅延時間だけ遅延されたクロック信号を出力する複数の第１の出力端子を有する。また、前記第２の遅延回路は、前記第１の遅延時間より短い第２の遅延時間の倍数となる異なる遅延時間だけ、前記第１の遅延回路のいずれか一つの第１の出力端子より出力されたクロック信号をさらに遅延して出力する複数の第２の出力端子を有する。
こうすると、第１の遅延回路の複数の第１の出力端子のいずれかを選択することで、大きな遅延時間差を選択し、第２の遅延回路の複数の第２の出力端子のいずれかを選択することで、小さな遅延時間差を選択でき、それらを加算した遅延時間を有する出力クロック信号を生成できる。
ここで、前記第１の遅延回路が、前記複数の第１の出力端子の前段にそれぞれＭ（Ｍ≧２）個のバッファが接続されて構成された場合には、前記第２の遅延回路は、前記複数の第２の出力端子の前段にそれぞれ（Ｍ−１）個以下のバッファが接続されて構成される。
前記第２の遅延回路に直列接続された第３の遅延回路をさらに設けることができる。この第３の遅延回路は、前記第２の遅延時間より短い第３の遅延時間の倍数となる異なる遅延時間だけ、前記第２の遅延回路のいずれか一つの第２の出力端子より出力されたクロック信号をさらに遅延して出力する複数の第３の出力端子を有する。
こうすると、第１〜第３の遅延回路にてそれぞれ選択された３種の遅延時間の組合せにより、遅延時間差の種類を増大し、かつ、遅延時間差をより細かく設定することが可能となる。
前記第３の遅延回路は、前記複数の第３の出力端子の前段に、それぞれ異なる負荷が接続することが好ましい。こうすると、第２の遅延回路での最短の遅延時間差がバッファによる遅延時間に依存するのに対して、第２の遅延回路での最短の遅延時間差は、負荷の時間差に依存するのでより細かく設定できる。
前記コントロール回路は、前記出力クロック信号の周波数が漸次増加及び漸次減少するまでの周期を設定するタイマー回路を含むことができる。このタイマー回路での設定値を変えることで、出力クロック信号の周波数が漸次増加及び漸次減少するまでの周期を変えることができる。
前記コントロール回路は、
前記出力クロック信号の周波数を漸次増加または減少させるビット出力信号を得るための加減算回路と、
前記加減算回路での加算／減算を切り換える加減算切換回路と、
を有することができる。
こうすると、加減算切換回路にて切り換えられた加減算回路が加算を行うことで、出力クロック信号の周波数が漸次増加され、逆に減算を行うことで出力クロック信号の周波数が漸次減少される。
前記入力クロック信号と前記出力クロック信号との位相差を比較する位相比較回路をさらに有することができる。この位相比較回路は、前記位相差が一定値を越える時に、前記加減算切換回路に切換信号を出力する。こうすると、入力クロック信号と出力クロック信号との位相差が一定の範囲内となり、膨大な容量のメモリを要せずに、周波数が可変の出力クロック信号を生成できる。
本発明の他の態様に係る半導体集積回路は、上述のいずれかの構成を有するクロック生成回路を内蔵している。この半導体集積回路内に設けられるクロック生成回路は、論理回路に入力されるクロックを生成しても良いが、この論理回路からの信号を外部に出力する出力回路の転送クロック信号として用いることが好ましい。出力回路より出力されてプリント基板の配線を伝送される信号の周波数が変化するので、このプリント基板の配線から放射されるＥＭＩノイズを低減することができる。
［発明を実施するための好適な実施形態］
以下、本発明の実施の形態を図面を参照して説明する。
＜第１の実施形態＞
図１は、本発明の原理動作を実施できる本発明の第１の実施形態を示すブロック図である。
図１において、このクロック発生回路１０は、一定周波数の入力クロック信号が入力される入力端子１１と、その入力クロック信号の周波数が変化された出力クロック信号を出力する出力端子１２とを有する。
入力端子１１からの入力クロック信号は、複数のバッファ２１〜２４を有する遅延回路２０に入力される。遅延回路２０の各段のバッファ２１〜２４にて遅延された各クロック信号は、セレクター３０に入力される。セレクター３０は、各段のバッファ２１〜２４にて遅延されたクロック信号の中から一つを選択するために、タップ端子３０Ａ〜３０Ｄの一つを選択し、その選択されたタップ端子からのクロック信号を出力端子１２より出力させる。
このセレクター回路３０での選択動作を制御するために、コントロール回路４０が設けられている。このコントロール回路４０には、最終段のバッファ２４の出力がバッファ４１を介して入力される。バッファ４１は、セレクター３０と同じ遅延時間だけ最終段のバッファ２４からのクロック信号を遅延させる。そしてこのコントロール回路４０は、このバッファ４１からの信号に基づいて、セレクター３０にて４つのタップ端子３０Ａ〜３０Ｄの一つを選択する動作を制御する２ビットの信号を出力する。
ここで、遅延回路２０を構成する各バッファ２１〜２４での各遅延時間をそれぞれ０．１ｎｓとし、セレクター３０及びバッファ４１での各遅延時間をそれぞれ０．９ｎｓとする。また、入力端子１１に入力されるクロック信号の一周期を１５．０ｎｓとする。
このように設定した場合の、各バッファ２１〜２４のいずれかを経て出力端子１２より出力される４種類のクロック信号を、図２に示す。図１のタップ端子３０Ａが選択された場合の出力クロック信号ＯＵＴＡは、入力クロック信号ＩＮの立ち上がりよりも、１．０ｎｓ（＝０．１＋０．９）だけ遅れて立ち上がる。同様に、タップ端子３０Ｂ〜３０Ｄを経た出力クロック信号ＯＵＴＢ〜ＯＵＴＤは、入力クロック信号ＩＮに対してそれぞれ１．１ｎｓ，１．２ｎｓ，１．３ｎｓずつ遅延されている。なお、図２では、入力クロックＩＮの一周期の時間に対して、各出力クロック信号ＯＵＴＡ〜ＯＵＴＤの遅延量を誇張して描いている。
図２に示す最終出力クロック信号ＯＵＴは、出力クロック信号ＯＵＴＡ〜ＯＵＴＤの中から順次一つを選択することで得られる波形の一例を示している。この図２に示す最終出力クロック信号ＯＵＴは、ＯＵＴＡ→ＯＵＴＢ→ＯＵＴＡ→ＯＵＴＣ→ＯＵＴＡ→ＯＵＴＤの順に選択することで得られるものである。この切り換えを、選択される遅延時間（選択されるタップ端子）で表現すれば、１．０ｎｓ（３０Ａ）→１．１ｎｓ（３０Ｂ）→１．０ｎｓ（３０Ａ）→１．２ｎｓ（３０Ｃ）→１．０ｎｓ（３０Ａ）→１．３ｎｓ（３０Ｄ）の順となる。
以下同様に繰り返すことによって、コントロール回路４０は、最短遅延時間（１．０ｎｓ）と、それ以外の遅延時間（１．１ｎｓ，１．２ｎｓ，１．３ｎｓ）とを交互に選択するように制御している。このようなコントロール回路４０は、最短遅延時間を選択する信号が記憶されるレジスタと、アップカウンターとを組み合わせることで構成できる。
こうすると、最終出力クロック信号ＯＵＴの立ち上がりから次の立ち上がりまでの時間（一周期）は、図２に示す通り、１５．１ｎｓ→１４．９ｎｓ→１５．２ｎｓ→１４．８ｎｓ→１５．３ｎｓ→１４．７ｎｓと変化する。
このように、入力クロック信号ＩＮの一周期は１５．０ｎｓで一定であったのに対して、最終出力クロック信号ＯＵＴの一周期は１４．７〜１５．３ｎｓの６種類に変化されることになる。従って、クロック周波数は６５．３ＭＨｚ（１／１５．３ｎｓ）６８．０２ＭＨｚ（１／１４．７ｎｓ）の範囲の６種類に変化することになる。
この最終出力クロック信号ＯＵＴを用いると、ＥＭＩノイズのピークは６５．３〜６８．０２ＭＨｚの範囲の６つのピークに分散されるので、ピークノイズは１／６に低減される。
なお、図２に示す最終出力クロック信号ＯＵＴは一例に過ぎず、例えばコントロール回路４０として最短遅延時間を選択する信号を記憶したレジスタとダウンカウンターとを用いれば、最終出力クロック信号ＯＵＴの一周期を、１５．３ｎｓ→１４．７ｎｓ→１５．２ｎｓ→１４．８ｎｓ→１５．１ｎｓ→１４．９ｎｓと変化させることもできる。あるいは、ダウンカウンターに代えて周期の異なるアップカウンターとダウンカウンターとを用いれば、最終出力クロック信号ＯＵＴの一周期を、１５．１ｎｓ→１４．９ｎｓ→１５．２ｎｓ→１４．８ｎｓ→１５．３ｎｓ→１４．７ｎｓ→１５．２ｎｓ→１４．８ｎｓ→１５．１ｎｓ→１４．９ｎｓと変化させることもできる。
次に、コントロール回路４０が、最終段のバッファ２４からのクロック信号を、セレクター３０と同じ遅延時間が設定されたバッファ４１を介して入力している点について説明する。このバッファ４１から出力される信号は、図２の出力クロック信号ＯＵＴＤと同じとなる。
コントロール回路４０は、出力クロック信号ＯＵＴＤの立ち下がりに同期して、セレクター３０での選択動作を制御している。こうすると、前回の出力クロック信号ＯＵＴＡ〜ＯＵＴＤの全てが立ち下がった後に、次回の出力クロック信号ＯＵＴＡ〜ＯＵＴＤのいずれか一つを選択することができる。
もしこのような選択タイミングを無視すると、図３に示すような弊害を生ずる。図３は、出力クロック信号ＯＵＴＡ，ＯＵＴＤが共に立ち下がる前の入力クロック信号ＩＮの立ち下がりタイミングｔにて、タップ端子３０Ａからタップ端子３０Ｄに切り換えたときの最終出力クロック信号ＯＵＴを示している。この最終出力クロック信号ＯＵＴには、タップ端子切換時にハザードまたはスパイクが発生し、波形が劣化している。
しかし、コントロール回路４０のクロック信号として出力クロック信号ＯＵＴＤを用いれば、図３に示すようなハザードまたはスパイクが最終出力クロック信号ＯＵＴに生ずることがない。
＜第２の実施形態＞
図２に示す最終出力クロック信号ＯＵＴは、連続する２周期の時間が全て３０ｎｓとなる。従って、この最終出力クロック信号ＯＵＴが１／２分周されたクロック信号にて信号を転送すると、ＥＭＩノイズの低減効果は得られなくなってしまう。
そこで、本発明の第２の実施形態では、図１に示すコントロール回路４０を、図４に示すＬＦＳＲ（線形帰還シフトレジスタ）５０にて構成している。このＬＦＳＲ５０は、データ端子Ｄと正転出力端子Ｑとが互いに接続された４つのＤ型フリップフロップ５１〜５４により４ビットシフトレジスタを構成している。第１段のＤ型フリップフロップ５１と第４段のＤ型フリップフロップ５４との各正転出力端子Ｑが、エクセクルーシブノア回路５５の入力端子に接続され、エクセクルーシブノア回路５５の出力信号が第１段のＤ型フリップフロップ５１に帰還入力されている。各段のＤ型フリップフロップ５１〜５４のＣ端子には、クロック入力端子５６からのクロック信号が共通に入力される。
図４に示すＬＦＳＲ５０は４ビット構成であるので、２^４−１＝１５クロックで一巡する疑似乱数的な出力が得られる。この４ビット出力のうちの例えば下位２ビットを図１に示すセレクター回路３０に入力させることで、図１の出力端子１２から得られる最終出力クロック信号ＯＵＴの一周期を疑似乱数的に変化させることができる。
この結果、最終出力クロック信号ＯＵＴの連続する２周期の時間が３０ｎｓにて一定となることがない。従って、この最終出力クロック信号ＯＵＴが１／２分周されたクロック信号にて信号を転送しても、ＥＭＩノイズの低減効果を得ることができる。
なお、セレクター３０にてＮビットの信号が必要である場合には、図４に示すＬＦＳＲ５０を少なくとも（Ｎ＋１）ビット構成とすればよい。
また、図１は本発明の原理構成を示すもので、セレクター回路３０に入力させるタップ端子切換信号を２ビットで構成したが、実際にはさらに多ビットで構成されるものである。従って、図４に示すＬＦＳＲ５０のビット数もセレクター３０に合わせて多ビットとされ、それにより最終出力クロック信号ＯＵＴの一周期をより乱数的に変化させることができる。
＜第３の実施形態＞
図５は、図３に示すハザードまたはスパイクを生じさせないための他のクロック生成回路６０を示している。なお、図５に示す部材のうち、図１に示す部材と同一機能を有する部材については、図１と同一符号を付しその詳細な説明を省略する。
図５に示すコントロール回路６０には、図１に示すように最終段のバッファ２４及びバッファ４１を経たクロック信号ＯＵＴＤが入力するのでなく、入力クロック信号ＩＮが入力されている。
また、出力端子１２の前段には論理ゲート例えばアンドゲート６１が設けられている。このアンドゲート６１には、セレクター３０の出力と、入力クロック信号ＩＮをバッファ６２にて遅延した信号とが入力されている。バッファ６２は、最終出力クロック信号ＯＵＴの立ち下がりタイミングを調整するためのもので、必ずしも必要ではない。以下の説明では、説明の便宜上バッファ６２での遅延時間を無視し、最終出力クロック信号ＯＵＴの立ち下がりタイミングを入力クロック信号ＩＮの立ち下がりタイミングに合わせるものとして説明する。
図６は、図５に示すクロック生成回路６０の動作を説明するためのタイミングチャートである。
図６が図２と相違する点は、最終出力クロック信号ＯＵＴの各立ち下がりタイミングが、入力クロック信号ＩＮの立ち下がりタイミングに一致している点である。この点を除けば図６と図２は同じであり、図６に示す最終出力クロック信号ＯＵＴの一周期も、１５．１ｎｓ→１４．９ｎｓ→１５．２ｎｓ→１４．８ｎｓ→１５．３ｎｓ→１４．７ｎｓと変化している。この結果、図５に示すクロック生成回路６０を用いても、ＥＭＩノイズを低減することができる。さらに、図５に示すコントロール回路４０として図４に示すＬＦＳＲ５０を用いることも可能である。
ここで、図５に示すクロック生成回路６０では、コントロール回路４０へのクロック信号として、図１に示すように出力クロック信号ＯＵＴＤを用いずに、入力クロック信号ＩＮをそのまま用いている。
こうすると、図７に示すように、入力クロック信号ＩＮの立ち下がりタイミングｔにて図５に示すタップ端子３０Ａ〜３０Ｄの選択を切り換えると、セレクター３０からの出力ＯＵＴ’には、図３と同様なハザードまたはスパイクが生ずる。しかし、このセレクター３０からの出力ＯＵＴ’と入力クロック信号ＩＮの論理積をアンドゲート６１にてとれば、その最終出力クロック信号ＯＵＴにはハザードまたはスパイクが存在しなくなる。
従って、図５に示すクロック生成回路６０では、コントロール回路４０へのクロック信号として入力クロック信号ＩＮを用いながらも、最終出力クロック信号ＯＵＴにハザード等が生ずること防止できる利点がある。
＜第４の実施形態＞
図８は、図１及び図５中の遅延回路２０とは異なる遅延回路７０を示している。図８に示す遅延回路７０は、入力端子１１とセレクター３０との間に並列に接続されたバッファ７１〜７４を有する。また、バッファ７２〜７４の出力側には、それぞれ数が異なる例えばインバータ８１〜８６が負荷として接続されている。こうすることで、各バッファ７１〜７４のファンアウトがそれぞれ異なるように設定される。
ここで、各バッファ７１〜７４での遅延時間は、図１及び図５に示すバッファ２１〜２４と同様に、バッファ１個にて設定可能な最短遅延時間である例えば０．１ｎｓ（１００ｐｓ）となっている。一方、これらのバッファにインバータ１個を負荷として接続することで、遅延時間はわずかに増加して例えば２０ｐｓだけ増加させることができる。
従って、図８に示すタップ端子３０Ａに入力されるクロック信号の遅延時間はバッファ７１での１００ｐｓであるのに対して、タップ端子３０Ｂ〜３０Ｄに入力されるクロック信号の遅延時間はそれぞれ、１２０ｐｓ，１４０ｐｓ，１６０ｐｓとなる。
ここで、図１及び図５に示すクロック生成回路１０，６０では、得られる最終出力クロック信号ＯＵＴの一周期は、このバッファ１個分の遅延時間（例えば１００ｐｓ）を最小単位として変化させることしかできない。
しかし、図８に示す遅延回路７０を用いれば、得られる最終出力クロック信号ＯＵＴの一周期は、このインバータ１個分の遅延時間（例えば２０ｐｓ）を最小単位として変化させることが可能となる。
＜第５の実施形態＞
図９〜図１１は、実際の回路に用いられる遅延回路及びセレクターの一例を示している。本発明の第５の実施形態に係るクロック生成回路の遅延回路は、図９に示す第１段（初段）の遅延回路１００と、図１０に示す第２段（中間段）の遅延回路２００と、図１１に示す第３段（最終段）の遅延回路３００とを有する。
図９に示す初段の遅延回路１００は、複数のバッファ１０１を直列接続して構成した遅延ブロック１１０を、複数組例えば１６組直列接続することで構成される。
また、各組の遅延ブロック１１０の出力は、それぞれ３ステートバッファ１２０（１２０Ａ〜１２０Ｐ）を介して、遅延回路１００の出力端子１３０に共通接続されている。そして、計１６個の３ステートバッファ１２０の一つが、例えば１１ビットの切換信号Ｄ０〜Ｄ１０のうちの上位４ビットＤ７〜Ｄ１０に基づいて第１のセレクター１４０にて選択される。
ここで、１組の遅延ブロック１１０での遅延時間をＴｐｄ１とすれば、図９に示す３ステートバッファ１２０Ｂのみがオンしたときには、入力クロック信号ＩＮは２×Ｔｐｄ１だけ遅延される。この遅延回路１００で実現される最短遅延時間は３ステートバッファ１２０Ａがオンしたときの遅延時間Ｔｐｄ１であり、最長遅延時間は３ステートバッファ１２０Ｐがオンしたときの遅延時間（１６×Ｔｐｄ１）である。
図１０に示す中間段の遅延回路２００は、例えば１６個のバッファ２０１〜２１６を直列接続して構成構成される。また、各バッファ２０１の出力は、それぞれ３ステートバッファ２１０（２１０Ａ〜２１０Ｐ）を介して、遅延回路２００の出力端子２２０に共通接続されている。そして、計１６個の３ステートバッファ２１０の一つが、例えば１１ビットの切換信号Ｄ０〜Ｄ１０のうちの中位４ビットＤ３〜Ｄ６に基づいて第２のセレクター２３０にて選択される。
ここで、各バッファ２０１での遅延時間をＴｐｄ２（Ｔｐｄ２＜Ｔｐｄ１）とすれば、図１０に示す３ステートバッファ２１０Ｂのみがオンしたときには、入力クロック信号ＩＮは２×Ｔｐｄ２だけ遅延される。この遅延回路１２０で実現される最短遅延時間は３ステートバッファ２１０Ａがオンしたときの遅延時間Ｔｐｄ２であり、最長遅延時間は３ステートバッファ２１０Ｐがオンしたときの遅延時間（１６×Ｔｐｄ２）である。なお、この遅延回路２００での最長遅延時間（１６×Ｔｐｄ２）は、図９に示す遅延回路１００での最短遅延時間Ｔｐｄ１とほぼ同様になるように設定されている。
図１１に示す最終段の遅延回路３００は、図８に示す遅延回路７０と同様な構成を有する。図１１に示す最終段の遅延回路３００は、端子２２０には論理合わせのためのインバータ２２１が接続され、このインバータ２２１と出力端子１２との間には、それぞれインバータ２２２〜２２９が並列接続されている。さらに、インバータ２２２を除く他の７つのインバータ２２３〜２２９には、それぞれ異なる数の負荷用インバータが接続されている。例えば、インバータ２２３には負荷用インバータが１個接続され、他のインバータ２２３〜２２９には２〜７個の負荷用インバータがそれぞれ接続されている。そして、８本の各ラインに接続されたインバータの出力段に３ステートバッファ３１０（３１０Ａ〜３１０Ｈ）が接続されている。
そして、計８個の３ステートバッファ３１０の一つが、例えば１１ビットの切換信号Ｄ０〜Ｄ１０のうちの下位３ビットＤ０〜Ｄ３に基づいて第３のセレクター３２０にて選択される。
ここで、各ラインに負荷用インバータを１個接続した時の遅延時間の増加をΔｔｐとし、インバータ２２１及び各ライン途中のインバータ（２２２〜２２９のいずれか）での遅延時間をｔｐｄ０の定数とすると、負荷用インバータをｎ個接続した場合の遅延時間は（ｔｐｄ０＋Δｔｐ）となる。
この遅延回路３００で実現される最短遅延時間は、３ステートバッファ３１０Ａがオンしたときに、２つのインバータ２２１，２２２にて得られる一定の遅延時間である。最長遅延時間は３ステートバッファ３１０Ｈがオンしたときには、インバータ２２９に７つのインバータが接続されているので、７×Δｔｐだけ遅延時間が長くなる。なお、一般的なＣＭＯＳプロセスでは、インバータを１個増加させた時の遅延時間の増加分は２０ｐｓ程度となる。
なお、この遅延回路３００での最長遅延時間は、図１０に示す遅延回路２００での最短遅延時間とほぼ同様になるように設定されている。
このように、例えば１１ビットの信号Ｄ０〜Ｄ１１での論理に従って、第１〜第３の遅延回路１００〜３００を切り換え接続することで、例えば２０ｐｓの分解能で遅延時間を得ることができ、それにより出力端子１２から得られる最終出力クロック信号ＯＵＴの一周期を様々に変化させることが可能となる。
＜第６の実施形態＞
図１２は、図９〜図１１に示す遅延回路１００，２００，３００をそれぞれ制御する第１〜第３のセレクター１４０，２３０，３２０に供給される１１ビットの制御信号Ｄ０〜Ｄ１０を生成するコントロール回路４００の一例を示している。
このコントロール回路４００は、図１１の出力端子１１から得られる最終出力クロック信号ＯＵＴの周波数を、例えば図１３または図１４にて模式的に示す特性に従って変化させるための制御信号Ｄ０〜Ｄ１０を出力するものである。
ここで、図１３は最終出力クロック信号ＯＵＴの周波数が徐々に高くし、あるいは徐々に低くする特性を示している。最終出力クロック信号ＯＵＴの周波数を高めるには、その一周期の時間が短くなるように、図９〜図１１に示す各遅延回路１００，２００，３００での遅延時間を適宜選択すればよい。逆に、最終出力クロック信号ＯＵＴの周波数を低くするには、その一周期の時間が長くなるように、図９〜図１１に示す各遅延回路１００，２００，３００での遅延時間を適宜選択すればよい。ただし、この第６の実施の形態では、図１３に示すように最終出力クロック信号ＯＵＴの周波数を連続して高くしあるいは低くするものに限らない。図１に示すクロック生成回路１０の例で言えば、最終出力クロック信号ＯＵＴの一周期を、１５．１ｎｓ→１５．１ｎｓ→…→１５．１ｎｓと複数回同じ遅延時間に設定するようにして、一周期の長さが変わる遅延時間を複数回繰り返しながら最終出力クロック信号ＯＵＴの周波数を可変することが好ましい。
このように、同一周波数を複数クロックに亘って選択しながら、最終出力クロック信号ＯＵＴの周波数を徐々に可変すると、ＥＭＩの測定に用いるスペクトルアナライザにてＥＭＩノイズの低減効果が確認できた。なお、このスペクトルアナライザは周波数の早い変化に応答して測定することが不可能であるが、第１の実施形態のように最終出力クロック信号ＯＵＴの一周期を可変しても、ＥＭＩノイズが低減することは前述した通りである。
図１２に示すタイマー回路４０１は、図１３または図１４に示す周波数変化の一周期の時間Ｔを可変設定するものである。加減算数生成回路４０２は、前回設定した遅延時間Ｔｐｄに加算または減算される遅延時間ΔＴｐｄが生成される。加減算される回数は有限でありこれをＮ回とすると、図１３に示す振幅Ｈ＝Ｎ×ΔＴｐｄとなる。よって、この加減算数生成回路４０２は、図１３に示す振幅Ｈを調整する機能を有する。
加算／減算切換回路４０３は、加減算数生成回路４０２にて生成した遅延時間ΔＴｐｄを後段の加減算回路４０４に供給し、かつ、加減算回路４０４にて前回設定した遅延時間Ｔｐｄに、遅延時間ΔＴｐｄを加算するか減算するかの切り換えを制御する。
加減算回路４０４は、アップダウンカウンター等にて構成され、上述したＴｐｄ±ΔＴｐｄの演算を実施する。この加減算回路４０４の出力に基づいて、レジスタ４０５より１１ビットの制御信号Ｄ０〜Ｄ１０が出力される。この制御信号Ｄ０〜Ｄ１０が、図９〜図１１に示す第１〜第３のセレクター１４０，２３０，３２０に入力される。これにより、最終出力クロック信号ＯＵＴの一周期がＴｐｄ±ΔＴｐｄだけ変化され、最終出力クロック信号ＯＵＴの周波数が可変される。
図１２に示す位相比較回路４０６を用いると、この位相比較回路４０６の出力に基づいて、加減算回路４０４での加算／減算を、加算／減算切換回路４０３を介して切り換えることができる。この切り換えにより、図１４に示す特性が得られる。
図１２に示す位相比較回路４０６の動作を、図１５を参照して説明する。図１５において、入力クロック信号ＩＮがハイレベルである時間をＴｏｎとする。図１５は、入力クロック信号ＩＮと、この入力クロック信号ＩＮを最短遅延時間αだけ遅延した出力クロック信号ＯＵＴＡと、入力クロック信号ＩＮよりもを時間（Ｔｏｎ＋α）だけ遅延した出力クロック信号ＯＵＴＸとをそれぞれ示している。
位相比較回路４０６は、入力クロック信号ＩＮに対する最終出力クロック信号ＯＵＴの位相ずれを監視している。そして、図１５に示す出力クロック信号ＯＵＴＸのように、入力クロック信号ＩＮに対する位相ずれが（Ｔｏｎ＋α）以上になる前に、それまで継続していた加算を減算に切り換え、あるいは減算を加算に切り換えている。この結果得られる最終出力クロック信号ＯＵＴの周波数は、図１４に示すような特性に従って変化する。
なお、図１５に示すタイミングにて加算／減算を切り換えているのは、図１５に示す出力クロック信号ＯＵＴＸのように、入力クロック信号ＩＮのハイレベルの時間Ｔｏｎを越える位相ずれのクロック信号を取り扱うには、ＦＩＦＯ等のメモリを論理回路に追加接続しなければならないからである。
＜第７の実施形態＞
本発明の第７の実施形態では、図１６に示すように、一つのコントロール回路４００と、複数例えば２つの遅延回路５００，６００と、複数例えば２つのセレクター５１０，６１０を有してクロック生成回路を構成している。セレクター５１０は、遅延回路５００に対して遅延時間を選択作動するもので、セレクター６１０は、遅延回路６００に対して遅延時間を選択作動するものである。遅延回路５００，６００は、図９〜図１１に示す第１〜第３の遅延回路１００，２００，３００をそれぞれ有する。セレクター５１０，６１０もまた、図９〜図１１に示す第１〜第３のセレクター１４０，２３０，３２０をそれぞれ有する。
この第７の実施形態では、一つのコントロール回路４００を、２つのセレクター５１０，６１０に共用している。
このように、例えば２つの遅延回路５００，６００を設ける必要性としては、半導体集積回路中の論理回路にこのスプレッドスペクトラム回路を適用する場合に、同一の位相差の関係のままで変化する２つのクロックを使用するからである。例えば、内部回路が１／４周期の位相差を有する２つのクロックで動作している場合には、２つのクロックの位相差を維持したまま変調する必要があるからである。
＜第８の実施形態＞
本発明の第８の実施形態は、図１７に示すように、上述したクロック生成回路を含んで半導体集積回路を構成した場合の回路例を示している。
半導体集積回路内に設けられる論理回路７００は、クロック入力端子７１０より入力される基準クロック信号に基づいて論理作動する。半導体集積回路内には、この論理回路７００からの信号を出力する出力回路８００が設けられる。上述のいずれかの構成を有するクロック生成回路８１０は、出力回路８００のためのクロックを生成するものである。
このために、クロック入力端子７１０からの基準クロック信号がクロック生成回路８１０に入力され、このクロック生成回路８１０にて一周期の長さが異なるクロック信号が生成される。
出力回路８００は、例えば２つのＤ型フリップフロップ８２０，８３０と、その出力端子Ｑからの信号が入力される２つのバッファ８４０，８５０と、バッファ８４０，８５０の出力が供給される出力端子８６０，８７０とを有する。
クロック生成回路８１０からのクロック信号は、２つのＤ型フリップフロップ８２０，８３０のクロック入力端子Ｃに供給される。
上記の構成により、クロック生成回路８１０からのクロック信号は、２つのＤ型フリップフロップ８２０，８３０からの出力信号を転送する転送クロック信号として機能する。この転送クロック信号の周波数が変動していることから、出力端子８６０，８７０を介してプリント基板上の配線を伝送される信号からのＥＭＩノイズを低減することが可能となる。
なお、本発明のクロック生成回路からのクロック信号は、半導体集積回路の出力回路での転送クロック信号として用いられるものに限らず、半導体集積回路内の基準クロックとして用いることも可能である。例えば、クロック信号に対する動作マージンの範囲内での使用が可能であれば、論理回路７００の動作クロック信号として用いることもできる。

Claims (15)

1. 入力クロック信号を遅延させて、異なる遅延時間だけ遅延されたクロック信号をそれぞれ出力する複数の出力端子を有する遅延回路と、
   前記複数の出力端子の中から一つを選択するセレクターと、
   前記セレクターでの選択動作を制御するコントロール回路と、
   を有し、
   前記コントロール回路は所定の周期で一巡する組合せのビット出力信号を前記セレクターに供給し、
   前記セレクターにて選択される前記複数の出力端子から順次出力される出力クロック信号の周期が、前記ビット出力信号の組合せと対応して増加または減少され、
   前記遅延回路は、直列接続された第１，第２の遅延回路を有し、
   前記複数の出力端子は、前記第１の遅延回路に設けられたＭ（Ｍは２以上の整数）個の第１の出力端子と、前記第２の遅延回路に設けられたＭ個の第２の出力端子を含み、
   前記セレクターは、前記ビット出力信号中の上位ｍ（ｍはＭ＝２^ｍとなる整数）ビットに基づいて前記Ｍ個の第１の出力端子の一つを選択し、かつ、前記ビット出力信号中の上位ｍビットに続く他のｍビットに基づいて前記Ｍ個の第２の出力端子の一つを選択し、
   前記第１の遅延回路は、第１の遅延時間の倍数となる異なる遅延時間だけ遅延されたクロック信号を、前記Ｍ個の第１の出力端子から出力し、
   前記第２の遅延回路は、前記第１の遅延時間より短い第２の遅延時間の倍数となる異なる遅延時間だけ、前記第１の遅延回路のいずれか一つの第１の出力端子より出力されたクロック信号をさらに遅延して、前記複数の第２の出力端子から出力し、
   前記第１の遅延回路での最短遅延時間が、前記第２の遅延回路での最長遅延時間に実質的に等しいことを特徴とするクロック生成回路。
2. 請求項１において、
   前記コントロール回路は、所定の信号をカウントするカウンタ回路を有し、前記カウンタ回路からのカウント値に基づいて、前記複数の出力端子の中から、遅延時間を増加または減少させる一つの出力端子を選択するビット出力信号を、前記セレクターに供給することを特徴とするクロック生成回路。
3. 請求項２において、
   前記コントロール回路は、遅延時間が最小となる一の出力端子と、それ以外の他の出力端子とを交互に選択するビット出力信号を前記セレクターに供給することを特徴とするクロック生成回路。
4. 請求項２において、
   前記カウンタ回路は、前記複数の出力端子より出力される出力クロック信号のうち、最大遅延時間を有する出力クロック信号をカウントすることを特徴とするクロック生成回路。
5. 請求項１において、
   前記コントロール回路は、前記セレクターに供給されるビット出力信号のビット数をＮとしたとき、（Ｎ＋１）以上のビット出力を有する線形帰還シフトレジスタを有し、前記線形帰還シフトレジスタのＮビット出力信号が前記セレクターに供給されることを特徴とするクロック生成回路。
6. 請求項２において、
   前記セレクターにて選択された出力端子からの遅延されたクロック信号と、前記入力クロック信号とが入力され、前記入力クロック信号のエッジと一致するエッジを有する出力クロック信号を生成する論理ゲートを有することを特徴とするクロック生成回路。
7. 請求項６において、
   前記カウンタ回路は、前記入力クロック信号をカウントすることを特徴とするクロック生成回路。
8. 請求項１において、
   前記第１の遅延回路は、前記複数の第１の出力端子の前段にそれぞれＭ（Ｍ≧２）個のバッファが接続されて構成され、
   前記第２の遅延回路は、前記複数の第２の出力端子の前段にそれぞれ（Ｍ−１）個以下のバッファが接続されて構成されることを特徴とするクロック生成回路。
9. 請求項８において、
   前記第２の遅延回路に直列接続された第３の遅延回路を有し、
   前記第３の遅延回路は、前記第２の遅延時間より短い第３の遅延時間の倍数となる異なる遅延時間だけ、前記第２の遅延回路のいずれか一つの第２の出力端子より出力されたクロック信号をさらに遅延して出力する複数の第３の出力端子を有することを特徴とするクロック生成回路。
10. 請求項９において、
    前記第３の遅延回路は、前記複数の第３の出力端子の前段に、それぞれ異なる負荷が接続されていることを特徴とするクロック生成回路。
11. 請求項１において、
    前記コントロール回路は、前記出力クロック信号の周波数が漸次増加及び漸次減少するまでの周期を設定するタイマー回路を含むことを特徴とするクロック生成回路。
12. 請求項１１において、
    前記コントロール回路は、
    前記出力クロック信号の周波数を漸次増加または減少させるビット出力信号を得るための加減算回路と、
    前記加減算回路での加算／減算を切り換える加減算切換回路と、
    を有することを特徴とするクロック生成回路。
13. 請求項１２において、
    前記入力クロック信号と前記出力クロック信号との位相差を比較する位相比較回路をさらに有し、前記位相比較回路は、前記位相差が一定値を越える時に、前記加減算切換回路に切換信号を出力することを特徴とするクロック生成回路。
14. 請求項１乃至１３のいずれかに記載のクロック生成回路を有することを特徴とする半導体集積回路。
15. 請求項１４において、
    論理回路と、論理回路からの信号を外部に出力する出力回路とを有し、
    前記クロック生成回路からの出力クロック信号は、前記出力回路の転送クロック信号として用いられることを特徴とする半導体集積回路。

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