WO2000045246A1 - Clock generator circuit and integrated circuit using clock generator - Google Patents

Clock generator circuit and integrated circuit using clock generator Download PDF

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WO2000045246A1
WO2000045246A1 PCT/JP2000/000473 JP0000473W WO0045246A1 WO 2000045246 A1 WO2000045246 A1 WO 2000045246A1 JP 0000473 W JP0000473 W JP 0000473W WO 0045246 A1 WO0045246 A1 WO 0045246A1
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delay
signal
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PCT/JP2000/000473
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Toshimasa Usui
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Seiko Epson Corporation
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    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
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    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
    • H04B2215/067—Reduction of clock or synthesizer reference frequency harmonics by modulation dispersion

Definitions

  • the present invention relates to a clock generation circuit for generating a clock signal capable of reducing EMI noise and a semiconductor integrated circuit using the same.
  • electromagnetic noise radiated from electronic devices is called EMI noise or simply EMI.
  • FIG. 18 shows an example of an EMI noise spectrum in which EMI noise of an electronic device is measured for each frequency.
  • the horizontal axis in Fig. 18 shows the frequency, and the vertical axis shows the noise level (electromagnetic wave intensity).
  • a general digital electronic device operates with a clock signal having a constant fundamental frequency
  • its output waveform is a rectangular wave synchronized with the clock signal. Since the square wave contains a harmonic component that is an integral multiple of the fundamental frequency, the EMI noise has a peak not only at the fundamental wave but also at the frequencies of the first and second harmonics.
  • the frequency stability is very high because the clock signal used in current electronic equipment is generated by a crystal oscillator. Therefore, the peak of the generated EMI noise is also high.
  • the peak level of EMI noise is also high.
  • a spread spectrum There are various measures to reduce the peak of EMI noise, and one of them is a method called a spread spectrum. In this method, the frequency of the clock signal is intentionally fluctuated to broaden the frequency distribution.
  • PLL is usually used to implement this spread spectrum.
  • PLL includes analog circuits such as VCO, it is not suitable for mounting on semiconductor integrated circuits.
  • an object of the present invention is to provide a clock generation circuit capable of generating a clock signal whose frequency changes in a digital circuit to reduce EMI noise and a semiconductor integrated circuit using the same.
  • a cook generation circuit includes a delay circuit having a plurality of output terminals for delaying an input clock signal and outputting clock signals delayed by different delay times, respectively.
  • the control circuit supplies a combination of bit output signals that makes a round at a predetermined period to the selector 1,
  • the cycle of the output clock signal sequentially output from the plurality of output terminals selected by the selector is increased or decreased in accordance with the combination of the bit output signals.
  • clock signals having different delay times are sequentially output from the plurality of output terminals of the delay circuit in response to the bit output signals of the combination that makes a round at a predetermined cycle. Therefore, the frequency of the output clock signal changes by increasing or decreasing the period of the output clock signal.
  • This output clock signal is generated by a digital circuit, and by using this output clock signal, EMI noise can be reduced. Can be.
  • the control circuit may include a counter circuit for counting a predetermined signal. In this case, a bit output signal for selecting one output terminal for increasing or decreasing the delay time from among the plurality of output terminals based on the count value from the count circuit is supplied to the selector one. .
  • the control circuit can supply a bit output signal for alternately selecting one output terminal with the minimum delay time and another output terminal to the selector. In this case, the cycle of the output clock signal alternately increases and decreases.
  • the counting circuit counts an output clock signal having a maximum delay time among output clock signals output from the plurality of output terminals.
  • the switching timing of the plurality of output terminals of the delay circuit is synchronized with the output clock signal having the maximum delay time, so that a hazard-spike does not occur in the output clock signal.
  • the control circuit preferably has a linear feedback shift register having a bit output of (N + 1) or more, where N is the number of bits of the bit output signal supplied to the selector 1.
  • N is the number of bits of the bit output signal supplied to the selector 1.
  • the delay circuit may include first and second delay circuits connected in series.
  • the first delay circuit has a plurality of first output terminals for outputting a clock signal delayed by a different delay time that is a multiple of the first delay time.
  • the second delay circuit may be connected to any one of the first output terminals of the first delay circuit by a different delay time that is a multiple of the second delay time shorter than the first delay time. A plurality of second output terminals for further delaying and outputting the output clock signal.
  • a large delay time difference is selected, and one of the plurality of second output terminals of the second delay circuit is selected.
  • a small delay time difference can be selected and an output clock signal having a delay time obtained by adding them can be generated.
  • the first delay circuit is configured by connecting M (M ⁇ 2) buffers to the preceding stage of the plurality of first output terminals, respectively, the second delay circuit (M-1) or less buffers are connected in front of the plurality of second output terminals.
  • a third delay circuit connected in series to the second delay circuit may be further provided.
  • the third delay circuit is output from any one of the second output terminals of the second delay circuit for a different delay time that is a multiple of the third delay time shorter than the second delay time. And a plurality of third output terminals for further outputting the delayed clock signal.
  • the third delay circuit is different from the plurality of third output terminals before the third output terminals.
  • the load connects.
  • the shortest delay time difference in the second delay circuit depends on the buffer delay time, whereas the shortest delay time difference in the second delay circuit depends on the load time difference. Can be set finely.
  • the control circuit may include a timer circuit that sets a cycle until the frequency of the output clock signal gradually increases and gradually decreases. By changing the set value in this timer circuit, the cycle until the frequency of the output clock signal gradually increases and gradually decreases can be changed.
  • the control circuit includes:
  • An addition / subtraction circuit for obtaining a bit output signal for gradually increasing or decreasing the frequency of the output clock signal
  • An addition / subtraction switching circuit for switching addition / subtraction in the addition / subtraction circuit
  • the frequency of the output clock signal is gradually increased by the addition performed by the addition / subtraction circuit switched by the addition / subtraction switching circuit, and the frequency of the output clock signal is gradually reduced by performing the subtraction.
  • the semiconductor device may further include a phase comparison circuit that compares a phase difference between the input clock signal and the output clock signal.
  • the phase comparison circuit outputs a switching signal to the addition / subtraction switching circuit when the phase difference exceeds a certain value. In this case, the phase difference between the input clock signal and the output clock signal falls within a certain range, and an output clock signal having a variable frequency can be generated without requiring a huge amount of memory.
  • a semiconductor integrated circuit has a built-in graphics generation circuit having any one of the above-described configurations.
  • the clock generation circuit provided in the semiconductor integrated circuit may generate a clock to be input to the logic circuit.
  • the clock generation circuit may use a signal from the logic circuit as a transfer clock signal of an output circuit that outputs the signal to the outside. Is preferred. Since the frequency of the signal output from the output circuit and transmitted through the printed circuit board changes, EMI noise radiated from the printed circuit board can be reduced.
  • FIG. 1 is a block diagram showing a first embodiment of the present invention capable of implementing the principle operation of the present invention.
  • the clock generation circuit 10 has an input terminal 11 to which an input clock signal having a constant frequency is input, and an output terminal 12 to output an output clock signal whose frequency of the input clock signal is changed.
  • the input clock signal from the input terminal 11 is input to a delay circuit 20 having a plurality of buffers 21 to 24.
  • Each clock signal delayed by the buffers 21 to 24 at each stage of the delay circuit 20 is input to the selector 30.
  • the selector 30 selects one of the tap terminals 30A to 30D in order to select one of the clock signals delayed by the buffers 21 to 24 of each stage, and selects the selected tap terminal.
  • the clock signal is output from the output terminal 12.
  • a control circuit 40 is provided to control the selection operation in the selector circuit 30.
  • the output of the buffer 24 at the final stage is input to the control circuit 40 via the buffer 41.
  • the buffer 41 delays the clock signal from the buffer 24 in the final stage by the same delay time as the selector 30. Then, the control circuit 40 outputs a 2-bit signal for controlling the operation of selecting one of the four tap terminals 30 A to 30 D in the selector 30 based on the signal from the buffer 41.
  • each delay time in each of the buffers 21 to 24 constituting the delay circuit 20 is assumed to be 0. Ins, and each delay time in the selector 30 and the buffer 41 is assumed to be 0.9 ns.
  • One cycle of the clock signal input to the input terminal 11 is assumed to be 15.0 ns.
  • FIG. 2 shows four types of clock signals output from the output terminal 12 via any of the buffers 21 to 24 in such a case.
  • the output clock signals OUTB to OUTD via the tap terminals 30B to 30D are delayed by 1. Ins, 1.2ns, and 1.3ns respectively with respect to the input clock signal IN.
  • the delay amount of each of the output clock signals OUT A to OUTD is exaggerated with respect to the time of one cycle of the input clock IN.
  • the final output clock signal OUT shown in FIG. 2 shows an example of a waveform obtained by sequentially selecting one out of the output clock signals # 11-118 to 011 TD.
  • the final output clock signal OUT shown in FIG. 2 is obtained by selecting OUT A ⁇ AUTB ⁇ 0UT A0UTC OUTA0UTD in this order. Expressing this switching by the selected delay time (selected tap terminal), 1.0 ns (30 A)-1. Ins (30 B) ⁇ 1.0 ns (30 A) ⁇ 1 2 ns (3 0C) 1.0 ns (3 OA) ⁇ i. 3 ns (30 D).
  • control circuit 40 controls so that the shortest delay time (1.0 ns) and the other delay times (1. Ins, 1.2 ns, 1.3 ns) are alternately selected. ing.
  • Such a control circuit 40 can be configured by combining a register for storing a signal for selecting the shortest delay time and an up / down operation.
  • the time (one cycle) from the rising edge of the final output clock signal UT to the next rising edge is 15.1 ns-14.9 ns ⁇ l 5.2 ns ⁇ 14. 8 ns ⁇ 15.3 ns-> 14.7 ns.
  • the peak of the EMI noise is dispersed into six peaks in the range of 65.3 to 68.02 MHz, so that the peak noise is reduced to 1/6.
  • the final output clock signal OUT shown in FIG. 2 is merely an example. If the register circuit storing the signal for selecting the shortest delay time and the down counter signal are used as the roll circuit 40, one cycle of the final output clock signal OUT is 15.3 ns ⁇ 14.7 ns ⁇ 15.2 ns ⁇ 14.8 ns-15.1 ns ⁇ 14.9 ns.
  • one cycle of the final output clock signal ⁇ UT becomes 15.1 ns ⁇ l 4.9 ns ⁇ 15.2 ns -> l 4.8 ns ⁇ l 5.3 ns-> 14.7 ns ⁇ 15.2 ns ⁇ 14.8 ns- 15. I ns 14.9 ns.
  • the control circuit 40 controls the selection operation by the selector 30 in synchronization with the fall of the output clock signal OUT D. In this way, after all of the previous output clock signals OUT A to OUTD fall, any one of the next output clock signals 0 UT A to OUTD can be selected.
  • Figure 3 shows the final output clock signal OUT when tap terminal 3OA is switched to tap terminal 30D at the falling timing t of the input clock signal IN before both output clock signals UTA and OUTD fall. Is shown. Hazard or spikes are generated in the final output clock signal ⁇ UT when the tap terminal is switched, and the waveform is deteriorated.
  • the control circuit 40 shown in FIG. 1 is configured by an LFSR (linear feedback shift register) 50 shown in FIG.
  • the LFSR 50 constitutes a 4-bit shift register by four D-type flip-flops 51 to 54 having a data terminal D and a non-inverting output terminal Q connected to each other.
  • Each non-inverting output terminal Q of the first stage D-type flip-flop 51 and the fourth stage D-type flip-flop 54 is connected to an input terminal of an exclusive NOR circuit 55, and an exclusive one NOR circuit 55 Is fed back to the first stage D-type flip-flop 51.
  • a clock signal from a clock input terminal 56 is commonly input to the C terminals of the D-type flip-flops 51 to 54 at each stage.
  • LF SR 50 shown in FIG. 4 is a 4-bit configuration
  • 2 4 - 1 15 pseudo-randomly output to cycle clock is obtained.
  • the time of two consecutive cycles of the final output clock signal OUT does not become constant at 30 ns. Therefore, even if a signal is transferred using a clock signal obtained by dividing the final output clock signal OUT by half, an effect of reducing EMI noise can be obtained.
  • the LFSR 50 shown in FIG. 4 may have at least an (N + 1) -bit configuration.
  • FIG. 1 shows the principle configuration of the present invention, in which the tap terminal switching signal input to the selector circuit 30 is composed of two bits, but is actually composed of more bits. Therefore, the number of bits of the LFSR 50 shown in FIG. 4 is also set to a large number of bits according to the selector 130, whereby one cycle of the final output clock signal OUT can be changed more randomly.
  • FIG. 5 shows another clock generation circuit 60 that does not cause the hazards or spikes shown in FIG. 5, members having the same functions as the members shown in FIG. 1 are denoted by the same reference numerals as in FIG. 1, and detailed description thereof will be omitted.
  • the control circuit 60 shown in FIG. 5 receives the input clock signal IN instead of receiving the clock signal OUT D that has passed through the buffer 24 and the buffer 41 of the final stage as shown in FIG.
  • a logic gate for example, an AND gate 61 is provided at a stage preceding the output terminal 12.
  • the output of the selector 30 and a signal obtained by delaying the input clock signal IN by the buffer 62 are input to the AND gate 61.
  • the buffer 62 is for adjusting the falling timing of the final output clock signal OUT, and is not always necessary. In the following description, the delay time in the buffer 62 is ignored for the sake of convenience, and the falling timing of the final output clock signal OUT is matched with the falling timing of the input clock signal IN.
  • FIG. 6 is a timing chart for explaining the operation of the clock generation circuit 60 shown in FIG.
  • FIG. 6 differs from FIG. 2 in that the falling timing of the final output clock signal OUT coincides with the falling timing of the input clock signal IN. Except for this point, Fig. 6 and Fig. 2 are the same, and one cycle of the final output clock signal OUT shown in Fig. 6 is also 15.1 ns ⁇ 14.9 ns ⁇ 15.2 ns 14.8 ns-> 15.3 ns ⁇ 14.7 ns. As a result, EMI noise can be reduced even if the clock generation circuit 60 shown in FIG. 5 is used. Further, the LFSR 50 shown in FIG. 4 can be used as the control circuit 40 shown in FIG.
  • the input clock signal IN is used as it is, without using the output clock signal OUT D as shown in FIG.
  • the clock generation circuit 60 shown in FIG. 5 has an advantage that it is possible to prevent a hazard or the like from being generated in the final output clock signal 0UT while using the input clock signal IN as a clock signal to the control circuit 40.
  • FIG. 8 shows a delay circuit 70 different from the delay circuit 20 in FIGS. 1 and 5.
  • the delay circuit 70 shown in FIG. 8 has buffers 71 to 74 connected in parallel between the input terminal 11 and the selector 130. Also, different outputs of buffers 72 to 74, for example, 81 to 86 are connected as loads. In this way, the fan numbers of the buffers 1 to 74 are set differently.
  • the delay time in each of the buffers 71 to 74 is the shortest delay time that can be set by one buffer, for example, 0.Ins (100 ps), similarly to the buffers 21 to 24 shown in FIGS. It has become.
  • the delay time can be slightly increased, for example, by 20 ps.
  • the delay time of the clock signal input to the tap terminal 3OA shown in FIG. 8 is 100 ps in the buffer 71, whereas the delay time of the clock signal input to the tap terminals 30B to 30D is The delay times are 120 ps, 140 ps, and 160 ps, respectively.
  • one cycle of the obtained final output clock signal OUT is changed with the delay time of one buffer (eg, 100 ps) as a minimum unit. I can only do it.
  • One cycle of OUT can be changed by using the delay time (for example, 2 Ops) for one invar overnight as the minimum unit.
  • the delay circuit of the clock generation circuit according to the fifth embodiment of the present invention includes a first stage (first stage) delay circuit 100 shown in FIG. 9 and a second stage (intermediate stage) delay circuit 200 shown in FIG. And a third stage (final stage) delay circuit 300 shown in FIG.
  • the first-stage delay circuit 100 shown in FIG. 9 is configured by serially connecting a plurality of sets, for example, 16 sets of the delay blocks 110 configured by connecting a plurality of buffers 101 in series.
  • the outputs of the delay blocks 110 of each set are commonly connected to the output terminal 130 of the delay circuit 100 via the three-state buffers 120 (120A to 120P).
  • One of the sixteen three-state buffers 120 is supplied to the first selector 140 based on, for example, the upper four bits D7 to D10 of the 11-bit switching signals D0 to D10. Selected.
  • the delay time in one set of delay blocks 110 is Tpd1
  • the input clock signal IN is delayed by 2 ⁇ Tpd1.
  • the shortest delay time realized by the delay circuit 100 is the delay time Tpd 1 when the three-state buffer 12 OA is turned on
  • the longest delay time is the delay time when the three-state buffer 120 P is turned on (16 XT pd 1).
  • the intermediate delay circuit 200 shown in FIG. 10 is configured by connecting, for example, 16 buffers 201 to 216 in series.
  • the output of each buffer 201 is commonly connected to the output terminal 220 of the delay circuit 200 via a three-state buffer 210 (210A to 210P).
  • a three-state buffer 210 (210A to 210P).
  • one of the total of 16 three-state buffers 210 is used as the second selector based on, for example, the middle four bits D3 to D6 of the 11-bit switching signals D0 to D10. Selected at 230.
  • the delay time in each buffer 201 is defined as Tpd 2 (Tpd 2 ⁇ Tpd 1). Then, when only the three-state buffer 210B shown in FIG. 10 is turned on, the input clock signal IN is delayed by 2 ⁇ Tpd2.
  • the shortest delay time realized by the delay circuit 120 is the delay time T pd 2 when the three-state buffer 21OA is turned on, and the longest delay time is the delay time (16xTpd2) when the three-state buffer 210P is turned on. is there. Note that the longest delay time (16 ⁇ Tpd 2) in the delay circuit 200 is set to be substantially the same as the shortest delay time Tpd 1 in the delay circuit 100 shown in FIG.
  • the last-stage delay circuit 300 shown in FIG. 11 has the same configuration as the delay circuit 70 shown in FIG.
  • an inverter 221 for logic matching is connected to a terminal 220, and an inverter 221 is connected between the inverter 221 and the output terminal 12.
  • 222 to 229 are connected in parallel.
  • a different number of load inverters are connected to each of the other seven inverters 223 to 229 except for the inverter 222.
  • one inverter for load is connected to the inverter 223, and two to seven inverters for load are connected to the other inverters 223 to 229, respectively.
  • a three-state buffer 310 (310A to 310H) is connected to the output stage of the inverter connected to each of the eight lines.
  • one of the eight 3-state buffers 310 is selected by the third selector 320 based on, for example, the lower 3 bits D0 to D3 of the 11-bit switching signals D0 to D10. Is done.
  • the increase in the delay time when one load receiver is connected to each line is denoted by tptp, and the delay in the receiver 221 and the receiver in the middle of each line (any of 222 to 229) Assuming that the time is a constant of t pd 0, the delay time when n load inverters are connected is (tpdO + Atp).
  • the shortest delay time realized by the delay circuit 300 is a constant delay time obtained by the two inverters 221 and 222 when the three-state buffer 310A is turned on.
  • the longest delay time is 7 ⁇ ⁇ ⁇ tp when the 3-state buffer 310H is turned on, since seven impedances are connected to the impedance 229. Delay time becomes longer.
  • the increase in the delay time when one inversion is added is about 20 ps.
  • the longest delay time of the delay circuit 300 is set so as to be substantially the same as the shortest delay time of the delay circuit 200 shown in FIG.
  • the delay time can be reduced with a resolution of, for example, 20 ps.
  • one cycle of the final output clock signal OUT obtained from the output terminal 12 can be changed in various ways.
  • FIG. 12 shows the 11-bit control signal D supplied to the first to third selectors 140, 230 and 320 for controlling the delay circuits 100, 200 and 300 shown in FIGS. 9 to 11 respectively.
  • C shows an example of a control circuit 400 that generates 0 to D10. This control circuit 400 calculates the frequency of the final output clock signal OUT obtained from the output terminal 11 in FIG. It outputs control signals D0 to D10 for changing according to the characteristics shown schematically.
  • FIG. 13 shows a characteristic in which the frequency of the final output clock signal OUT is gradually increased or gradually decreased.
  • the delay time in each of the delay circuits 100, 200, and 300 shown in FIGS. 9 to 11 may be appropriately selected so as to shorten the time of one cycle. .
  • the delay in each of the delay circuits 100, 200, and 300 shown in Figs. The time may be appropriately selected.
  • the frequency of the final output clock signal OUT is not limited to continuously increasing or decreasing as shown in FIG. In the example of the clock generation circuit 10 shown in Fig.
  • one cycle of the final output clock signal 0 UT is set to the same delay time as 15.1 ns ⁇ l 5. Ins... ⁇ 1 5. Ins In this way, it is preferable to vary the frequency of the final output clock signal OUT while repeating the delay time in which the length of one cycle changes, a plurality of times.
  • the same output frequency is selected over multiple clocks while the final output clock is selected.
  • the frequency of the block signal 0 UT was gradually varied, the effect of reducing EMI noise was confirmed with a spectrum analyzer used for EMI measurement. It is impossible to measure the spectrum analyzer in response to a rapid change in frequency. However, even if one cycle of the final output clock signal OUT is varied as in the first embodiment, the EMI noise cannot be measured. As described above, the noise is reduced.
  • the evening timer circuit 401 shown in FIG. 12 is for variably setting the time T of one cycle of the frequency change shown in FIG. 13 or FIG.
  • the addition / subtraction number generation circuit 402 generates a delay time ⁇ T pd that is added to or subtracted from the previously set delay time T pd.
  • the addition / subtraction number generation circuit 402 has a function of adjusting the amplitude H shown in FIG.
  • the addition / subtraction switching circuit 403 calculates the delay time generated by the addition / subtraction number generation circuit 402.
  • ⁇ Tpd is supplied to the subsequent addition / subtraction circuit 404, and the addition / subtraction circuit 404 controls switching between adding or subtracting the delay time ATpd from the previously set delay time Tpd.
  • the addition / subtraction circuit 404 is configured with an up / down count and the like, and performs the above-described calculation of the Tpd soil ATpd. Based on the output of the adding / subtracting circuit 4 • 4, the register 405 outputs 11-bit control signals D0 to D10. The control signals D0 to D10 are input to the first to third selectors 140, 230, 320 shown in FIGS. Accordingly, one cycle of the final output clock signal OUT is changed by Tpd d Tpd, and the frequency of the final output clock signal ⁇ UT is varied.
  • the addition / subtraction in the addition / subtraction circuit 404 can be switched via the addition / subtraction switching circuit 403 based on the output of the phase comparison circuit 406. By this switching, the characteristics shown in FIG. 14 are obtained.
  • phase comparison circuit 406 shown in FIG. 12 will be described with reference to FIG.
  • Ton the time when the input clock signal IN is at a high level is defined as Ton.
  • Figure 15 shows the input clock signal IN and the minimum delay time
  • the output clock signal OUTA is delayed by a time (T0n + H) from the input clock signal IN, and the output clock signal OUTX is delayed by a time (T0n + H).
  • the phase comparison circuit 406 monitors the phase shift of the final output clock signal OUT with respect to the input clock signal IN. Then, like the output clock signal ⁇ U TX shown in FIG.
  • the clock generation circuit includes 400, a plurality of, for example, two delay circuits 500, 600, and a plurality, for example, two selectors 510, 610.
  • the selector 510 selectively operates the delay time for the delay circuit 500
  • the selector 610 selectively operates the delay time for the delay circuit 600.
  • Each of 500 and 600 has first to third delay circuits 100, 200 and 300 shown in FIGS. 9 to 11 respectively.
  • the selectors 5 10, 6 10 also have first to third selectors 140, 230, 320 shown in FIGS. 9 to 11, respectively.
  • one control circuit 400 is shared by two selectors—510 and 610.
  • the necessity of providing the two delay circuits 500 and 600 is that when the spread spectrum circuit is applied to a logic circuit in a semiconductor integrated circuit, the circuit changes while maintaining the same phase difference. This is because one clock is used. For example, if the internal circuit is operating with two clocks having a quarter-period phase difference, it is necessary to perform modulation while maintaining the phase difference between the two clocks. You.
  • the eighth embodiment of the present invention shows a circuit example in the case where a semiconductor integrated circuit is configured to include the above-described clock generation circuit, as shown in FIG.
  • the logic circuit 700 provided in the semiconductor integrated circuit performs a logical operation based on a reference clock signal input from a clock input terminal 7100.
  • An output circuit 800 for outputting a signal from the logic circuit 700 is provided in the semiconductor integrated circuit.
  • the clock generation circuit 8100 having any one of the above-described configurations generates a clock for the output circuit 800.
  • the reference clock signal from the clock input terminal 7 10 is input to the clock generation circuit 8 10, and the clock generation circuit 8 10 generates clock signals having one cycle different in length.
  • the output circuit 800 includes, for example, two D-type flip-flops 820, 830, two buffers 840, 850 to which a signal from the output terminal Q is input, and a buffer 840. It has output terminals 860 and 870 to which outputs of 40 and 850 are supplied.
  • the clock signal from the clock generation circuit 810 is supplied to the clock input terminals C of two D-type flip-flops 820 and 830.
  • the clock signal from the clock generation circuit 810 functions as a transfer clock signal for transferring output signals from the two D-type flip-flops 820 and 830. Since the frequency of the transfer clock signal fluctuates, it is possible to reduce the EMI noise from the signal transmitted through the wiring on the printed board via the output terminals 860 and 870.
  • the clock signal from the clock generation circuit of the present invention is not limited to a signal used as a transfer clock signal in an output circuit of a semiconductor integrated circuit, but may be used as a reference clock in a semiconductor integrated circuit. For example, as long as it can be used within the operation margin of a clock signal, it can be used as an operation clock signal of the logic circuit 700.

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Description

明 細 書
クロック生成回路およびそれを用いた半導体集積回路
[技術分野]
本発明は、 E M Iノィズを低減できるクロック信号を生成するクロック生成回 路及びそれを用いた半導体集積回路に関する。
[従来の技術]
近年、 半導体集積回路の動作速度は、 半導体製造プロセスの進歩に伴って急速 に速くなつている。 このため、 半導体集積回路内の例えば出力バッファの動作速 度も各段に速くなつている。 例えば、 最近の S D R AMで 1 0 O M H z以上の動 作速度での動作が可能であり、 データバスも 1 0 O M H z以上の周波数で動作さ せている。
このような高速のデータバスでは、 プリント基板から放射される電磁波ノイズ が大きくなる傾向がある。 この放射される電磁波ノイズを制限する種々の規格が 定められている。 このため、 放射される電磁波ノイズは、 周波数帯域毎に定めら れたノイズレベルの上限を越えてはならない。
一般に、 電子機器から放射される電磁波ノイズは、 E M Iノイズまたは単に E M Iと呼ばれる。
図 1 8は、 電子機器の E M lノイズを周波数毎に測定した E M Iノイズスぺク トルの一例を示している。図 1 8の横軸は周波数を示し、縦軸はノイズレベル（電 磁波強度） を示している。
一般的なデジタル電子機器は、 一定の基本周波数のクロック信号で動作するの で、 その出力波形はそのクロック信号に同期した矩形波となる。 矩形波は、 基本 周波数の整数倍の高調波成分を含んでいるので、 E M Iノィズは基本波だけでな く一次、 二次などの高調波の周波数にてピークを有する。
特に、 現在の電子機器にて用いられているクロック信号は水晶発振器にて生成 しているので、 周波数の安定度は非常に高い。 そのため、 発生する E M Iノイズ のピークも高いものとなっている。 ところで、 E M Iノイズの規格を満足するためには、 周波数帯域毎の E M Iノ ィズのピークレベルを下げることが必要である。 E M Iノイズのピークを下げる ための種々の対策があるが、 その一つにスプレツドスぺク トラムと呼ばれる方法 がある。 この方法は、 クロック信号の周波数を故意に変動させて、 周波数の分布 を広げるというものである。
このスプレヅ ドスぺクトラムを実施するには通常 P L Lが用いられる。しかし、 P L Lは V C Oなどのアナログ回路を含むため、 半導体集積回路に搭載するには 不向きである。
そこで、 本発明の目的は、 デジタル回路にて周波数が変化するクロック信号を 生成して E M Iノイズを低減できるクロック生成回路及びそれを用いた半導体集 積回路を提供することにある。
[発明の開示]
本発明の一態様に係るク口ック生成回路は、 入力クロック信号を遅延させて、 異なる遅延時間だけ遅延されたクロック信号をそれそれ出力する複数の出力端子 を有する遅延回路と、
前記複数の出力端子の中から一つを選択するセレクタ一と、
前記セレクタ一での選択動作を制御するコントロール回路と、
を有し、
前記コントロール回路は所定の周期で一巡する組合せのビット出力信号を前記 セレクタ一に供給し、
前記セレクタ一にて選択される前記複数の出力端子から順次出力される出カク ロック信号の周期が、 前記ビット出力信号の組合せと対応して増加または減少さ れていることを特徴とする。
本発明の一態様によれば、 所定の周期で一巡する組合せのビット出力信号に対 応して、 遅延時間の異なるクロック信号が、 遅延回路の複数の出力端子から順次 出力される。 このため、 出力クロック信号の周期が増減されることで、 出力クロ ック信号の周波数が変化する。 この出力クロック信号はデジタル回路にて生成さ れ、 しかもこの出力クロック信号を用いることで、 E M Iノイズを低減すること ができる。
前記コントロール回路は、 所定の信号をカウントするカウン夕回路を有するこ とができる。 この場合、 カウン夕回路からのカウント値に基づいて、 前記複数の 出力端子の中から遅延時間を増加または減少させる一つの出力端子を選択するビ ッ ト出力信号が、 前記セレクタ一に供給される。
前記コントロール回路は、 遅延時間が最小となる一の出力端子と、 それ以外の 他の出力端子とを交互に選択するビッ ト出力信号を前記セレクタ一に供給するこ とができる。 こうすると、 出力クロック信号の周期は、 増加、 減少が交互に繰り 返される。
前記カウン夕回路は、 前記複数の出力端子より出力される出力クロック信号の うち、 最大遅延時間を有する出力クロック信号をカウン卜することが好ましい。 こうすると、 遅延回路の複数の出力端子の切り換えタイミングが、 最大遅延時間 を有する出力クロック信号に同期するので、 出力クロック信号にハザードゃスパ イクが生ずることがない。
前記コントロール回路は、 前記セレクタ一に供給されるビット出力信号のビッ ト数を Nとしたとき、 （N + 1 ) 以上のビット出力を有する線形帰還シフトレジ ス夕を有することが好ましい。 前記線形帰還シフトレジス夕の Nビッ ト出力信号 が前記セレクタ一に供給されることで、 その Nビッ ト出力信号は疑似乱数的に発 生する。 このため、 出力クロック信号を分周して転送クロック等に用いても、 そ の分周されたクロック信号の周波数が常に変化するので、 E M Iノイズを低減で ぎる。
前記セレクタ一にて選択された出力端子からの遅延されたクロック信号と、 前 記入カク口ック信号とが入力され、 前記入カク口ック信号のェッジと一致するェ ッジを有する出力クロック信号を生成する論理ゲートを有することが好ましい。 こうすると、 遅延回路の複数の出力端子の切り換え時にたとえハザードまたは スパイクが発生しても、 論理ゲートを通過させることでハザードまたはスパイク が生じた波形を除去することができる。 従って、 この場合には、 前記カウン夕回 路が前記入力クロック信号をカウントするものであってもよい。 前記遅延回路の複数の出力端子の前段にそれそれバッファが接続され、 各々の バッファにはそれそれ異なる負荷を接続することができる。 こうすると、 各出力 端子からの出力クロック信号の遅延時間差は、 バッファのみにて得られる遅延時 間差よりも短い遅延時間差となる。
前記遅延回路は、直列接続された第 1，第 2の遅延回路を有することができる。 この場合、 前記第 1の遅延回路は、 第 1の遅延時間の倍数となる異なる遅延時間 だけ遅延されたクロック信号を出力する複数の第 1の出力端子を有する。 また、 前記第 2の遅延回路は、 前記第 1の遅延時間より短い第 2の遅延時間の倍数とな る異なる遅延時間だけ、 前記第 1の遅延回路のいずれか一つの第 1の出力端子よ り出力されたクロック信号をさらに遅延して出力する複数の第 2の出力端子を有 する。
こうすると、 第 1の遅延回路の複数の第 1の出力端子のいずれかを選択するこ とで、 大きな遅延時間差を選択し、 第 2の遅延回路の複数の第 2の出力端子のい ずれかを選択することで、 小さな遅延時間差を選択でき、 それらを加算した遅延 時間を有する出力クロック信号を生成できる。
ここで、 前記第 1の遅延回路が、 前記複数の第 1の出力端子の前段にそれぞれ M ( M≥ 2 ) 個のバッファが接続されて構成された場合には、 前記第 2の遅延回 路は、 前記複数の第 2の出力端子の前段にそれそれ （M— 1 ) 個以下のバッファ が接続されて構成される。
前記第 2の遅延回路に直列接続された第 3の遅延回路をさらに設けることがで きる。 この第 3の遅延回路は、 前記第 2の遅延時間より短い第 3の遅延時間の倍 数となる異なる遅延時間だけ、 前記第 2の遅延回路のいずれか一つの第 2の出力 端子より出力されたクロック信号をさらに遅延して出力する複数の第 3の出力端 子を有する。
こうすると、 第 1〜第 3の遅延回路にてそれそれ選択された 3種の遅延時間の 組合せにより、 遅延時間差の種類を増大し、 かつ、 遅延時間差をより細かく設定 することが可能となる。
前記第 3の遅延回路は、 前記複数の第 3の出力端子の前段に、 それそれ異なる 負荷が接続することが好ましい。 こうすると、 第 2の遅延回路での最短の遅延時 間差がバッファによる遅延時間に依存するのに対して、 第 2の遅延回路での最短 の遅延時間差は、 負荷の時間差に依存するのでより細かく設定できる。
前記コントロール回路は、 前記出力クロック信号の周波数が漸次増加及び漸次 減少するまでの周期を設定するタイマー回路を含むことができる。 このタイマー 回路での設定値を変えることで、 出力クロック信号の周波数が漸次増加及び漸次 減少するまでの周期を変えることができる。
前記コントロール回路は、
前記出力クロック信号の周波数を漸次増加または減少させるビッ ト出力信号を 得るための加減算回路と、
前記加減算回路での加算/減算を切り換える加減算切換回路と、
を有することができる。
こうすると、 加減算切換回路にて切り換えられた加減算回路が加算を行うこと で、 出力クロック信号の周波数が漸次増加され、 逆に減算を行うことで出力クロ ック信号の周波数が漸次減少される。
前記入力クロック信号と前記出力クロック信号との位相差を比較する位相比較 回路をさらに有することができる。 この位相比較回路は、 前記位相差が一定値を 越える時に、 前記加減算切換回路に切換信号を出力する。 こうすると、 入力クロ ック信号と出力クロック信号との位相差が一定の範囲内となり、 膨大な容量のメ モリを要せずに、 周波数が可変の出力クロック信号を生成できる。
本発明の他の態様に係る半導体集積回路は、 上述のいずれかの構成を有するク 口ック生成回路を内蔵している。 この半導体集積回路内に設けられるクロック生 成回路は、 論理回路に入力されるクロックを生成しても良いが、 この論理回路か らの信号を外部に出力する出力回路の転送クロック信号として用いることが好ま しい。 出力回路より出力されてプリント基板の配線を伝送される信号の周波数が 変化するので、 このプリント基板の配線から放射される E M Iノイズを低減する ことができる。
[発明を実施するための好適な実施形態] 以下、 本発明の実施の形態を図面を参照して説明する。
<第 1の実施形態 >
図 1は、 本発明の原理動作を実施できる本発明の第 1の実施形態を示すプロッ ク図である。
図 1において、 このクロック発生回路 10は、 一定周波数の入力クロック信号 が入力される入力端子 11と、 その入力クロック信号の周波数が変化された出力 クロック信号を出力する出力端子 12とを有する。
入力端子 11からの入力クロック信号は、 複数のバッファ 21〜24を有する 遅延回路 20に入力される。 遅延回路 20の各段のバッファ 21〜24にて遅延 された各クロック信号は、 セレクタ一 30に入力される。 セレクタ一 30は、 各 段のバッファ 21〜24にて遅延されたクロック信号の中から一つを選択するた めに、 タップ端子 30 A〜30Dの一つを選択し、 その選択されたタップ端子か らのクロック信号を出力端子 12より出力させる。
このセレクタ一回路 30での選択動作を制御するために、 コントロール回路 4 0が設けられている。 このコントロール回路 40には、 最終段のバッファ 24の 出力がバッファ 41を介して入力される。 ノ 'ッファ 41は、 セレクタ一 30と同 じ遅延時間だけ最終段のバッファ 24からのクロック信号を遅延させる。 そして このコントロール回路 40は、 このバッファ 41からの信号に基づいて、 セレク 夕一 30にて 4つのタップ端子 30 A〜30Dの一つを選択する動作を制御する 2ビッ卜の信号を出力する。
ここで、 遅延回路 20を構成する各バッファ 21〜24での各遅延時間をそれ それ 0. Insとし、 セレクタ一 30及びバッファ 41での各遅延時間をそれそ れ 0. 9nsとする。 また、 入力端子 11に入力されるクロック信号の一周期を 15. 0nsとする。
このように設定した場合の、 各バッファ 21〜24のいずれかを経て出力端子 12より出力される 4種類のクロック信号を、 図 2に示す。 図 1のタップ端子 3 0 Aが選択された場合の出力クロック信号 0 U T Aは、 入力クロック信号 I Nの 立ち上がりよりも、 1. 0ns (=0. 1+0. 9) だけ遅れて立ち上がる。 同 様に、タップ端子 30 B〜30 Dを経た出力クロヅク信号 OUTB〜〇UTDは、 入力クロック信号 I Nに対してそれそれ 1. I ns, 1. 2 ns, 1. 3nsず つ遅延されている。なお、 図 2では、 入力クロック I Nの一周期の時間に対して、 各出力クロック信号 OUT A~OUTDの遅延量を誇張して描いている。
図 2に示す最終出力クロック信号 OUTは、 出カクロック信号〇11丁八〜011 T Dの中から順次一つを選択することで得られる波形の一例を示している。 この 図 2に示す最終出力クロック信号 OUTは、 OUT A→〇UTB→0UT A 0 UT C OUT A 0UTDの順に選択することで得られるものである。 この切 り換えを、 選択される遅延時間 （選択されるタップ端子） で表現すれば、 1. 0 n s (30 A) - 1. I ns ( 30 B)→ 1. 0ns (30 A)→1. 2 ns (3 0C) 1. 0ns (3 OA)→i . 3ns ( 30 D) の順となる。
以下同様に繰り返すことによって、コントロール回路 40は、最短遅延時間（ 1. 0ns) と、 それ以外の遅延時間 （1. Ins, 1. 2ns, 1. 3ns) とを 交互に選択するように制御している。 このようなコントロール回路 40は、 最短 遅延時間を選択する信号が記憶されるレジス夕と、 ァップカゥン夕一とを組み合 わせることで構成できる。
こうすると、 最終出力クロック信号◦ U Tの立ち上がりから次の立ち上がりま での時間 （一周期） は、 図 2に示す通り、 15. 1 n s- 14. 9 n s→l 5. 2 n s→ 14. 8 n s→ 15. 3 n s-> 14. 7nsと変化する。
このように、 入力クロック信号 I Nの一周期は 15. 0nsで一定であつたの に対して、 最終出力クロック信号 OUTの一周期は 14. 7〜15. 3nsの 6 種類に変化されることになる。 従って、 クロック周波数は 65. 3MHz ( 1/ 15. 3ns) 68. 02MH z (1/14. 7ns) の範囲の 6種類に変化す ることになる。
この最終出力クロック信号 OUTを用いると、 EMIノイズのピークは 65. 3〜68. 02 MH zの範囲の 6つのピークに分散されるので、 ピークノイズは 1/6に低減される。
なお、 図 2に示す最終出力クロック信号 OUTは一例に過ぎず、 例えばコント ロール回路 40として最短遅延時間を選択する信号を記憶したレジス夕とダウン カウン夕一とを用いれば、 最終出力クロック信号 OUTの一周期を、 15. 3 n s→ 14. 7 n s→ 15. 2 n s→ 14. 8 n s- 1 5. 1 n s→ 14. 9 ns と変化させることもできる。 あるいは、 ダウンカウン夕一に代えて周期の異なる アップカウン夕一とダウンカウンターとを用いれば、 最終出力クロック信号〇U Tの一周期を、 15. 1 n s→l 4. 9 n s→ 15. 2 ns->l 4. 8 n s→l 5. 3 n s-> 14. 7 n s→ 15. 2 n s→ 14. 8 n s- 15. I ns 14. 9 nsと変化させることもできる。
次に、 コントロール回路 40力 最終段のバッファ 24からのクロック信号を、 セレクタ一 30と同じ遅延時間が設定されたバッファ 41を介して入力している 点について説明する。 このバッファ 4 1から出力される信号は、 図 2の出力クロ ック信号 OUT Dと同じとなる。
コントロール回路 40は、出力クロック信号 OUT Dの立ち下がりに同期して、 セレクタ一 30での選択動作を制御している。 こうすると、 前回の出力クロック 信号 OUT A〜〇UTDの全てが立ち下がった後に、 次回の出力クロック信号 0 UT A〜OUTDのいずれか一つを選択することができる。
もしこのような選択タイミングを無視すると、図 3に示すような弊害を生ずる。 図 3は、 出力クロック信号〇UTA， OUTDが共に立ち下がる前の入力クロッ ク信号 I Nの立ち下がりタイミング tにて、 タップ端子 3 OAからタップ端子 3 0Dに切り換えたときの最終出力クロック信号 OUTを示している。 この最終出 カクロック信号〇 U Tには、 タツプ端子切換時にハザードまたはスパイクが発生 し、 波形が劣化している。
しかし、 コントロール回路 40のクロック信号として出力クロック信号 OUT Dを用いれば、 図 3に示すようなハザ一ドまたはスパイクが最終出力クロック信 号 OUTに生ずることがない。
<第 2の実施形態 >
図 2に示す最終出力クロック信号 0 U Tは、 連続する 2周期の時間が全て 30 nsとなる。 従って、 この最終出力クロック信号 OUTが 1ノ2分周されたクロ ック信号にて信号を転送すると、 EM Iノィズの低減効果は得られなくなつてし まう。
そこで、 本発明の第 2の実施形態では、 図 1に示すコントロール回路 40を、 図 4に示す LFSR (線形帰還シフトレジスタ） 50にて構成している。 この L F SR 50は、 データ端子 Dと正転出力端子 Qとが互いに接続された 4つの D型 フリップフロップ 51〜54により 4ビットシフトレジス夕を構成している。 第 1段の D型フリップフロップ 5 1と第 4段の D型フリップフロップ 54との各正 転出力端子 Qが、 ェクセクルーシブノア回路 55の入力端子に接続され、 ェクセ クル一シブノア回路 55の出力信号が第 1段の D型フリップフロップ 5 1に帰還 入力されている。 各段の D型フリップフロップ 5 1〜54の C端子には、 クロッ ク入力端子 56からのクロック信号が共通に入力される。
図 4に示す LF SR 50は 4ビット構成であるので、 24— 1 = 15クロック で一巡する疑似乱数的な出力が得られる。 この 4ビット出力のうちの例えば下位 2ビットを図 1に示すセレクタ一回路 30に入力させることで、 図 1の出力端子 12から得られる最終出力クロック信号 OUTの一周期を疑似乱数的に変化させ ることができる。
この結果、 最終出力クロック信号 OUTの連続する 2周期の時間が 30nsに て一定となることがない。 従って、 この最終出力クロック信号 OUTが 1/2分 周されたクロック信号にて信号を転送しても、 EMIノイズの低減効果を得るこ とができる。
なお、 セレクタ一 30にて Nビットの信号が必要である場合には、 図 4に示す LF SR 50を少なくとも （N+ 1) ビッ ト構成とすればよい。
また、 図 1は本発明の原理構成を示すもので、 セレクタ一回路 30に入力させ るタップ端子切換信号を 2ビッ卜で構成したが、 実際にはさらに多ビットで構成 されるものである。 従って、 図 4に示す LFSR 50のビッ ト数もセレクタ一 3 0に合わせて多ビットとされ、 それにより最終出力クロック信号 OUTの一周期 をより乱数的に変化させることができる。
<第 3の実施形態 > 図 5は、 図 3に示すハザードまたはスパイクを生じさせないための他のクロッ ク生成回路 60を示している。 なお、 図 5に示す部材のうち、 図 1に示す部材と 同一機能を有する部材については、 図 1と同一符号を付しその詳細な説明を省略 する。
図 5に示すコントロール回路 60には、 図 1に示すように最終段のバッファ 2 4及びバッファ 41を経たクロック信号 OUT Dが入力するのでなく、 入力クロ ック信号 I Nが入力されている。
また、 出力端子 12の前段には論理ゲート例えばアンドゲート 61が設けられ ている。 このアンドゲ一ト 61には、 セレクタ一 30の出力と、 入力クロック信 号 I Nをバッファ 62にて遅延した信号とが入力されている。 ノ'ッファ 62は、 最終出力クロック信号 OUTの立ち下がりタイミングを調整するためのもので、 必ずしも必要ではない。 以下の説明では、 説明の便宜上バッファ 62での遅延時 間を無視し、 最終出力クロック信号 OUTの立ち下がりタイミングを入力クロッ ク信号 I Nの立ち下がりタイミングに合わせるものとして説明する。
図 6は、 図 5に示すクロック生成回路 60の動作を説明するためのタイミング チャートである。
図 6が図 2と相違する点は、 最終出力クロック信号 OUTの各立ち下がりタイ ミングが、 入力クロック信号 I Nの立ち下がりタイミングに一致している点であ る。 この点を除けば図 6と図 2は同じであり、 図 6に示す最終出力クロック信号 OUTの一周期も、 15. 1 n s→ 14. 9 n s→ 15. 2ns 14. 8ns -> 15. 3 n s→ 14. 7nsと変化している。 この結果、 図 5に示すクロック 生成回路 60を用いても、 EMIノイズを低減することができる。 さらに、 図 5 に示すコントロール回路 40として図 4に示す L F SR 50を用いることも可能 である。
ここで、 図 5に示すクロック生成回路 60では、 コントロール回路 40へのク ロック信号として、 図 1に示すように出力クロック信号 OUT Dを用いずに、 入 カクロック信号 I Nをそのまま用いている。
こうすると、 図 7に示すように、 入力クロック信号 I Nの立ち下がりタイミン グ tにて図 5に示す夕ップ端子 30 A〜 30 Dの選択を切り換えると、 セレクタ 一 30からの出力 OUT'には、図 3と同様なハザードまたはスパイクが生ずる。 しかし、 このセレクタ一 30からの出力 OUT' と入力クロック信号 I Nの論理 積をアンドゲ一ト 61にてとれば、 その最終出力クロック信号 OUTにはハザ一 ドまたはスパイクが存在しなくなる。
従って、 図 5に示すクロック生成回路 60では、 コントロール回路 40へのク 口ック信号として入力クロック信号 I Nを用いながらも、 最終出力クロック信号 0 U Tにハザード等が生ずること防止できる利点がある。
<第 4の実施形態〉
図 8は、図 1及び図 5中の遅延回路 20とは異なる遅延回路 70を示している。 図 8に示す遅延回路 70は、 入力端子 11とセレクタ一 30との間に並列に接続 されたバッファ 71〜74を有する。 また、 バッファ 72〜74の出力側には、 それそれ数が異なる例えばィンバ一夕 81〜86が負荷として接続されている。 こうすることで、 各バッファ Ί 1〜74のファンァゥ卜がそれぞれ異なるように 設定される。
ここで、 各バッファ 71〜 74での遅延時間は、 図 1及び図 5に示すバッファ 21〜24と同様に、バッファ 1個にて設定可能な最短遅延時間である例えば 0. Ins ( 100 p s ) となっている。 一方、 これらのバッファにィンバ一夕 1個 を負荷として接続することで、 遅延時間はわずかに増加して例えば 20 p sだけ 増加させることができる。
従って、 図 8に示すタップ端子 3 OAに入力されるクロック信号の遅延時間は バッファ 71での 100 p sであるのに対して、 夕ップ端子 30 B〜30 Dに入 力されるクロック信号の遅延時間はそれぞれ、 120ps, 140 p s , 160 p sとなる。
ここで、 図 1及び図 5に示すクロック生成回路 10， 60では、 得られる最終 出力クロック信号 OUTの一周期は、 このバッファ 1個分の遅延時間 （例えば 1 00 p s ) を最小単位として変化させることしかできない。
しかし、 図 8に示す遅延回路 70を用いれば、 得られる最終出力クロック信号 OUTの一周期は、 このインバ一夕 1個分の遅延時間 （例えば 2 O p s) を最小 単位として変化させることが可能となる。
<第 5の実施形態 >
図 9〜図 1 1は、 実際の回路に用いられる遅延回路及びセレクタ一の一例を示 している。 本発明の第 5の実施形態に係るクロック生成回路の遅延回路は、 図 9 に示す第 1段 （初段） の遅延回路 100と、 図 10に示す第 2段 （中間段） の遅 延回路 200と、 図 1 1に示す第 3段 （最終段） の遅延回路 300とを有する。 図 9に示す初段の遅延回路 100は、 複数のバッファ 10 1を直列接続して構 成した遅延ブロック 1 10を、 複数組例えば 16組直列接続することで構成され る。
また、 各組の遅延ブロック 1 10の出力は、 それそれ 3ステートバッファ 12 0 ( 120A〜120P) を介して、 遅延回路 100の出力端子 130に共通接 続されている。 そして、 計 1 6個の 3ステートバッファ 120の一つが、 例えば 1 1ビッ卜の切換信号 D 0〜D 10のうちの上位 4ビッ ト D 7〜D 10に基づい て第 1のセレクタ一 140にて選択される。
ここで、 1組の遅延プロック 1 10での遅延時間を T p d 1とすれば、 図 9に 示す 3ステートバッファ 120 Bのみがオンしたときには、 入力クロック信号 I Nは 2 xTpd 1だけ遅延される。 この遅延回路 100で実現される最短遅延時 間は 3ステートバッファ 12 OAがオンしたときの遅延時間 Tpd 1であり、 最 長遅延時間は 3ステートバッファ 120 Pがオンしたときの遅延時間 （ 16 X T p d 1 ) である。
図 10に示す中間段の遅延回路 200は、 例えば 16個のバヅファ 201〜 2 16を直列接続して構成構成される。 また、 各バッファ 201の出力は、 それそ れ 3ステートバッファ 2 10 (210 A〜2 10P) を介して、 遅延回路 200 の出力端子 220に共通接続されている。 そして、 計 16個の 3ステートバッフ ァ 2 10の一つが、 例えば 1 1ビッ 卜の切換信号 D 0〜D 10のうちの中位 4ビ ッ ト D 3〜D 6に基づいて第 2のセレクタ一 230にて選択される。
ここで、 各バッファ 20 1での遅延時間を Tpd 2 (Tpd 2<Tpd 1) と すれば、 図 10に示す 3ステートバッファ 210 Bのみがオンしたときには、 入 カクロック信号 INは 2 xTpd2だけ遅延される。 この遅延回路 120で実現 される最短遅延時間は 3ステートバッファ 21 OAがオンしたときの遅延時間 T p d 2であり、 最長遅延時間は 3ステートバッファ 210Pがオンしたときの遅 延時間 （16xTpd2) である。 なお、 この遅延回路 200での最長遅延時間 ( 16 xTpd 2) は、 図 9に示す遅延回路 100での最短遅延時間 Tpd 1と ほぼ同様になるように設定されている。
図 11に示す最終段の遅延回路 300は、 図 8に示す遅延回路 70と同様な構 成を有する。 図 11に示す最終段の遅延回路 300は、 端子 220には論理合わ せのためのィンバ一夕 221が接続され、 このィンバ一夕 221と出力端子 12 との間には、 それそれィンバ一夕 222〜229が並列接続されている。さらに、 ィンバ一夕 222を除く他の 7つのィンバ一夕 223〜229には、 それぞれ異 なる数の負荷用インバ一夕が接続されている。 例えば、 インバー夕 223には負 荷用ィンバ一夕が 1個接続され、 他のィンバ一夕 223~229には 2〜 7個の 負荷用インバ一夕がそれそれ接続されている。 そして、 8本の各ラインに接続さ れたインバ一夕の出力段に 3ステートバッファ 310 (310A〜310H) が 接続されている。
そして、 計 8個の 3ステートバッファ 310の一つが、 例えば 11ビットの切 換信号 D 0〜D 10のうちの下位 3ビッ ト D 0〜D 3に基づいて第 3のセレクタ — 320にて選択される。
ここで、 各ラインに負荷用ィンバ一夕を 1個接続した時の遅延時間の増加を△ t pとし、 ィンバ一夕 221及び各ライン途中のィンバ一夕 （222〜 229の いずれか） での遅延時間を t pd 0の定数とすると、 負荷用インバー夕を n個接 続した場合の遅延時間は （tpdO+Atp) となる。
この遅延回路 300で実現される最短遅延時間は、 3ステートバッファ 310 Aがオンしたときに、 2つのインバー夕 221, 222にて得られる一定の遅延 時間である。 最長遅延時間は 3ステートバッファ 310Hがオンしたときには、 ィンバ一夕 229に 7つのィンバ一夕が接続されているので、 7 ΧΔ t pだけ遅 延時間が長くなる。 なお、 一般的な CMO Sプロセスでは、 インバー夕を 1個増 加させた時の遅延時間の増加分は 20 p s程度となる。
なお、 この遅延回路 300での最長遅延時間は、 図 10に示す遅延回路 200 での最短遅延時間とほぼ同様になるように設定されている。
このように、 例えば 1 1ビットの信号 D 0〜D 1 1での論理に従って、 第 1〜 第 3の遅延回路 100~300を切り換え接続することで、 例えば 20 p sの分 解能で遅延時間を得ることができ、 それにより出力端子 12から得られる最終出 カクロック信号 OUTの一周期を様々に変化させることが可能となる。
<第 6の実施形態 >
図 12は、 図 9〜図 1 1に示す遅延回路 100， 200, 300をそれそれ制 御する第 1〜第 3のセレクタ一 140, 230, 320に供給される 1 1ビッ ト の制御信号 D 0〜D 10を生成するコントロール回路 400の一例を示している c このコントロール回路 400は、 図 1 1の出力端子 1 1から得られる最終出力 クロック信号 OUTの周波数を、 例えば図 13または図 14にて模式的に示す特 性に従って変化させるための制御信号 D 0〜D 10を出力するものである。
ここで、 図 13は最終出力クロック信号 OUTの周波数が徐々に高くし、 ある いは徐々に低くする特性を示している。 最終出力クロック信号 OUTの周波数を 高めるには、 その一周期の時間が短くなるように、 図 9〜図 1 1に示す各遅延回 路 100, 200， 300での遅延時間を適宜選択すればよい。 逆に、 最終出力 ク口ック信号 0 U Tの周波数を低くするには、 その一周期の時間が長くなるよう に、 図 9〜図 1 1に示す各遅延回路 100， 200， 300での遅延時間を適宜 選択すればよい。 ただし、 この第 6の実施の形態では、 図 13に示すように最終 出力クロック信号 OUTの周波数を連続して高くしあるいは低くするものに限ら ない。 図 1に示すクロック生成回路 10の例で言えば、 最終出力クロック信号 0 UTの一周期を、 15. 1 n s→l 5. I ns …→1 5. I nsと複数回同じ 遅延時間に設定するようにして、 一周期の長さが変わる遅延時間を複数回繰り返 しながら最終出力クロック信号 OUTの周波数を可変することが好ましい。
このように、 同一周波数を複数クロックに亘つて選択しながら、 最終出力クロ ック信号 0 U Tの周波数を徐々に可変すると、 E M Iの測定に用いるスペクトル アナライザにて EMIノイズの低減効果が確認できた。 なお、 このスペクトルァ ナライザは周波数の早い変化に応答して測定することが不可能であるが、 第 1の 実施形態のように最終出力クロック信号 OUTの一周期を可変しても、 EMIノ ィズが低減することは前述した通りである。
図 12に示す夕イマ一回路 401は、 図 13または図 14に示す周波数変化の 一周期の時間 Tを可変設定するものである。 加減算数生成回路 402は、 前回設 定した遅延時間 T p dに加算または減算される遅延時間 Δ T p dが生成される。 加減算される回数は有限でありこれを N回とすると、 図 13に示す振幅 H = Nx
△ Tpdとなる。 よって、 この加減算数生成回路 402は、 図 13に示す振幅 H を調整する機能を有する。
加算/減算切換回路 403は、 加減算数生成回路 402にて生成した遅延時間
△ Tpdを後段の加減算回路 404に供給し、 かつ、 加減算回路 404にて前回 設定した遅延時間 Tpdに、 遅延時間 ATpdを加算するか減算するかの切り換 えを制御する。
加減算回路 404は、 アップダウンカウン夕一等にて構成され、 上述した Tp d土 ATpdの演算を実施する。 この加減算回路 4◦ 4の出力に基づいて、 レジ ス夕 405より 11ビッ卜の制御信号 D 0〜D 10が出力される。 この制御信号 D0〜D 10が、 図 9〜図 11に示す第 1〜第 3のセレクタ一 140, 230, 320に入力される。 これにより、 最終出力クロック信号 OUTの一周期が Tp d士△ T p dだけ変化され、最終出力クロック信号◦ U Tの周波数が可変される。 図 12に示す位相比較回路 406を用いると、 この位相比較回路 406の出力 に基づいて、 加減算回路 404での加算/減算を、 加算/減算切換回路 403を 介して切り換えることができる。 この切り換えにより、 図 14に示す特性が得ら れる。
図 12に示す位相比較回路 406の動作を、 図 15を参照して説明する。 図 1 5において、 入力クロック信号 I Nがハイレベルである時間を T o nとする。 図 15は、 入力クロック信号 INと、 この入力クロック信号 I Nを最短遅延時間ひ だけ遅延した出力クロック信号 OUT Aと、 入力クロック信号 I Nよりもを時間 (T 0 n +ひ）だけ遅延した出力クロック信号 OUTXとをそれそれ示している。 位相比較回路 406は、 入力クロック信号 I Nに対する最終出力クロック信号 OUTの位相ずれを監視している。 そして、 図 15に示す出力クロック信号〇U TXのように、 入力クロック信号 I Nに対する位相ずれが （Ton +ひ） 以上に なる前に、 それまで継続していた加算を減算に切り換え、 あるいは減算を加算に 切り換えている。 この結果得られる最終出力クロック信号 OUTの周波数は、 図 14に示すような特性に従って変化する。
なお、 図 1 5に示すタイミングにて加算/減算を切り換えているのは、 図 15 に示す出力クロック信号 OUT Xのように、 入力クロック信号 I Nのハイレベル の時間 T o nを越える位相ずれのクロック信号を取り扱うには、 F I FO等のメ モリを論理回路に追加接続しなければならないからである。
<第 7の実施形態 >
本発明の第 7の実施形態では、 図 16に示すように、 一つのコントロール回路
400と、 複数例えば 2つの遅延回路 500, 600と、 複数例えば 2つのセレ クタ一 5 10, 6 10を有してクロック生成回路を構成している。 セレクタ一 5 10は、 遅延回路 500に対して遅延時間を選択作動するもので、 セレクタ一 6 10は、 遅延回路 600に対して遅延時間を選択作動するものである。 遅延回路
500, 600は、 図 9〜図 1 1に示す第 1〜第 3の遅延回路 100, 200, 300をそれそれ有する。 セレクタ一 5 10, 6 10もまた、 図 9〜図 1 1に示 す第 1〜第 3のセレクタ一 140, 230, 320をそれぞれ有する。
この第 7の実施形態では、 一つのコントロール回路 400を、 2つのセレクタ — 5 10， 6 10に共用している。
このように、 例えば 2つの遅延回路 500, 600を設ける必要性としては、 半導体集積回路中の論理回路にこのスプレツドスぺクトラム回路を適用する場合 に、同一の位相差の関係のままで変化する 2つのクロックを使用するからである。 例えば、 内部回路が 1/4周期の位相差を有する 2つのクロックで動作している 場合には、 2つのクロックの位相差を維持したまま変調する必要があるからであ る。
<第 8の実施形態 >
本発明の第 8の実施形態は、 図 1 7に示すように、 上述したクロック生成回路 を含んで半導体集積回路を構成した場合の回路例を示している。
半導体集積回路内に設けられる論理回路 7 0 0は、 クロック入力端子 7 1 0よ り入力される基準クロック信号に基づいて論理作動する。半導体集積回路内には、 この論理回路 7 0 0からの信号を出力する出力回路 8 0 0が設けられる。 上述の いずれかの構成を有するクロック生成回路 8 1 0は、 出力回路 8 0 0のためのク 口ックを生成するものである。
このために、 クロック入力端子 7 1 0からの基準クロック信号がクロック生成 回路 8 1 0に入力され、 このクロック生成回路 8 1 0にて一周期の長さが異なる クロック信号が生成される。
出力回路 8 0 0は、 例えば 2つの D型フリップフロップ 8 2 0， 8 3 0と、 そ の出力端子 Qからの信号が入力される 2つのバッファ 8 4 0 , 8 5 0と、 バッフ ァ 8 4 0， 8 5 0の出力が供給される出力端子 8 6 0 , 8 7 0とを有する。
クロック生成回路 8 1 0からのクロック信号は、 2つの D型フリップフロップ 8 2 0 , 8 3 0のクロック入力端子 Cに供給される。
上記の構成により、 クロック生成回路 8 1 0からのクロック信号は、 2つの D 型フリップフロップ 8 2 0 , 8 3 0からの出力信号を転送する転送クロック信号 として機能する。 この転送クロック信号の周波数が変動していることから、 出力 端子 8 6 0 , 8 7 0を介してプリント基板上の配線を伝送される信号からの E M Iノイズを低減することが可能となる。
なお、 本発明のクロック生成回路からのクロック信号は、 半導体集積回路の出 力回路での転送クロック信号として用いられるものに限らず、 半導体集積回路内 の基準クロックとして用いることも可能である。 例えば、 クロック信号に対する 動作マージンの範囲内での使用が可能であれば、 論理回路 7 0 0の動作クロック 信号として用いることもできる。

Claims

請 求 の 範 囲
1 . 入力クロック信号を遅延させて、 異なる遅延時間だけ遅延されたクロック信 号をそれそれ出力する複数の出力端子を有する遅延回路と、
前記複数の出力端子の中から一つを選択するセレクタ一と、
前記セレクタ一での選択動作を制御するコントロール回路と、
を有し、
前記コントロール回路は所定の周期で一巡する組合せのビット出力信号を前記 セレクタ一に供給し、
前記セレクタ一にて選択される前記複数の出力端子から順次出力される出カク ロック信号の周期が、 前記ビット出力信号の組合せと対応して増加または減少さ れていることを特徴とするクロック生成回路。
2 . 請求項 1において、
前記コントロール回路は、 所定の信号をカウントするカウン夕回路を有し、 前 記カウンタ回路からのカウント値に基づいて、 前記複数の出力端子の中から、 遅 延時間を増加または減少させる一つの出力端子を選択するビット出力信号を、 前 記セレクタ一に供給することを特徴とするク口ック生成回路。
3 . 請求項 2において、
前記コントロール回路は、 遅延時間が最小となる一の出力端子と、 それ以外の 他の出力端子とを交互に選択するビット出力信号を前記セレク夕一に供給するこ とを特徴とするクロック生成回路。
4 . 請求項 2において、
前記カウン夕回路は、 前記複数の出力端子より出力される出力クロック信号の うち、 最大遅延時間を有する出力クロック信号をカウントすることを特徴とする ク口ック生成回路。
5 . 請求項 1において、
前記コントロール回路は、 前記セレクタ一に供給されるビット出力信号のビッ ト数を Nとしたとき、 （N + 1 ) 以上のビット出力を有する線形帰還シフトレジ ス夕を有し、 前記線形帰還シフトレジス夕の Nビッ ト出力信号が前記セレクタ一 に供給されることを特徴とするクロック生成回路。
6 . 請求項 2において、
前記セレクタ一にて選択された出力端子からの遅延されたクロック信号と、 前 記入カクロック信号とが入力され、 前記入力クロック信号のエッジと一致するェ ッジを有する出力クロック信号を生成する論理ゲートを有することを特徴とする ク口ック生成回路。
7 . 請求項 6において、
前記カウン夕回路は、 前記入力クロック信号をカウントすることを特徴とする クロック生成回路。
8 . 請求項 1において、
前記遅延回路の複数の出力端子の前段にそれぞれバッファが接続され、 各々の バッファにはそれそれ異なる負荷が接続されていることを特徴とするクロック生 成回路。
9 . 請求項 1において、
前記遅延回路は、 直列接続された第 1 , 第 2の遅延回路を有し、
前記第 1の遅延回路は、 第 1の遅延時間の倍数となる異なる遅延時間だけ遅延 されたクロック信号を出力する複数の第 1の出力端子を有し、
前記第 2の遅延回路は、 前記第 1の遅延時間より短い第 2の遅延時間の倍数と なる異なる遅延時間だけ、 前記第 1の遅延回路のいずれか一つの第 1の出力端子 より出力されたクロック信号をさらに遅延して出力する複数の第 2の出力端子を 有することを特徴とするクロック生成回路。
1 0 . 請求項 9において、
前記第 1の遅延回路は、 前記複数の第 1の出力端子の前段にそれそれ M (M≥ 2 ) 個のバッファが接続されて構成され、
前記第 2の遅延回路は、前記複数の第 2の出力端子の前段にそれそれ（M— 1 ) 個以下のバッファが接続されて構成されることを特徴とするク口ック生成回路。
1 1 . 請求項 1 0において、
前記第 2の遅延回路に直列接続された第 3の遅延回路を有し、 前記第 3の遅延回路は、 前記第 2の遅延時間より短い第 3の遅延時間の倍数と なる異なる遅延時間だけ、 前記第 2の遅延回路のいずれか一つの第 2の出力端子 より出力されたクロック信号をさらに遅延して出力する複数の第 3の出力端子を 有することを特徴とするク口ック生成回路。
1 2 . 請求項 1 1において、
前記第 3の遅延回路は、 前記複数の第 3の出力端子の前段に、 それぞれ異なる 負荷が接続されていることを特徴とするクロック生成回路。
1 3 . 請求項 1において、
前記コントロール回路は、 前記出力クロック信号の周波数が漸次増加及び漸次 減少するまでの周期を設定するタイマー回路を含むことを特徴とするクロック生 成回路。
1 4 . 請求項 1 3において、
前記コントロール回路は、
前記出力クロック信号の周波数を漸次増加または減少させるビット出力信号を 得るための加減算回路と、
前記加減算回路での加算/減算を切り換える加減算切換回路と、
を有することを特徴とするクロック生成回路。
1 5 . 請求項 1 4において、
前記入力クロック信号と前記出力クロック信号との位相差を比較する位相比較 回路をさらに有し、 前記位相比較回路は、 前記位相差が一定値を越える時に、 前 記加減算切換回路に切換信号を出力することを特徴とするクロック生成回路。
1 6 . 請求項 1乃至 1 5のいずれかに記載のクロック生成回路を有することを特 徴とする半導体集積回路。
1 7 . 請求項 1 6において、
論理回路と、 論理回路からの信号を外部に出力する出力回路とを有し、 前記ク口ック生成回路からの出力クロック信号は、 前記出力回路の転送ク口ッ ク信号として用いられることを特徴とする半導体集積回路。
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