JP2008021194A

JP2008021194A - クロック変調回路

Info

Publication number: JP2008021194A
Application number: JP2006193480A
Authority: JP
Inventors: Takakimi Fukushima; 崇仁福島
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2006-07-14
Filing date: 2006-07-14
Publication date: 2008-01-31

Abstract

【課題】安定した周波数変調特性を実現し、ＥＭＩノイズ低減特性を大幅に向上させる。
【解決手段】制御回路４と、制御回路４によって遅延時間が切り替えられ且つ可変キャパシタＣ２，Ｃ４をもつ第１の遅延回路２と、第１の遅延回路２と同じ構成の第２の遅延回路３と、位相比較器４と、ローパスフィルタ６を備える。第２の遅延回路３の入出力クロックの位相が位相比較器５で一致するようにローパスフィルタ６から出力する制御電圧ＶＣで第２の遅延回路３の可変キャパシタＣ２，Ｃ４を制御する。同時に、この制御電圧ＶＣで第１の遅延回路２の可変キャパシタＣ２，Ｃ４を制御し、遅延時間が電源電圧、温度、製造バラツキの影響を受けないようにする。
【選択図】図１

Description

本発明は、遅延回路を用いたスペクトラム拡散型のクロック変調回路（ＳＳＣＧ：Spread Spectrum Clock Generator）に関するものである。

電子機器内のクロックが単一周波数の場合、その周波数およびその高調波での輻射が大きくなり、ＥＭＩ（Electro Magnetic Interference）ノイズが発生するところから、特別のＥＭＩ対策部品が必要となる。そこで、従来ではクロック変調回路によって、クロック周波数を僅かに変動させる周波数変調を行うことで、クロックの周波数スペクトルを拡散させ、ＥＭＩノイズのピーク値を低下させることを図っている。

一般的なクロック周波数変調プロファイルとしては、図５(a)に示すセンタースプレッドと図５(b)に示すダウンスプレッドがある。センタースプレッドは、クロック周波数をその基本周波数ｆｏを中心として上下対称に変調させるもので、基本クロックと変調クロックの位相差は変調周期毎に一致する。このプロファイルは、ＰＬＬを用いた回路や遅延素子を用いたクロック変調回路で実現される。

また、ダウンスプレッドは、クロック周波数をその基本周波数ｆｏよりも常に低い周波数となるよう変調させるもので、基本クロックとの位相差は広がる一方（変調クロックが常に遅れる）となる。このプロファイルに関しても、ＰＬＬを用いた回路や遅延素子を用いたクロック変調回路で実現される。

遅延素子を用いたクロック変調回路として、特許文献１に記載がある。これは、入力クロックを異なった遅延時間で複数の出力端子から出力する遅延回路と、この複数の出力端子の中から１つを選択するセレクタと、そのセレクタを制御するため所定の周期で一巡する組み合わせのビット出力をそのセレクタに供給するコントロール回路とによって構成したクロック生成回路であり、コントロール回路は入出力のクロック信号の位相差を位相比較器でモニタし、その出力信号を加減算器に加え、入出力クロック信号の位相差がある一定値を超えないことを目的としている。
ＷＯ００／４５２４６号公報

しかしながら、遅延素子を用いたクロック変調回路では、その遅延時間が電源電圧、温度、製造バラツキ等の変動の影響を受け易く、安定した周波数変調特性を得ることができなかった。すなわち、変調度を均一に保つことができず、特性が劣化して、スペクトラム波形に大きなピークが発生する等の問題があった。一方で、基準入力クロックに対して、出力クロックの位相差が各種変動によって増大することを想定すると、周辺回路のマージンを大きくとる必要が生じ、周辺回路の面積増大につながり、コスト増大を招く問題があった。例えば、マージンをとるために図６に示すようにクロック変調回路１０によってＦＩＦＯ２０を制御してデータ系を合わせる場合、そのＦＩＦＯ２０の段数を大きくする必要があった。

本発明の目的は、安定した周波数変調特性を実現でき、ＥＭＩノイズ低減特性を大幅に向上させたクロック変調回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、複数の遅延時間のうちから１つの遅延時間を選択可能な第１の遅延回路と、該第１の遅延回路の前記複数の遅延時間の内から所定数の遅延時間を切替選択する制御回路とを備え、前記第１の遅延回路に入力クロックを入力させて周波数変調させた出力クロックを得るようにしたクロック変調回路において、前記第１の遅延回路内に、該第１の遅延回路の遅延変動補償用の遅延調整手段を設けたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のクロック変調回路において、前記第１の遅延回路と同一構成で且つ１つの遅延時間を選択した第２の遅延回路を備え、前記入力クロックを該第２の遅延回路で遅延させたクロックと前記入力クロックとの位相差に相当する制御信号で該位相差が零となるよう該第２の遅延回路の前記遅延調整手段を制御するときの該制御信号により、前記第１の遅延回路の前記遅延調整手段を制御することを特徴とする。
請求項３にかかる発明は、請求項１に記載のクロック変調回路において、前記入力クロックを前記第１の遅延回路で遅延させたクロックと前記入力クロックとの位相差に相当する制御信号で該位相差が零となるよう前記第１の遅延回路の前記遅延調整手段を制御することを特徴とする。

本発明によれば、遅延調整手段によって第１の遅延回路の遅延時間の変動が補償できるので、電源電圧、温度、製造バラツキ等の影響を受けることなく、安定した周波数変調特性を実現でき、ＥＭＩノイズ低減特性が大幅に向上する。このため、周辺回路規模を削減できる。例えば、図６に示したＦＩＦＯ２０の段数を約１／２に削減することができる。

図１は本発明の１つの実施例のクロック変調回路の構成を示すブロック図である。１は入力クロックを増幅する入力バッファ、２は第１の遅延回路、３は第２の遅延回路、４は制御回路、５は位相比較器、６はローパスフィルタ、７は出力バッファである。第１の遅延回路２と第２の遅延回路３は同一構成である。また、第２の遅延回路３と位相比較器５とローパスフィルタ６はＤＬＬ回路を構成する。

入力クロックは、入力バッファ１を介して制御回路４、第１および第２の遅延回路２，３、並びに位相比較器５に入力される。第１の遅延回路２は制御回路４によってその遅延時間が例えば順次および逆順次で巡回的に、切替選択され、これによって入力クロックが周波数変調されて出力され、出力バッファ７で増幅される。また、位相比較器５は入力クロックを基準クロックとして第２の遅延回路３で遅延されたクロックの位相を比較し、その位相差に対応した信号がローパスフィルタ６で平滑されて、そのローパスフィルタ６からアナログの制御電圧ＶＣが出力され、この制御電圧ＶＣによって第１および第２の遅延回路２，３の遅延時間が調整される。

第１および第２の遅延回路２，３は、図２に示すように、アンド回路ＡＮＤ１〜ＡＮＤ８、ナンド回路ＮＡＮＤ１〜ＮＡＮＤ９により構成されている。ＡＮＤ１とＮＡＮＤ１の組、ＡＮＤ２とＮＡＮＤ２の組、・・・、ＡＮＤ８とＮＡＮＤ８の組がそれぞれ遅延部を構成し、ここでは８段の遅延部が設けられている。アンド回路ＡＮＤ１〜ＡＮＤ８は図３に示すような構成であり、制御電圧ＶＣによりその遅延が制御される。図３において、ＮＡＮＤ１１，ＮＡＮＤ１２はナンド回路、Ｃ１，Ｃ３は固定キャパシタ、Ｃ２，Ｃ４は制御電圧ＶＣにより容量値が変化する可変キャパシタ（遅延調整手段）である。可変キャパシタＣ２，Ｃ４には可変容量ダイオード等の電圧可変容量素子が使用される。

この第１および第２の遅延回路２，３では、ＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ８の一方の入力端子にクロックが入力されるので、他方の入力端子を“Ｌ”に設定しておけば、該一方の入力端子の論理如何に拘わらずその出力は“Ｈ”となって対応するアンド回路のゲートを開く。

よって、ナンド回路ＮＡＮＤ１〜ＮＡＮＤ８のいずれか１つの他方の入力端子、例えばＮＡＮＤ２の他方の入力端子ｃ２のみを“Ｈ”に設定すれば、そのＮＡＮＤ２の一方の入力端子ｃ１に入力しているクロックがそこで反転されてアンド回路ＡＮＤ２に入力され、アンド回路ＡＮＤ２〜ＡＮＤ８による遅延を受け、ＮＡＮＤ９により再度反転されてから出力される。従って、このときはアンド回路ＡＮＤ２〜ＡＮＤ８の７段およびＮＡＮＤ２，ＮＡＮＤ９の遅延を受けることになる。

また、ＮＡＮＤ５の他方の入力端子ｂ２のみを“Ｈ”に設定すれば、そのＮＡＮＤ５の一方の入力端子ｂ１に入力されているクロックがそこで反転されてアンド回路ＡＮＤ５に入力され、アンド回路ＡＮＤ５〜ＡＮＤ８の４段およびＮＡＮＤ５，ＮＡＮＤ９の遅延を受けることになる。さらに、ＮＡＮＤ７の他方の入力端子ａ２のみを“Ｈ”に設定すれば、そのＮＡＮＤ７の一方の入力端子ａ１に入力されているクロックがそこで反転されてアンド回路ＡＮＤ７に入力され、アンド回路ＡＮＤ７〜ＡＮＤ８の２段およびＮＡＮＤ７，ＮＡＮＤ９の遅延を受けることになる。

このように、第１および第２の遅延回路２，３では、ナンド回路ＮＡＮＤ１〜ＮＡＮＤ８のいずれの１つの他方の入力端子を“Ｈ”に制御するかによって、クロックに対する遅延時間設定することができる。

第１の遅延回路２においては、この制御は制御回路４によって、入力クロックのタイミングに合わせて、例えば前記した入力端子ｃ２，ｂ２，ａ２を逐次切り替えて選択し“Ｈ”に設定する。これにより、変調の１サイクル毎に周期を変化させることができるので、入力クロックに対して周波数変調を行った出力クロックを得ることができる。

一方、第２の遅延回路３はナンド回路ＮＡＮＤ１〜ＮＡＮＤ８の他方の入力端子のいずれか１つが固定的に選択されるが、そのいずれを選択するかは、どの程度の周波数変調度が要求されるかによって決められる。

この第２の遅延回路３の出力クロックは、入力クロックと共に位相比較器５に入力されそこで位相比較が行われ、その位相差信号がローパスフィルタ６で平滑されてアナログの制御電圧ＶＣとなる。位相比較器５の両入力の位相差が０（＝２π）になるとき、このＤＬＬ回路はロックされる。このときの制御電圧ＶＣは、第２の遅延回路３のアンド回路ＡＮＤ１〜ＡＮＤ８の可変キャパシタＣ２，Ｃ４の容量を変化させ、その遅延時間を調整する。例えば、第２の遅延回路３の出力クロックが入力クロックに対して遅れている場合は、例えば制御電圧ＶＣが上昇して可変キャパシタＣ２，Ｃ４の容量値が減少し、第２の遅延回路３の遅延時間が減少して、その出力クロックが入力クロックと同位相となるように補正される。なお、この制御方向は逆の場合も可能である。いずれにせよ、第２の遅延回路３の出力クロックが入力クロックと同位相となるよう、その第２の遅延回路３の遅延時間が調整される。このとき入力クロックは安定しているので、第２の遅延回路３の遅延時間は、電源電圧、温度、製造バラツキの影響を受けることなく、一定値となる。

第１の遅延回路２のアンド回路ＡＮＤ１〜ＡＮＤ８の可変キャパシタＣ２，Ｃ４にも、前記した制御電圧ＶＣが印加しているので、上記と同様に各アンド回路ＡＮＤ１〜ＡＮＤ８の遅延時間も常に一定値に制御される。

従って、第１および第２の遅延回路２，３に電源電圧や温度の変動、製造バラツキ等があったとしても、その影響を受けない安定した遅延特性を持たせることができる。よって、周波数変調特性のうちの変調度に関して、各種変動の影響を受けない安定した特性を得ることができる。このため、ＥＭＩノイズ低減特性が大幅に向上し、周辺回路規模を削減できる。例えば、図５に示したＦＩＦＯ２０の段数を約１／２程度に削減することができる。

図４は別の実施例のクロック変調回路の構成を示すブロック図である。ここでは、前記した実施例の多入力１出力の形式の遅延回路２，３に代えて、前記特許文献１で紹介されたような、１入力多出力の形式の１個の遅延回路８を使用した。その遅延回路８は複数の直列接続の遅延素子８１と各遅延素子８１の出力の内の１つを選択して出力するセレクタ８２を備える。制御回路４Ａは、セレクタ８２が選択する遅延素子８１の段数を周期的に切り替える。その遅延回路８の各遅延素子８１に前記した可変キャパシタＣ２，Ｃ４相当の可変容量素子を設けて制御電圧ＶＣで同様に制御することにより、同様に電源電圧や温度の変動、製造バラツキ等の影響を回避することができ、安定した周波数変調特性を得ることができる。この実施例では、１個の遅延回路８で前記した第１，第２の遅延回路２，３の動作を兼用させることができる。なお、位相比較器５に入力させる信号としては、クロックのほぼ１周期分に相当する段数目の遅延素子８１の出力を使用すればよい。

本発明の１つの実施例のクロック変調回路のブロック図である。図１の第１および第２の遅延回路の具体的な回路図である。図２のアンド回路ＡＮＤ１〜ＡＮＤ８の具体的な回路図である。本発明の別の実施例のクロック変調回路のブロック図である。クロックの周波数変調特性図である。クロック変調回路によってＦＩＦＯを制御してデータ系を合わせる回路のブロック図である。

符号の説明

１：入力バッファ
２：第１の遅延回路
３：第２の遅延回路
４，４Ａ：制御回路
５：位相比較器
６：ローパスフィルタ
７：出力バッファ
８：遅延回路、８１：遅延素子、８２：セレクタ

Claims

複数の遅延時間のうちから１つの遅延時間を選択可能な第１の遅延回路と、該第１の遅延回路の前記複数の遅延時間の内から所定数の遅延時間を切替選択する制御回路とを備え、前記第１の遅延回路に入力クロックを入力させて周波数変調させた出力クロックを得るようにしたクロック変調回路において、
前記第１の遅延回路内に、該第１の遅延回路の遅延変動補償用の遅延調整手段を設けたことを特徴とするクロック変調回路。
請求項１に記載のクロック変調回路において、
前記第１の遅延回路と同一構成で且つ１つの遅延時間を選択した第２の遅延回路を備え、前記入力クロックを該第２の遅延回路で遅延させたクロックと前記入力クロックとの位相差に相当する制御信号で該位相差が零となるよう該第２の遅延回路の前記遅延調整手段を制御するときの該制御信号により、前記第１の遅延回路の前記遅延調整手段を制御することを特徴とするクロック変調回路。
請求項１に記載のクロック変調回路において、
前記入力クロックを前記第１の遅延回路で遅延させたクロックと前記入力クロックとの位相差に相当する制御信号で該位相差が零となるよう前記第１の遅延回路の前記遅延調整手段を制御することを特徴とするクロック変調回路。