JP2008277960A - クロック周波数拡散装置 - Google Patents
クロック周波数拡散装置 Download PDFInfo
- Publication number
- JP2008277960A JP2008277960A JP2007116660A JP2007116660A JP2008277960A JP 2008277960 A JP2008277960 A JP 2008277960A JP 2007116660 A JP2007116660 A JP 2007116660A JP 2007116660 A JP2007116660 A JP 2007116660A JP 2008277960 A JP2008277960 A JP 2008277960A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- frequency
- random number
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B15/00—Suppression or limitation of noise or interference
- H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
- H04B15/04—Reducing interference from electric apparatus by means located at or near the interfering apparatus the interference being caused by substantially sinusoidal oscillations, e.g. in a receiver or in a tape-recorder
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【解決手段】クロック周波数拡散装置は、入力クロック信号Clk_inを遅延させて位相の異なる複数のクロックClkd[15:0]を生成して出力する複数位相クロック生成器40と、複数のクロックClkd[15:0]に基づき任意の乱数Cnt1[3:0]を発生して出力する乱数発生器50と、乱数Cnt1[3:0]に基づき、複数のクロックClkd[15:0]を選択してクロックClkn,Clkpを出力するクロックセレクタ60と、クロックClkn,Clkpに応答した論理値を有する拡散された周波数の出力クロックClkoを生成して出力するクロック生成器70とを有している。
【選択図】図1
Description
このクロック周波数拡散装置は、入力クロックClk_inをカウント(計数)するアップダウンカウンタ1を有している。アップダウンカウンタ1は、リセット信号Rstbによりリセットされ、入力クロックClk_inをカウントアップ及びカウントダウンして単調増加、単調減少の4ビットのデータCnt1[3:0]を生成するカウンタであり、この出力側に電圧デジタル/アナログ変換器(以下「電圧DAC」という。)2が接続されている。電圧DAC2は、カウントされたデータCnt1[3:0]のデジタル電圧をアナログ電圧VCTRLに変換する回路であり、この出力側に電圧/周波数変換器3が接続されている。電圧/周波数変換器3は、アナログ電圧VCTRLの周波数を変換して、入力クロックClk_inの周波数が拡散された出力クロックClkoを出力する回路である。
図14は、特許文献2に記載された従来のパッシブ型有機表示装置を示す概略の構成図である。
を順に走査(スキャン)する複数の走査スイッチ31(=31−0,31−1,31−2,・・・,31−99)を有し、各走査スイッチ31は、発光制御回路6から出力される切替え信号S6bにより切り替えられて、各表示ラインCOM[99:0]と逆バイアス電圧V2又はGNDとを切り替え接続する。
の交点位置のEL素子11−00を発光させる場合、先ず、走査スイッチ31−0がGND側に切り替えられ、表示ラインCOM[0] が走査される。一方、陽極線CL0には、駆動スイッチ22−0によって定電流源21−0が接続される。又、他の表示ラインCOM[1]
,COM[2],・・・には、走査スイッチ31−1,31−2,・・・により逆バイアス電圧V2が印加されると共に、他の陽極線CL1,CL2,・・・が、駆動スイッチ22−1,22−2,・・・によりGND側に接続される。これにより、EL素子11−00のみが順方向にバイアスされて発光し、他のEL素子11は、定電流源21−1,21−2,・・・から定電流が供給されないために発光しない。
における1フレームの時間幅、1Hは、各走査スイッチ31のオン期間(選択期間)である。表示ラインCOM[0]〜COM[99]は、論理“L”出力の時発光(オン)して、論理“H”出力の時オフする。
図15において、パッシブ型ELの陰極駆動波形の表示ラインCOM[49]、表示ラインCOM[50]付近の条件である。1H選択時は、出力クロック表示ラインの周波数が5MHz、1Vは表示ラインCOM[0]
選択〜COM[99] 選択期間の平均値なので、
Clko=5MHz (1Clko=200nS)
1V=10mS 50,000×1Clko
1H=100uS 500×1Clko
となる。
図15のパッシブ型ELの陰極駆動波形の表示ラインCOM[0] 付近の条件である。1Vは表示ラインCOM[0] 選択〜COM[99] 選択期間の平均値なので、
Clko=4.75MHz (1Clko=210nS)
1V=10mS 50,000×1Clko
1H=105uS 500×1Clko
となる。
図15のパッシブ型ELの陰極駆動波形の表示ラインCOM[99] 付近の条件である。1Vは表示ラインCOM[0] 選択〜COM[99] 選択期間の平均値なので、
Clko=5.25MHz (1Clko=190nS)
1V=10mS 50,000×1Clko
1H=95uS 500×1Clko
となる。
1V=表示条件1〜表示条件3
1H=表示条件3
オン/オフ比=95/10000 0.0095
1V=表示条件1〜表示条件3
1H=表示条件2
オン/オフ比=105/10000 0.0105
となり、オン/オフ比の最大、最小ばらつきは、10%程度の輝度ばらつきが発生する。
特許文献1に記載された位相変調クロックパルス発生器は、源振のクロックをセレクタで選択している構成である。そのため、クロックのデューティは一定のクロックが出力される。クロックをセレクタで選択しただけの回路構成のため、基本クロックの高調波成分のEMIが発生する。
図1は、本発明の実施例1を示すクロック周波数拡散装置の概略の構成図である。
本実施例1のクロック周波数拡散装置は、入力クロックClk_inを遅延させて位相の異なる複数(例えば、16個)の第1のクロックClkd[15:0] を生成して出力する複数位相クロック生成手段(例えば、多位相クロック生成器)40を有し、この出力側に、出力クロックClkoを出力する出力手段が接続されている。
を選択して第2のクロック(例えば、立ち下がりエッジとこれに対して逆相の立ち上がりエッジとの2種類のクロックClkn,Clkp)を出力する回路であり、この出力側に、クロック生成器70が接続されている。クロック生成器70は、リセット信号Rstbによりリセットされ、第2のクロックClkn,Clkpに応答した論理値を有する拡散された周波数の出力クロックClkoを生成して出力する回路である。
この多位相クロック生成器40は、入力クロックClk_inを遅延させて位相の異なる16ビットの第1のクロックClkd[15:0]
を生成する回路であり、例えば、16個の遅延回路DL0〜DL15が縦続接続され、各遅延回路DL0〜DL15の出力信号がタップ(端子)Tapから出力される構成になっている。
このクロックセレクタ60は、4ビットの乱数Cnt1[3:0]に基づき、複数の第1のクロックClkd[15:0]
を選択して立ち上がりエッジの第2のクロックClkpを出力する第1のセレクタ61と、4ビットの乱数Cnt1[3:0]に基づき、複数の第1のクロックClkd[15:0]
を選択して立ち下がりエッジの第2のクロックClknを出力する第2のセレクタ62とにより、構成されている。
)に対する立ち下がりエッジの出力(Clkn)の真理値表を示す図である。図4−2は、図3のセレクタ61において入力(Cnt1[3:0],Clkd[15:0] )に対する立ち上がりエッジの出力(Clkp)の真理値表を示す図である。図5は、図1中のクロック生成器70において入力条件(Rstb,Clkp,Clkn)に対する出力状態(Clko)の真理値表を示す図である。
本実施例1のクロック周波数拡散装置の動作では、先ず、リセット信号Rstbを“L”に設定して、乱数発生器50、及びクロック生成器70を初期化する。
がタップTapから出力される。
が出力される。
の立ち下がりを遅延させたタイミングでカウントし、乱数Cnt1[3:0]を発生する。この乱数発生器50では、例えば、127クロックで1順する乱数Cnt1[3:0]を発生し、クロックClkd[15:0]
の切り替わりタイミングと競合しないタイミングに調整され、乱数Cnt1[3:0]をカウントアップする。
が選択されてクロックClkn,Clkpが出力される。一方のセレクタ62は、図4−1に示す真理値表の値を選択してクロックClknを出力する。他方のセレクタ61は、図4−2に示す真理値表の値を選択してクロックClknを出力する。
Tcycle=TBaseCycle+DL0+DL1+DL2+DL3
となる。ここで、例えば、入力クロックClk_inが5MHzの場合は、TBaseCycleは200nS、遅延回路DL0〜DL15の遅延時間をそれぞれ1.25nSとすると、サイクル時間はTcycle=206nSとなる。
本実施例1によれば、次の(A)〜(C)のような効果がある。
図14に示すような従来のパッシブ型有機表示装置におけるクロック発生器5を、例えば、本実施例1のクロック周波数拡散装置により構成すれば、フレーム周波数変動とオン/オフ比の変動を抑え込むことができる。クロック変動の時間ずれは、源振(5MHz)に対するディレイ(遅延)クロックである。このため、クロックを例えば図14の発光制御回路6にてカウントしても、時間ずれは積算せずに、最大でも±20nSである。
表示条件1は、1Vの立ち上がり、立ち下がり、1Hの立ち上がり、立ち下がりタイミングで、クロックディレイがない条件である。
出力クロックClko=5MHz (1Clko=200nS)
1V=10mS 50,000×1Clko
1H=100uS 500×1Clko
表示条件2は、1V,1Hの立ち上がりタイミングでクロックディレイが0nS(最小)、1V,1Hの立ち下がりタイミングでクロックディレイが20nS(最大)の場合の条件である。
出力クロックClko=5MHz (1Clko=200nS )
1V=10.00002mS 50,000×1Clko+20nS
1H=100.02μS 500×1Clko+20nS
表示条件3は、1V,1Hの立ち上がりタイミングでクロックディレイが20nS(最大)、1V,1Hの立ち下がりタイミングでクロックディレイが0nS(最小)の場合の条件である。
出力クロックClko=5MHz (1Clko=200nS)
1V=9.99998mS 50,000×1Clko−20nS
1H=99.98uS 500×1Clko−20Ns
1V=表示条件2
1H=表示条件3
オン/オフ比=99.98/10000.02 0.009998
1V=表示条件3
1H=表示条件2
オン/オフ比=100.02/9999.98 0.010002
となり、オン/オフ比の最大、最小ばらつきは、0.02%程度の輝度ばらつきとなり、従来に比べて、本実施例1の方が、輝度ばらつきが小さいことが分かる。
これらの図8及び図9に示すように、本実施例1によれば、多位相クロックの段数が少なくても、効率よく周波数を拡散することができる。つまり、従来の図13の経過時間対周波数グラフを示す図と同程度の周波数拡散効果を持ちつつ、輝度ばらつきを低減することができる。
本発明は、上記実施例1に限定されず、例えば、図1のクロック周波数拡散装置を構成する各回路ブロックを図示以外の回路構成に変更したり、本実施例1のクロック周波数拡散装置の出力クロックClkoを他の形式の表示装置や、あるいは表示装置以外の他の装置等に利用する等、種々の利用形態や変形が可能である。
6 発光制御回路
10 表示パネル
20 陽極駆動回路
30 陰極駆動回路
40 多位相クロック生成器
50 乱数発生器
60 クロックセレクタ
61,62 セレクタ
70 クロック生成器
Claims (3)
- 入力クロック信号から位相の異なる複数の第1のクロック信号を生成して出力する複数位相クロック生成手段と、
任意の乱数に基づき、前記複数の第1のクロック信号を切り替えて、拡散された周波数の出力クロック信号を出力する出力手段と、
を有することを特徴とするクロック周波数拡散装置。 - 前記複数位相クロック生成器は、
前記入力クロック信号を遅延させて位相の異なる前記複数の第1のクロック信号を生成して出力する構成であり、
前記出力手段は、
前記複数の第1のクロック信号に基づき前記任意の乱数を発生して出力する乱数発生器と、
前記乱数に基づき、前記複数の第1のクロック信号を選択して第2のクロック信号を出力するクロックセレクタと、
前記第2のクロック信号に応答した論理値を有する拡散された周波数の前記出力クロック信号を生成して出力するクロック生成器と、
を有することを特徴とする請求項1記載のクロック周波数拡散装置。 - 前記クロックセレクタは、前記乱数に基づき、前記複数の第1のクロック信号を選択して、立ち下がりエッジとこれに対して逆相の立ち上がりエッジとの2種類の前記第2のクロック信号を出力する構成であり、
前記クロック生成器は、前記2種類の第2のクロック信号に応答した論理値を有する拡散された周波数の前記出力クロック信号を生成して出力する構成であることを特徴とする請求項2記載のクロック周波数拡散装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007116660A JP4982239B2 (ja) | 2007-04-26 | 2007-04-26 | クロック周波数拡散装置 |
US12/033,050 US8164376B2 (en) | 2007-04-26 | 2008-02-19 | Clock frequency diffusing device |
CN200810084509.3A CN101295971B (zh) | 2007-04-26 | 2008-03-21 | 时钟频率扩展装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007116660A JP4982239B2 (ja) | 2007-04-26 | 2007-04-26 | クロック周波数拡散装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008277960A true JP2008277960A (ja) | 2008-11-13 |
JP4982239B2 JP4982239B2 (ja) | 2012-07-25 |
Family
ID=39886212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007116660A Active JP4982239B2 (ja) | 2007-04-26 | 2007-04-26 | クロック周波数拡散装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8164376B2 (ja) |
JP (1) | JP4982239B2 (ja) |
CN (1) | CN101295971B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013258544A (ja) * | 2012-06-12 | 2013-12-26 | Asahi Kasei Electronics Co Ltd | クロック変調回路 |
WO2018181149A1 (ja) * | 2017-03-28 | 2018-10-04 | 株式会社デンソー | 周波数拡散回路 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7761057B2 (en) * | 2006-09-30 | 2010-07-20 | Intel Corporation | Managing system clocks to reduce RFI |
US7804920B2 (en) * | 2007-03-30 | 2010-09-28 | Intel Corporation | Closed loop adaptive clock RFI mitigation |
TWI504154B (zh) * | 2010-07-30 | 2015-10-11 | Realtek Semiconductor Corp | 多相位時脈切換裝置與其方法 |
CN102377425B (zh) * | 2010-08-09 | 2014-07-16 | 瑞昱半导体股份有限公司 | 多相位时钟切换装置及其方法 |
CN105376190B (zh) * | 2014-07-31 | 2018-06-05 | 展讯通信(上海)有限公司 | 基于gmsk调制的通信方法及固定频率的检测方法 |
CN104851402B (zh) * | 2015-05-27 | 2017-03-15 | 深圳市华星光电技术有限公司 | 一种多相位时钟产生电路及液晶显示面板 |
JP2017054455A (ja) | 2015-09-11 | 2017-03-16 | 株式会社東芝 | クロック生成回路及び無線受信機 |
CN105406841A (zh) * | 2015-11-20 | 2016-03-16 | 芜湖锐芯电子科技有限公司 | 一种高精度时钟相位控制电路 |
KR102627585B1 (ko) * | 2016-05-27 | 2024-01-25 | 삼성전자주식회사 | 부 채널 분석 공격을 방지하기 위한 암호화/복호화 연산을 수행하는 전자 회로 및 그것을 포함하는 전자 장치 |
US10891396B2 (en) * | 2016-05-27 | 2021-01-12 | Samsung Electronics Co., Ltd. | Electronic circuit performing encryption/decryption operation to prevent side- channel analysis attack, and electronic device including the same |
US20180040267A1 (en) * | 2016-08-04 | 2018-02-08 | Raydium Semiconductor Corporation | Display apparatus and driving circuit thereof |
US9698792B1 (en) * | 2016-11-22 | 2017-07-04 | Nxp B.V. | System and method for clocking digital logic circuits |
CN111092618A (zh) * | 2019-12-23 | 2020-05-01 | 珠海全志科技股份有限公司 | 片上系统调频设备的频率调整方法及装置 |
CN112311398B (zh) * | 2020-09-27 | 2023-09-22 | 电子科技大学 | 一种dds数字信号生成速率翻倍的方法及系统 |
CN114048470B (zh) * | 2022-01-13 | 2022-06-24 | 浙江大学 | 基于tdc模块的硬件攻击的防御方法及装置、电子设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202652A (ja) * | 1993-12-20 | 1995-08-04 | Hewlett Packard Co <Hp> | 位相変調クロックパルス発生器 |
JPH11282565A (ja) * | 1998-01-21 | 1999-10-15 | Mannesmann Vdo Ag | クロック変調装置 |
WO2000045246A1 (en) * | 1999-01-29 | 2000-08-03 | Seiko Epson Corporation | Clock generator circuit and integrated circuit using clock generator |
JP2005165747A (ja) * | 2003-12-03 | 2005-06-23 | Canon Inc | 検証システム |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5291187A (en) * | 1991-05-06 | 1994-03-01 | Compaq Computer Corporation | High-speed video display system |
DE4442403C2 (de) * | 1994-11-30 | 1997-01-23 | Itt Ind Gmbh Deutsche | Taktgenerator zur Erzeugung eines störstrahlarmen Systemtaktes |
US6737904B1 (en) * | 1999-11-12 | 2004-05-18 | Koninklijke Philips Electronics N.V. | Clock circuit, GSM phone, and methods of reducing electromagnetic interference |
US7123307B1 (en) * | 2001-02-23 | 2006-10-17 | Silicon Image, Inc. | Clock jitter limiting scheme in video transmission through multiple stages |
JP2004348466A (ja) * | 2003-05-22 | 2004-12-09 | Konica Minolta Business Technologies Inc | クロック信号分配回路及び半導体集積回路 |
JP2004362391A (ja) * | 2003-06-06 | 2004-12-24 | Konica Minolta Business Technologies Inc | データ転送装置 |
JP2005156859A (ja) | 2003-11-25 | 2005-06-16 | Tohoku Pioneer Corp | 自発光表示パネルの駆動装置および駆動方法 |
US7095264B2 (en) * | 2003-12-02 | 2006-08-22 | International Business Machines Corporation | Programmable jitter signal generator |
JP4575795B2 (ja) * | 2005-01-31 | 2010-11-04 | パナソニック株式会社 | クロック供給回路、半導体システムおよびその設計方法 |
-
2007
- 2007-04-26 JP JP2007116660A patent/JP4982239B2/ja active Active
-
2008
- 2008-02-19 US US12/033,050 patent/US8164376B2/en active Active
- 2008-03-21 CN CN200810084509.3A patent/CN101295971B/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202652A (ja) * | 1993-12-20 | 1995-08-04 | Hewlett Packard Co <Hp> | 位相変調クロックパルス発生器 |
JPH11282565A (ja) * | 1998-01-21 | 1999-10-15 | Mannesmann Vdo Ag | クロック変調装置 |
WO2000045246A1 (en) * | 1999-01-29 | 2000-08-03 | Seiko Epson Corporation | Clock generator circuit and integrated circuit using clock generator |
JP2005165747A (ja) * | 2003-12-03 | 2005-06-23 | Canon Inc | 検証システム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013258544A (ja) * | 2012-06-12 | 2013-12-26 | Asahi Kasei Electronics Co Ltd | クロック変調回路 |
WO2018181149A1 (ja) * | 2017-03-28 | 2018-10-04 | 株式会社デンソー | 周波数拡散回路 |
Also Published As
Publication number | Publication date |
---|---|
CN101295971B (zh) | 2013-02-13 |
US8164376B2 (en) | 2012-04-24 |
CN101295971A (zh) | 2008-10-29 |
JP4982239B2 (ja) | 2012-07-25 |
US20080265968A1 (en) | 2008-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4982239B2 (ja) | クロック周波数拡散装置 | |
US7576620B2 (en) | Pseudo random clock generator | |
TWI431603B (zh) | 用於液晶顯示器之昇壓型轉換器 | |
KR100691634B1 (ko) | Lcd 백라이트 인버터 구동회로 | |
CN110322829A (zh) | 发光二极管的脉宽调制控制 | |
US20120098869A1 (en) | Light Emitting Diode Circuit, Light Emitting Diode Driving Circuit, and Method for Driving Light Emitting Diode Channels | |
US9047152B2 (en) | Delay device, method, and random number generator using the same | |
TW200937815A (en) | Adaptive-gain step-up/down switched-capacitor DC/DC converters | |
KR101829578B1 (ko) | 액정 백라이트용 led의 구동 회로, 그 제어 회로, 전자 기기 | |
WO2018176921A1 (zh) | 信号生成电路及信号生成方法、发光装置驱动电路及显示装置 | |
JP6031532B2 (ja) | 電圧交番パルスの出力に用いられるデバイス及び方法 | |
US8525609B1 (en) | Pulse width modulation circuits, systems and methods | |
JP2007259435A (ja) | スプレッドスペクトラムクロッキングに使われる遅延された高周波クロック信号を発生させる方法、回路、及びシステム | |
KR20110114075A (ko) | 백라이트 유닛 및 이를 포함한 디스플레이 장치 | |
RU2013157942A (ru) | Управление рабочими точками цифрового масштабирования напряжения и частоты | |
CN107818758A (zh) | 移位寄存器单元、发光驱动电路及显示面板 | |
JP2003153526A (ja) | スイッチングレギュレータ回路 | |
CN100359599C (zh) | 电源供给装置及其电源供给方法 | |
US7061293B2 (en) | Spread spectrum clock generating circuit | |
JP2004192202A (ja) | クロック信号分配回路および半導体集積回路 | |
CN113870784B (zh) | 一种显示装置和驱动方法 | |
US20210328504A1 (en) | Driving circuit with emi reduction | |
JP5331696B2 (ja) | バックライト・デバイスおよびバックライト・ディスプレイ用の複数の発光ダイオード要素からなるセット | |
JP2015109146A (ja) | 照明装置 | |
KR0181358B1 (ko) | 복수의 정전압원 발생장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081218 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090423 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100319 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110816 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111014 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120327 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120423 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150427 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4982239 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |