CN107818758A - 移位寄存器单元、发光驱动电路及显示面板 - Google Patents

移位寄存器单元、发光驱动电路及显示面板 Download PDF

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Abstract

本公开提出了一种移位寄存器单元、应用该移位寄存器单元的发光驱动电路以及应用该发光驱动电路的显示面板。该移位寄存器单元包括第一晶体管至第八晶体管以及第一至第三电容。本公开的示例实施方式中，利用较少的晶体管和电容组成移位寄存单元，因此可以使移位寄存器单元及由移位寄存器单元组成的发光驱动电路的布线面积减小，利用该移位寄存器单元组成的GIP电路可提供更稳定的发光使能信号，令显示效果更加稳定，同时为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的发光驱动电路的结构，从而可以简化制备工艺，压缩制备成本。

Description

移位寄存器单元、发光驱动电路及显示面板
技术领域
本公开涉及显示技术领域，具体而言，涉及一种移位寄存器单元、应用该移位寄存器单元的发光驱动电路以及应用该发光驱动电路的显示面板。
背景技术
随着光学技术与半导体技术的发展，液晶显示面板(Liquid Crystal Display，LCD)以及有机发光二极管显示面板(Organic Light Emitting Diode，OLED)等平板显示面板由于具有形体更轻薄、成本和能耗更低、反应速度更快、色纯度和亮度更优以及对比度更高等特点，已经被广泛应用于各类电子产品上。但是，现有技术中的显示产品仍存在有待改进之处。例如：
显示面板主要通过像素矩阵实现显示，通常而言，各行像素均耦接至对应的发光控制信号线。在显示面板工作过程中，通过发光驱动电路将输入的时钟信号等信号经过移位寄存器单元等模块转换成控制OLED像素发光的发光控制信号，再将发光控制信号顺次施加到显示面板的各行像素的发光控制信号线，控制各行像素发光。发光控制信号的占空比可调节，从而可以调节各像素的发光时间，即可以调节各像素的亮度。例如，参考图1A中所示，是现有技术中一种驱动单个有机发光二极管OLED发光的电路，其中，有机发光二极管OLED的是否发光受到发光控制信号En的控制；参考图1B中的发光控制新En的发光时序图可知，可以通过控制En信号的占空比可以调节图1A中有机发光二极管OLED的发光时间，从而可以调节有机发光二极管OLED的亮度。
然而现有技术中移位寄存器单元通常包括较多的电容以及晶体管，并需要较多的时钟信号进行驱动。随着平板显示技术的发展，高分辨率以及窄边框产品得到了越来越多的关注，现有技术中移位寄存器单元中数量众多的电容以及晶体管会占据很大的版图面积，不利于增加有效显示面积以及窄边框设计。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
针对现有技术中的部分问题或者全部问题，本公开提供一种移位寄存器单元、应用该移位寄存器单元的发光驱动电路以及应用该发光驱动电路的显示面板。
根据本公开的一个方面，提供一种移位寄存器单元，包括：一第一开关单元，用于响应一输入信号而导通，以将一第一电压传输至一第一节点；一第二开关单元，用于响应所述第一节点的信号而导通，以将一第二电压传输至一第二节点；一第三开关单元，用于响应所述第二节点的信号而导通，以将所述第一电压传输至一第三节点；一第四开关单元，用于响应所述第二节点的信号而导通，以将所述第一电压传输至一信号输出端；一第五开关单元，用于响应所述第三节点的信号而导通，以将所述第二电压传输至所述信号输出端；一第六开关单元，用于响应一第一时钟信号而导通，以将所述输入信号传输至一第四节点；一第七开关单元，用于响应所述输入信号和所述第一时钟信号而导通，以将所述第一电压传输至所述第二节点；一第一电容，耦接于所述第一节点与一第二时钟信号之间；一第二电容，耦接于所述第二节点与所述第一电压之间；以及一第三电容，耦接于所述第三节点与所述第二时钟信号之间。
在本公开的一种示例性实施例中，所述第一开关单元至第六开关单元分别为第一晶体管至第六晶体管，所有晶体管均分别具有第一端、第二端以及控制端，其中：第一晶体管控制端与所述输入信号耦接，第一端与所述第一电压耦接，第二端与所述第一节点耦接；第二晶体管控制端与所述第一节点耦接，第一端与所述第二节点耦接，第二端与所述第二电压耦接；第三晶体管控制端与所述第二节点耦接，第一端与所述第一电压耦接，第二端与所述第四节点耦接；第四晶体管控制端与所述第二节点耦接，第一端与所述第一电压耦接，第二端与所述信号输出端耦接；第五晶体管控制端与所述第三节点耦接，第一端与所述信号输出端耦接，第二端与所述第二电压耦接；第六晶体管控制端与所述第一时钟信号耦接，第一端与所述第四节点耦接，第二端与所述输入信号耦接。
在本公开的一种示例性实施例中，所述第七开关单元包括一第七晶体管以及一第八晶体管，所述第七晶体管以及所述第八晶体管均分别具有第一端、第二端以及控制端，其中：所述第七晶体管控制端与所述输入信号耦接，第一端与所述第一电压耦接，第二端与一第五节点耦接；所述第八晶体管控制端与所述第一时钟信号耦接，第一端与所述第五节点耦接，第二端与所述第二节点耦接；或者，所述第七晶体管控制端与所述第一时钟信号耦接，第一端与所述第一电压耦接，第二端与一第五节点耦接；所述第八晶体管控制端与所述输入信号耦接，第一端与所述第五节点耦接，第二端与所述第二节点耦接。
在本公开的一种示例性实施例中，所述第三节点与所述第四节点为同一节点。
在本公开的一种示例性实施例中，还包括：一第八开关单元，用于响应所述第二电压而导通，以连通所述第三节点与所述第四节点。
在本公开的一种示例性实施例中，所述第八开关单元为一第九晶体管，所述第九晶体管具有第一端、第二端以及控制端；所述第九晶体管的控制端接收所述第二电压信号，所述第九晶体管的第一端与所述第四节点耦接，第二端与所述第三节点耦接。
在本公开的一种示例性实施例中，各所述晶体管均为P型晶体管，所述第一电压为一高电平，所述第二电压为一低电平。
在本公开的一种示例性实施例中，各所述晶体管均为N型晶体管，所述第一电压为一低电平，所述第二电压为一高电平。
在本公开的一种示例性实施例中，所述第一时钟信号与第二时钟信号频率以及占空比相同，所述第一时钟信号的相位领先所述第二时钟信号1/2个信号周期。
在本公开的一种示例性实施例中，用于P型晶体管时所述第一时钟信号以及所述第二时钟信号的低电平占空比均小于1/2，用于N型晶体管时所述第一时钟信号以及所述第二时钟信号的高电平占空比均小于1/2。
在本公开的一种示例性实施例中，所述输入信号的上升沿不早于所述第二时钟信号的上升沿，不晚于该第二时钟信号的上升沿时刻相邻的所述第一时钟信号的下降沿。
在本公开的一种示例性实施例中，所述输入信号与所述信号输出端输出的信号有大于一个时钟周期的重叠，所述输出信号可跟随输入信号的宽度变化而变化。
根据本公开的一个方面，提供一种发光驱动电路，包括根据上述任意一项所述的移位寄存器单元。
在本公开的一种示例性实施例中，所述驱动电路包括多个级联的所述移位寄存器单元；除最后一级移位寄存器单元外，其余每一级移位寄存器单元的信号输出端输出的信号均作为下一级移位寄存器单元的所述输入信号，第一级移位寄存器单元的所述输入信号为一起始信号。
在本公开的一种示例性实施例中，所述多个级联的所述移位寄存器单元至少包括第一移位寄存器单元以及第二移位寄存器单元；所述第一移位寄存器单元的信号输出端输出的信号为所述第二移位寄存器单元的所述输入信号。
在本公开的一种示例性实施例中，所述发光驱动电路还包括一时钟信号发生单元，用于生成相位依次相差1/2个信号周期的一第三时钟信号与一第四时钟信号；所述第一移位寄存器单元中的所述第一时钟信号、所述第二时钟信号分别为所述时钟信号发生单元生成的所述第三时钟信号与所述第四时钟信号；所述第二移位寄存器单元中的所述第一时钟信号、所述第二时钟信号分别为所述时钟信号发生单元生成的所述第四时钟信号与所述第三时钟信号。
根据本公开的一个方面，提供一种显示面板，包括根据上述任意一项所述的发光驱动电路。
本公开的示例实施方式中，利用较少的晶体管和电容组成移位寄存单元，因此可以使移位寄存器单元及由移位寄存器单元组成的发光驱动电路的布线面积减小。利用该移位寄存器单元组成的GIP(Gate In Panel，无边框技术)电路可提供更稳定的发光使能信号，令显示效果更加稳定，同时为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的发光驱动电路的结构，从而可以简化制备工艺，压缩制备成本。通过无边框技术将驱动电路藏进面板中，实现屏幕无边框，也会为用户带来更为开阔、没有阻碍的视觉享受。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A示意性示出现有技术中一种OLED驱动电路的电路图；
图1B示意性示出发光控制信号EN控制控制OLED发光的时序图；
图2示意性示出本公开示例性实施例中一种移位寄存器单元的方框图；
图3A示意性示出本公开示例性实施例中一种移位寄存器单元实施例的方框图；
图3B示意性示出本公开示例性实施例中另一种移位寄存器单元实施例的方框图；
图4A示意性示出本公开示例性实施例中再一种移位寄存器单元实施例的方框图；
图4B示意性示出本公开示例性实施例中再一种移位寄存器单元实施例的方框图；
图5示意性示出本公开示例性实施例中的一电路时序图；
图6A～图6H示意性示出本公开示例性实施例中移位寄存器单元在信号各时段的状态的等效电路图；
图7示意性示出本公开示例性实施例中一种发光驱动电路的示意图；
图8示意性示出本公开示例性实施例中发光驱动电路的仿真效果图。
附图标记说明：
T1～T7 第一至第七开关单元
M1～M9 第一至第九晶体管
C1～C3 第一至第三电容
N1～N5 第一至第五节点
t1～t8 第一至第八阶段
IN 输入信号
OUT 输出信号
CLK1 第一时钟信号
CLK2 第二时钟信号
VDD 第一电压
VEE 第二电压
SR1～SR(n+1) 第一至第(n+1)移位寄存器单元
具体实施方式
现在将参考附图更全面地描述示例性实施例。然而，示例性实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例性实施例的构思全面地传达给本领域的技术人员。在图中，为了清晰，夸大、变形或简化了形状尺寸。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
此外，所描述的特征、结构或步骤可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、步骤、结构等。
图2为本公开示例性实施方式提供的一种移位寄存器单元的结构图。如图2，移位寄存器单元可以包括一第一开关单元T1至第七开关单元T7以及第一电容C1至第三电容C3。其中，第一开关单元T1可以用于响应一输入信号IN而导通，以将一第一电压VDD传输至一第一节点N1；第二开关单元T2可以用于响应第一节点N1的信号而导通，以将一第二电压VEE传输至一第二节点N2；一第三开关单元T3可以用于响应第二节点N2的信号而导通，以将第一电压VDD传输至一第三节点N3；第四开关单元T4可以用于响应第二节点N2的信号而导通，以将第一电压VDD传输至一信号输出端OUT；第五开关单元T5可以用于响应第三节点N3的信号而导通，以将第二电压VEE传输至信号输出端OUT；第六开关单元T6可以用于响应一第一时钟信号CLK1而导通，以将输入信号IN传输至一第四节点N4；第七开关单元T7可以用于响应输入信号IN和第一时钟信号CLK1而导通，以将第一电压VDD传输至第二节点N2；一第一电容C3，耦接于第一节点N1与一第二时钟信号CLK2之间；一第二电容C2，耦接于第二节点N2与第一电压VDD之间；第三电容C3，耦接于第三节点N3与第二时钟信号CLK2之间。第三节点N3与第四节点N4为同一节点。
图3A与图3B是图2中的移位寄存器单元的具体实施方式。如图3A与图3B所示，第一开关单元至第六开关单元分别为第一晶体管至第六晶体管，所有晶体管均分别具有第一端、第二端以及控制端。在图3A以及图3B中，以第一晶体管至第六晶体管均为P型晶体管为例，控制端可以为晶体管的栅极，第一端可以为晶体管的源极，第二端可以为晶体管的漏极；但需要说明的是，在薄膜晶体管中，晶体管的源极和漏极并不进行严格区分，因此也可能是第一端为晶体管的漏极，第二端为晶体管的源极。
继续参考图3A以及图3B中所示，其中：第一晶体管M1控制端与输入信号IN耦接，第一端与第一电压VDD耦接，第二端与第一节点N1耦接；第二晶体管M2控制端与第一节点N1耦接，第一端与第二节点N2耦接，第二端与第二电压VEE耦接；第三晶体管M3控制端与第二节点N2耦接，第一端与第一电压VDD耦接。在实际应用中，当各晶体管均为P型晶体管时，第一电压VDD为一高电平，第二电压VEE为一低电平。当各晶体管均为N型晶体管时，第一电压VDD为一低电平，第二电压VEE为一高电平。第二端与第四节点N4耦接；第四晶体管M4控制端与第二节点N2耦接，第一端与第一电压VDD耦接，第二端与信号输出端OUT耦接；第五晶体管M5控制端与第三节点N3耦接，第一端与信号输出端OUT耦接，第二端与第二电压VEE耦接；第六晶体管M6控制端与第一时钟信号CLK1耦接，第一端与第四节点N4耦接，第二端与输入信号IN耦接。
在本公开的示例性实施方式中，第七开关单元T7包括一第七晶体管M7以及一第八晶体管M8，第七晶体管M7以及第八晶体管M8均分别具有第一端、第二端以及控制端。以第一晶体管至第六晶体管均为P型晶体管为例，控制端可以为晶体管的栅极，第一端可以为晶体管的源极，第二端可以为晶体管的漏极；但需要说明的是，在薄膜晶体管中，晶体管的源极和漏极并不进行严格区分，因此也可能是第一端为晶体管的漏极，第二端为晶体管的源极。如图2A所示，第七晶体管M7控制端与输入信号IN耦接，第一端与第一电压VDD耦接，第二端与一第五节点N5耦接；第八晶体管M8控制端与第一时钟信号CLK1耦接，第一端与第五节点N5耦接，第二端与第二节点N2耦接；或者，如图2B所示，第七晶体管M7控制端与第一时钟信号CLK1耦接，第一端与第一电压VDD耦接，第二端与一第五节点N5耦接；第八晶体管M8控制端与输入信号IN耦接，第一端与第五节点N5耦接，第二端与第二节点N2耦接。此外，第七开关单元还可以以其他方式实现本单元功能，例如可以为接收第一时钟信号CLK1和输入信号IN的与逻辑门耦接一晶体管，本公开在此不作限定。
在图3A与图3B所示的实施例中，第三节点N3与第四节点N4为同一节点。但是，由于第三节点N3与输入信号IN之间的跨压在运行中比较大，容易将第六晶体管M6击穿，因此，本公开还提出另一种实施方式，在第三节点N3和第四节点N4之间添加一第八开关单元。第八开关单元可以用于响应第二电压VEE而始终导通，以连通第三节点N3与第四节点N4。通过第八开关单元，可将所述的较大跨压降低，保护第六晶体管M6，从而增加电路可靠性。此外，第八开关单元还可以以其他方式实现保护第六晶体管M6功能，例如可以为一预定阻值的电阻，本公开在此不作限定。
如图4A以及图4B所示，第八开关单元可以为一第九晶体管M9，该第九晶体管M9具有第一端、第二端以及控制端；第九晶体管M9的控制端接收第二电压VEE信号，第一端与第四节点N4耦接，第二端与第三节点N3耦接。图4A是对应于图3A中电路添加第九晶体管M9后的电路图；图4B是对应于图3B中电路添加第九晶体管M9后的电路图。
本实施例中像素驱动电路的一种优势是采用了单一沟道类型的晶体管即全为P型薄膜晶体管。采用全P型薄膜晶体管具有以下优点，例如对噪声抑制力强；例如由于是低电平导通，而充电管理中低电平较容易实现；例如，P型薄膜晶体管制程相对CMOS制程简单，相对成本较低；例如，P型薄膜晶体管的稳定性更好，应用于有机发光二极管显示领域结构简单，与OLED原件搭配性好等等。因此，采用全P型薄膜晶体管不但可以降低制备工艺的复杂程度和生产成本，而且有助于提升产品质量。
当然，本领域所属技术人员很容易得出本发明所提供的移位寄存器单元可以轻易改成全为N型晶体管。或者，本发明所提供的移位寄存器单元可以轻易改为全为CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)晶体管等等，因此并不局限于本示例实施方式中的所提供的实现方式，在此不再赘述。
参考图5，是本示例性实施例中应用于移位寄存器单元的时序图。该时序图具有t1～t8八个状态阶段。在实际应用中，输入信号IN与一第一时钟信号CLK1和一第二时钟信号CLK2协同作用于所述移位寄存器单元，使本移位寄存器单元于信号输出端OUT输出一输出信号EN。第一时钟信号CLK1与第二时钟信号CLK2频率以及占空比相同，第一时钟信号CLK1的相位领先第二时钟信号CLK2 1/2个信号周期。输入信号IN的上升沿不早于所述第二时钟信号CLK的上升沿，不晚于该第二时钟信号CLK2的上升沿时刻相邻的所述第一时钟信号CLK1的下降沿。
下面结合附图对本公开示例性实施例中的移位寄存器单元在信号各时段的状态进行说明，本次说明以所有晶体管均为P型晶体管、第七晶体管M7接收第一时钟信号CLK1、第八晶体管M8接收第二时钟信号CLK1以及第三节点N3和第四节点N4为同一节点为例。
如图6A所示，是电路在一第一阶段t1时的等效电路图。在第一阶段t1时，输入信号IN为低电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2与第一时钟信号CLK1反相。此时，第一晶体管M1导通，第一电压VDD通过第一晶体管M1输入至第一节点N1，使第一节点N1为高电平，第二晶体管M2关断。同时第七晶体管M7和第八晶体管M8均被导通，第一电压VDD通过第七晶体管M7和第八晶体管M8输入至第二节点N2，为第二电容C2充电，同时令第二节点N2为高电平，第三晶体管M3和第四晶体管M4关断。在电路下方，第六晶体管M6导通，输入信号IN通过第六晶体管M6输入至第四节点N4和第三节点N3，令其呈现低电平，所以此时第五晶体管M5导通，第二电压VEE通过第五晶体管M5输入至信号输出端OUT，令输出信号EN为低电平。
如图6B所示，是电路在一第二阶段t2时的等效电路图。在第二阶段t2时，输入信号IN为低电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2与第一时钟信号CLK1反相。此时，第一电压VDD通过第一晶体管M1输入至第一节点N1，使第一节点N1为高电平，第二晶体管M2关断。同时第七晶体管M7关断，在第二电容C2存储的高电平电压信号下，第二节点N2维持上一阶段高电平，第三晶体管M3和第四晶体管M4关断。在电路下方，第六晶体管M6关断，第四节点N4和第三节点N3的电压通过第三电容C3被第二时钟信号CLK2拉低呈现低电平，所以此时第五晶体管M5导通，第二电压VEE通过第五晶体管M5输入至信号输出端OUT，令输出信号EN为低电平。
如图6C所示，是电路在一第三阶段t3时t3的等效电路图。在第三阶段t3时，输入信号IN为高电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2与第一时钟信号CLK1反相。此时，第一晶体管M1关断，第一节点N1维持上一阶段高电平，第二晶体管M2关断。同时第八晶体管M8关断，在第二电容C2存储的高电平电压信号下，第二节点N2维持上一阶段高电平，第三晶体管M3和第四晶体管M4关断。在电路下方，第六晶体管M6导通，输入信号IN通过第六晶体管M6输入至第四节点N4和第三节点N3，令其呈现高电平，所以此时第五晶体管M5关断，输出信号EN跟随上一阶段呈现低电平。
如图6D所示，是电路在一第四阶段t4时的等效电路图。在第四阶段t4时，输入信号IN为高电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2与第一时钟信号CLK1反相。此时，第一晶体管M1关断，第一节点N1通过第一电容C1被第二时钟信号CLK2拉低，呈现低电平，第二晶体管M2导通，第二电平VEE通过第二晶体管M2输入至第二节点N2，并对第一电容C1充电。同时第七晶体管M7与第八晶体管M8关断，第二节点N2为低电平，第三晶体管M3和第四晶体管M4导通。在电路下方，第六晶体管M6关断，第一电压VDD通过第三晶体管M3输入至第三节点N3和第四节点N4，令其呈现高电平，所以此时第五晶体管M5关断，第一电压VDD通过第四晶体管M4输入至信号输出端OUT，输出信号EN为高电平。
如图6E所示，是电路在一第五阶段t5时的等效电路图。在第五阶段t5时，输入信号IN为高电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2与第一时钟信号CLK1反相。此时，第一晶体管M1关断，第二时钟信号CLK2通过第一电容C1输入至第一节点N1，令其呈现低电平。第二晶体管M2导通，第二电压VEE通过第二晶体管M2输入至第二节点N2，令其为低电平，并对第一电容C1充电。此时第八晶体管M8关断，第三晶体管M3和第四晶体管M4导通。在电路下方，第六晶体管M6导通，第一电压VDD通过第三晶体管M3输入至第三节点N3和第四节点N4，令其呈现高电平，所以此时第五晶体管M5关断，第一电压VDD通过第四晶体管M4输入至信号输出端OUT，输出信号EN为高电平。
如图6F所示，是电路在一第六阶段t6时的等效电路图。在第六阶段t6时，输入信号IN为低电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2与第一时钟信号CLK1反相。此时，第一电压VDD通过第一晶体管M1输入至第一节点N1，使第一节点N1为高电平，第二晶体管M2关断。同时第七晶体管M7关断，在第一电容C1存储的低电平电压信号作用下，第二节点N2维持上一阶段低电平，第三晶体管M3和第四晶体管M4导通。在电路下方，第六晶体管M6关断，第一电压VDD通过第三晶体管M3输入至第三节点N3和第四节点N4，令其呈现高电平，所以此时第五晶体管M5关断，第一电压VDD通过第四晶体管M4输入至信号输出端OUT，输出信号EN为高电平。
如图6G所示，是电路在一第七阶段t7时的等效电路图。在第七阶段t7时，输入信号IN为低电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2与第一时钟信号CLK1反相。此时，第一电压VDD通过第一晶体管M1输入至第一节点N1，对第二电容C2充电，并使第一节点N1为高电平，第二晶体管M2关断。同时第七晶体管M7和第八晶体管M8导通，第一电压VDD通过第七晶体管M7和第八晶体管M8输入至第二节点N2，第三晶体管M3和第四晶体管M4关断。在电路下方，第六晶体管M6导通，输入信号IN通过第六晶体管M6输入至第四节点N4和第三节点N3，令其呈现低电平，所以此时第五晶体管M5导通，第二电压VEE通过第五晶体管M5输入至信号输出端OUT，令输出信号EN为低电平。
如图6H所示，是电路在一第八阶段t8时的等效电路图。在第八阶段t8时，输入信号IN为低电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2与第一时钟信号CLK1反相。此时，第一电压VDD通过第一晶体管M1输入至第一节点N1，使第一节点N1为高电平，第二晶体管M2关断。同时第八晶体管M8关断，在第二电容C2存储的高电平电压信号作用下，第二节点N2维持上一阶段高电平，第三晶体管M3和第四晶体管M4关断。在电路下方，第六晶体管M6关断，第四节点N4和第三节点N3的电压通过第三电容C3被第二时钟信号CLK2拉低呈现低电平，所以此时第五晶体管M5导通，第二电压VEE通过第五晶体管M5输入至信号输出端OUT，令输出信号EN为低电平。
后续的电路工作状态就是重复t7和t8的状态，直至输入信号IN下一个低电平的到来。而输出信号EN即作为发光使能信号提供给显示面板。
继续参考图5，所示，输入信号IN与信号输出端OUT输出的信号EN可以有大于一个时钟周期的重叠，且输出信号跟随输入信号宽度的变化而变化，任何具有大于两个时钟周期的有效长度的输入信号IN均可。
在实际应用中，考虑到电路的实际工作中存在RC负载，第一时钟信号CLK1与第二时钟信号CLK2会有延迟，如果占空比为1/2，时钟延迟会使电路工作发生异常，导致在第三阶段t3输出信号EN的输出波形上升时间变长，当级联级数较多的时候，可能导致整个电路失效，因此，本示例性实施方式中将第一时钟信号CLK1以及第二时钟信号CLK2的占空比设置为均小于1/2。具体而言，用于P型晶体管时第一时钟信号以及第二时钟信号的低电平占空比均小于1/2，用于N型晶体管时第一时钟信号以及第二时钟信号的高电平占空比均小于1/2。
进一步的，本示例实施方式还提供了一种发光驱动电路，该发光驱动电路包括上述的任意一种移位寄存器单元。具体而言，本示例性实施例中的发光驱动电路可以如图7中所示，包括多个级联的移位寄存器单元；除最后一级移位寄存器单元外，其余每一级移位寄存器单元的信号输出端OUT输出的信号EN均作为下一级移位寄存器单元的输入信号IN，第一级移位寄存器单元的输入信号IN为一起始信号。
继续参考图7，在本公开的一种示例性实施例中，发光驱动电路还包括一时钟信号发生单元，用于生成相位依次相差1/2个信号周期的一第三时钟信号与一第四时钟信号；第一移位寄存器单元SR1中的第一时钟信号CLK1、第二时钟信号CLK2分别为时钟信号发生单元生成的第三时钟信号与第四时钟信号；第二移位寄存器单元SR2中的第一时钟信号CLK1、第二时钟信号CLK2分别为时钟信号发生单元生成的第四时钟信号与第三时钟信号。即如图6所示的那样，所述第一移位寄存器单元SR1中的所述第一时钟信号CLK1与第二时钟信号CLK2分别为所述时钟信号发生单元生成的第一时钟信号CLK1以及第二时钟信号CLK2；所述第二移位寄存器单元SR2中的所述第一时钟信号CLK1与第二时钟信号CLK2分别为所述时钟信号发生单元生成的第二时钟信号CLK2以及第一时钟信号CK1；以此类推，所述第n移位寄存器单元SRn中的所述第一时钟信号CLK1与第二时钟信号CLK2分别为所述时钟信号发生单元生成的第一时钟信号CLK1以及第二时钟信号CLK2；所述第(n+1)移位寄存器单元SR(n+1)中的所述第一时钟信号CLK1与第二时钟信号CLK2分别为所述时钟信号发生单元生成的第二时钟信号CLK2以及第一时钟信号CK1。
相比于现有技术中，本示例实施方式中的发光驱动电路仅需两个时钟信号，因此减少的控制信号的数量，而且可以节省控制信号的布线，从而更有利于实现更窄边框的显示面板。由本示例实施方式的移位寄存器单元构成的GIP(Gate IN Panel，无边框技术)电路通过将驱动电路藏进面板中，实现屏幕无边框。没有边框的显示屏，将会为用户带来更为开阔、没有阻碍的视觉享受。
此外，发明人还对本示例实施方式中发光驱动电路的技术效果进行了实验验证。如图8中所示，可以看出为本示例实施方式中的发光驱动电路的输出信号波形的有效且正确，并未影响发光驱动电路的性能。
进一步的，本示例实施方式还提供了一种显示面板，该显示面板包括上述的任意一种发光驱动电路。由于使用发光驱动电路具有更小的布线面积，因此该显示面板的有效显示面积可以得以增加，有利于提升显示面板的分辨率；同时，该显示面板的边框可以做的更窄。
综上所述，本公开的示例实施方式中，利用较少的晶体管和电容组成移位寄存单元，而且包括该移位寄存单元的发光驱动电路仅需较少的时钟信号，因此本公开可以使移位寄存器单元及由移位寄存器单元组成的发光驱动电路的布线面积减小。利用该移位寄存器单元组成的GIP(Gate In Panel，无边框技术)电路可提供更稳定的发光使能信号，令显示效果更加稳定，同时为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的发光驱动电路的结构，从而可以简化制备工艺，压缩制备成本。通过无边框技术将驱动电路藏进面板中，实现屏幕无边框，也会为用户带来更为开阔、没有阻碍的视觉享受。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括：
一第一开关单元，用于响应一输入信号而导通，以将一第一电压传输至一第一节点；
一第二开关单元，用于响应所述第一节点的信号而导通，以将一第二电压传输至一第二节点；
一第三开关单元，用于响应所述第二节点的信号而导通，以将所述第一电压传输至一第三节点；
一第四开关单元，用于响应所述第二节点的信号而导通，以将所述第一电压传输至一信号输出端；
一第五开关单元，用于响应所述第三节点的信号而导通，以将所述第二电压传输至所述信号输出端；
一第六开关单元，用于响应一第一时钟信号而导通，以将所述输入信号传输至一第四节点；
一第七开关单元，用于响应所述输入信号和所述第一时钟信号而导通，以将所述第一电压传输至所述第二节点；
一第一电容，耦接于所述第一节点与一第二时钟信号之间；
一第二电容，耦接于所述第二节点与所述第一电压之间；以及
一第三电容，耦接于所述第三节点与所述第二时钟信号之间。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一开关单元至第六开关单元分别为第一晶体管至第六晶体管，所有晶体管均分别具有第一端、第二端以及控制端，其中：
第一晶体管控制端与所述输入信号耦接，第一端与所述第一电压耦接，第二端与所述第一节点耦接；
第二晶体管控制端与所述第一节点耦接，第一端与所述第二节点耦接，第二端与所述第二电压耦接；
第三晶体管控制端与所述第二节点耦接，第一端与所述第一电压耦接，第二端与所述第四节点耦接；
第四晶体管控制端与所述第二节点耦接，第一端与所述第一电压耦接，第二端与所述信号输出端耦接；
第五晶体管控制端与所述第三节点耦接，第一端与所述信号输出端耦接，第二端与所述第二电压耦接；
第六晶体管控制端与所述第一时钟信号耦接，第一端与所述第四节点耦接，第二端与所述输入信号耦接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第七开关单元包括一第七晶体管以及一第八晶体管，所述第七晶体管以及所述第八晶体管均分别具有第一端、第二端以及控制端，其中：
所述第七晶体管控制端与所述输入信号耦接，第一端与所述第一电压耦接，第二端与一第五节点耦接；所述第八晶体管控制端与所述第一时钟信号耦接，第一端与所述第五节点耦接，第二端与所述第二节点耦接；或者，
所述第七晶体管控制端与所述第一时钟信号耦接，第一端与所述第一电压耦接，第二端与一第五节点耦接；所述第八晶体管控制端与所述输入信号耦接，第一端与所述第五节点耦接，第二端与所述第二节点耦接。
4.根据权利要求1～3任意一项所述的移位寄存器单元，其特征在于，所述第三节点与所述第四节点为同一节点。
5.根据权利要求1～3任意一项所述的移位寄存器单元，其特征在于，还包括：
一第八开关单元，用于响应所述第二电压而导通，以连通所述第三节点与所述第四节点。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第八开关单元为一第九晶体管，所述第九晶体管具有第一端、第二端以及控制端；
所述第九晶体管的控制端接收所述第二电压信号，所述第九晶体管的第一端与所述第四节点耦接，第二端与所述第三节点耦接。
7.根据权利要求2、3、6任意一项所述的移位寄存器单元，其特征在于，各所述晶体管均为P型晶体管，所述第一电压为一高电平，所述第二电压为一低电平。
8.根据权利要求2、3、6任意一项所述的移位寄存器单元，其特征在于，各所述晶体管均为N型晶体管，所述第一电压为一低电平，所述第二电压为一高电平。
9.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一时钟信号与第二时钟信号频率以及占空比相同，所述第一时钟信号的相位领先所述第二时钟信号1/2个信号周期。
10.根据权利要求1所述的移位寄存器单元，其特征在于，当用于P型晶体管时所述第一时钟信号以及所述第二时钟信号的低电平占空比均小于1/2，用于N型晶体管时所述第一时钟信号以及所述第二时钟信号的高电平占空比均小于1/2。
11.根据权利要求9或10所述的移位寄存器单元，其特征在于，所述输入信号的上升沿不早于所述第二时钟信号的上升沿，不晚于该第二时钟信号的上升沿时刻相邻的所述第一时钟信号的下降沿。
12.根据权利要求11所述的移位寄存器单元，其特征在于，所述输入信号与所述信号输出端输出的信号有大于一个时钟周期的重叠，所述输出信号可跟随输入信号的宽度变化而变化。
13.一种发光驱动电路，其特征在于，包括根据权利要求1-12任意一项所述的移位寄存器单元。
14.根据权利要求13所述发光驱动电路，其特征在于，所述驱动电路包括多个级联的所述移位寄存器单元；除最后一级移位寄存器单元外，其余每一级移位寄存器单元的信号输出端输出的信号均作为下一级移位寄存器单元的所述输入信号，第一级移位寄存器单元的所述输入信号为一起始信号。
15.根据权利要求14所述发光驱动电路，其特征在于，所述多个级联的所述移位寄存器单元至少包括第一移位寄存器单元以及第二移位寄存器单元；所述第一移位寄存器单元的信号输出端输出的信号为所述第二移位寄存器单元的所述输入信号。
16.根据权利要求15所述发光驱动电路，其特征在于，所述发光驱动电路还包括一时钟信号发生单元，用于生成相位依次相差1/2个信号周期的一第三时钟信号与一第四时钟信号；
所述第一移位寄存器单元中的所述第一时钟信号、所述第二时钟信号分别为所述时钟信号发生单元生成的所述第三时钟信号与所述第四时钟信号；
所述第二移位寄存器单元中的所述第一时钟信号、所述第二时钟信号分别为所述时钟信号发生单元生成的所述第四时钟信号与所述第三时钟信号。
17.一种显示面板，其特征在于，包括根据权利要求13-16任意一项所述的发光驱动电路。
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