CN101154360A - 图像显示系统和驱动显示组件的方法 - Google Patents

Abstract

本发明提供一种图像显示系统，包括一种信号驱动电路。其中，信号驱动电路包括多个串接的移位寄存器，由一第一时钟信号与一第二时钟信号所控制，用以根据一起始脉冲信号(start pulse)，依序产生对应的驱动信号。每一移位寄存器具有一第一时钟输入端、一输入端、一输出端以及一驱动端。第一时钟输入端用以接收第一与第二时钟信号的其中一者，输入端接收一第一脉冲信号，输出端用以产生一输出信号，驱动端根据接收的时钟信号产生一驱动信号用以驱动次一级的移位寄存器。其中，输出信号与驱动信号是在不同时段产生的两信号。

Description

图像显示系统和驱动显示组件的方法

技术领域

本发明涉及一种信号驱动电路及方法，特别涉及一种图像显示系统中的信号驱动电路以及驱动显示组件的方法。

背景技术

一个图像显示系统中的显示面板，如TFT-LCD面板，通常包括有一个显示组件，且显示组件中有一个具有多个像素的二维像素阵列。这些像素可藉由多个条数据线以及多个条栅极信号线来控制。由数个串接的移位寄存器(shift register，SR)组成的驱动电路则用来提供对应的驱动信号使这些栅极信号线可以依序被启动。

一般而言，每个移位寄存器(SR)包括有一个输入端、一个输出端、一电源端以及数个时钟信号端。移位寄存器的输出端连接到LCD阵列的一条栅极信号线，并且每个栅极信号线连接到像素的一列。当驱动电路中的第一个移位寄存器，第一移位寄存器，接收到一个起始脉冲(start pulse)信号时，第一移位寄存器根据接收到的时钟信号，产生一个输出脉冲信号OUT1到第一栅极信号线。输出脉冲信号OUT1也接到下一个移位寄存器，第二移位寄存器，当作第二移位寄存器的起始脉冲信号。第二移位寄存器接着根据一反向时钟信号，产生一个输出脉冲信号OUT2到第二栅极信号线。输出脉冲信号OUT2也接到下一个移位寄存器，第三移位寄存器，当作第三移位寄存器的起始触发信号，使其根据接收到的时钟信号产生一第三输出脉冲信号OUT3送到下一级的移位寄存器。换言之，驱动电路中每一级移位寄存器接收来自前一级移位寄存器的输出脉冲信号当作其起始脉冲信号，接着再根据接收到的时钟信号产生一个对应的输出脉冲信号到对应的栅极信号线，并将产生的输出脉冲信号送到次一级的移位寄存器。因此，每个移位寄存器将依序产生输出脉冲信号，使得对应的栅极信号线可以依序地被启动。

图1显示一现有的移位寄存器的电路示意图。如图所示，移位寄存器20A以及20B分别具有一个输入端IN、一个输出端OUT以及两个时钟信号端CK、XCK，并且时钟信号端CK与XCK分别接到两个相位差180度的时钟信号。当前一级(N-1)移位寄存器20A输出端的输出信号OUT1为高电压电平时，PMOS晶体管21因为接收到移位寄存器20A中一反相器31A的输出低电压电平而被导通，使得电容器23开始充电，NMOS晶体管22的栅极的电压电平因此往上提升，此时，NMOS晶体管22的栅极接收PMOS晶体管21导通时移位寄存器20A的输出信号高电压电平，因此NMOS晶体管22亦为导通。当XCK为高电压电平时，第N级移位寄存器20B的输出信号为高电压电平，此时NMOS晶体管22的栅极的电压电平因为电容器23会再向上提升(bootstrap)。此外，由于NMOS晶体管24的栅极与NMOS晶体管22的栅极耦接，因此NMOS晶体管24亦为导通。当CK为高电压电平时，NMOS晶体管26因为接收到移位寄存器20A中反相器31A的输出高电压电平而被导通，NMOS晶体管28与29也接着被导通，电容器23开始放电到一个低电压电平，此时第N级移位寄存器20B的输出信号OUT2为低电压电平。因此，移位寄存器20B的输出端输出一个起始脉冲信号到次一级的移位寄存器中。

然而，当NMOS晶体管22导通且XCK为高电压电平时，NMOS晶体管22的栅极的电压因为电容器23充电的关系，会被一直向上提升。假设高电压电平为VDD，NMOS晶体管22与PMOS晶体管21的临界电压分别为Vtn与Vtp时，当NMOS晶体管22的栅极的电压电平超过(VDD+Vtp)，使得应该被关闭的PMOS晶体管21可能会被导通而造成了漏电流。为了避免PMOS晶体管21意外被导通，因此NMOS晶体管22的栅极的电压电平必须限制不可超过(VDD+Vtp)。假设NMOS晶体管22的临界电压Vtn又大于PMOS晶体管21的临界电压Vtp时，则XCK的高电压电平可能没办法全部通过NMOS晶体管22传送出去。

此外，由于NMOS晶体管22的栅极耦接至NMOS晶体管28的漏极，当NMOS晶体管22导通且XCK为高电压电平时，倘若因为工艺变异的关系造成NMOS晶体管28的临界电压Vtn变小，即使NMOS晶体管28的栅极与源极间的电位差Vgs为0且NMOS晶体管28为关闭，NMOS晶体管22的栅极的电压电平也会因为NMOS晶体管28的漏电流而降低。如此可能使通过NMOS晶体管22的信号的电压电平也到影响而失真。此时，在其中一级的移位寄存器动作完成后，NMOS晶体管28的栅极的电压电平，因为漏电流的关系，可能变成不确定状态。同样地，若NMOS晶体管27的临界电压Vtn也变小，也会导致一些漏电流使NMOS晶体管28的栅极电压电平更加降低。当NMOS晶体管28的栅极电压降低至一低电压电平时，NMOS晶体管22的栅极就可能产生电压电平不明确的浮接节点(floating node)，如图1中的节点F1-F3，使得NMOS晶体管22的栅极容易与XCK耦合而造成耦合噪声。这些电压电平不确定的浮接节点可能造成NMOS晶体管22的栅极电压信号失真，无法维持一段时间的足够电压电平，使得输出信号可能没办法提供给下一级移位寄存器使用。

发明内容

有鉴于此，本发明的目的之一即在于提供一种图像显示系统中信号的驱动电路及其显示方法，可以解决上述的漏电流与浮接节点的问题。

基于上述目的，本发明提供一种图像显示系统，图像显示系统包括一种信号驱动电路。其中，信号驱动电路包括多个串接的移位寄存器，其由一第一时钟信号与一第二时钟信号所控制，用以根据一起始脉冲信号(startpulse)，依序产生对应的驱动信号。每一移位寄存器具有一第一时钟输入端、一输入端、一输出端以及一驱动端，第一时钟输入端用以接收第一与第二时钟信号的其中一者，输入端接收一第一脉冲信号，输出端用以产生一输出信号，驱动端根据接收的时钟信号产生一驱动信号用以驱动次一级的移位寄存器。其中，输出信号与驱动信号是在不同时段产生的两信号。其中，当该移位寄存器为第一级移位寄存器时，第一脉冲信号为一起始脉冲信号。

本发明也提供一种驱动显示组件的方法。其中，显示组件包括一信号驱动电路，信号驱动电路包括多个串接的移位寄存器。驱动显示组件的方法包括：首先，提供一时钟信号以及一第一脉冲信号给一目标移位寄存器，其中，目标移位寄存器为上述多个移位寄存器的其中一者，时钟信号为一第一时钟信号或一第二时钟信号。接着，目标移位寄存器根据提供的该时钟信号以及该第一脉冲信号，产生一输出信号。其次，该目标移位寄存器将一第一节点的电压电平拉高至大于一既定电压电平。接着，当第一节点的电压电平被拉高至大于既定电压电平时，目标移位寄存器输出一驱动信号。最后，根据此驱动信号，驱动目标移位寄存器的次一级移位寄存器。其中，输出信号与驱动信号是在不同时段产生的两信号。

为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。

附图说明

图1显示一现有的移位寄存器的电路示意图。

图2显示根据本发明的一实施例的信号驱动电路示意图。

图3显示图2中的其中一级移位寄存器的示意图。

图4显示根据本发明实施例的其中一级移位寄存器的电路图。

图5显示根据图2与图4所示电路的一时序图。

图6显示根据本发明的另一实施例的移位寄存器电路图。

图7显示根据图2与图6所示电路的一时序图。

图8显示根据本发明的一实施例的图像显示系统。

图9显示根据本发明的另一实施例的图像显示系统。

附图符号说明

SR-移位寄存器；OUTx-输出脉冲信号；20A、20B-移位寄存器；

21-PMOS晶体管；31A-反相器；IN-输入端；OUT-输出端；

CK、XCK-时钟信号端；；22、24、27、28、29-NMOS晶体管；

23-电容器；Vtn、Vtp-临界电压；VDD、VSS-电压电平；

Vgs-栅极与源极间的电位差；200-信号驱动电路；

SR1、SR2、SR3-移位寄存器；CLK1、CLK2、CLKx-时钟信号；

CLK-时钟输入端；IN-输入端；OUT-输出端；NEXT-驱动端；

OUTx-输出信号；NEXTx-驱动信号；N^th、(N+1)^th-移位寄存器；

T1-T6～开关组件；X1、X2-反相器；X3-传输门；X4-逻辑组件；

N1-N5-节点；STV-起始脉冲信号；t1、t2-时间；

Vb、Vb’-电压电平；800-显示面板；810-显示组件；820-时序控制

900-图像显示系统；910-电子装置；920-直流/直流转换器。

具体实施方式

图2为根据本发明的一实施例的信号驱动电路示意图。信号驱动电路200中包括了三个串接的移位寄存器：第一移位寄存器SR1、第二移位寄存器SR2以及第三移位寄存器SR3。第一移位寄存器SR1与第三移位寄存器SR3接到一个第一时钟信号CLK1，第二移位寄存器SR2则接到一个第二时钟信号CLK2。其中，第一时钟信号CLK1与第二时钟信号CLK2为具有一相位差的两时钟信号，且其输出信号的周期具有一特定周期比(duty cycle)。每个移位寄存器分别具有一时钟输入端CLK、一输入端IN、一输出端OUT以及一驱动端NEXT，如图3所示。图3为图2中的其中一级移位寄存器300的示意图。时钟输入端CLK用以接收一个时钟信号CLKx，输入端IN接收一起始脉冲信号，输出端OUT产生一输出信号OUTx，驱动端NEXT则根据接收的时钟信号CLKx产生一驱动信号NEXTx。值得注意的是，实施例的信号驱动电路中移位寄存器个数为三，只是为了方便说明，实际上移位寄存器个数可以依照应用的需求而做调整，并不受限于此。假设信号驱动电路中奇数级移位寄存器以N^th移位寄存器表示，偶数级移位寄存器以(N+1)^th移位寄存器表示的话，N^th移位寄存器的时钟输入端将耦接至第一时钟信号CLK1，(N+1)^th移位寄存器的时钟输入端将耦接至第二时钟信号CLK2，并且N^th移位寄存器的驱动端耦接至(N+1)^th移位寄存器的输入端，用以当做(N+1)^th移位寄存器的起始脉冲信号。

举例来说，请参考图2，奇数级移位寄存器第一移位寄存器SR1的时钟输入端与第三移位寄存器SR3的时钟输入端耦接到第一时钟信号CLK1，偶数级移位寄存器第二移位寄存器SR2的时钟输入端则耦接到第二时钟信号CLK2。第一移位寄存器SR1的输入端耦接一个起始脉冲信号STV，其驱动端耦接到第二移位寄存器SR2的输入端。第二移位寄存器SR2的驱动端耦接到第三移位寄存器SR3的输入端。其中，第一移位寄存器SR1为信号驱动电路200里的第一级移位寄存器，因此其次一级移位寄存器为下一串接级第二移位寄存器SR2。同样地，第二移位寄存器SR2的次一级移位寄存器为下一串接级第三移位寄存器SR3。因此，第一移位寄存器SR1的驱动端的输出信号NEXT1将由第二移位寄存器SR2的输入端所接收，第二移位寄存器SR2的驱动端的输出信号NEXT2将由第三移位寄存器SR3的输入端IN所接收。换言之，除了第一级之外，每一级移位寄存器将由前一级的移位寄存器的驱动端产生的输出信号NEXTx来启动，并非经由其输出端的输出信号OUTx来启动。

图4为根据本发明实施例的其中一级移位寄存器SR的电路图。移位寄存器SR包括了六个开关组件：第一开关组件T1～第六开关组件T6、两个反相器：第一反相器X1与第二反相器X2、一传输门X3以及一逻辑组件X4。第一开关组件T1的第一端耦接至一第一电源信号VDD，第二端耦接至一第一节点N4，其控制端则耦接至移位寄存器SR的输入端IN。第二开关组件T2的第一端耦接至移位寄存器SR的输出端OUT，第二端耦接至一第二节点N5，其控制端耦接至第一节点N4。第三开关组件T3的第一端耦接至第二节点N5，第二端耦接至一第三节点N1，其控制端耦接至移位寄存器SR的输出端OUT。第四开关组件T4的第一端耦接至移位寄存器SR的时钟输入端CLK，第二端与第六开关组件T6的第一端耦接至移位寄存器SR的驱动端NEXT，控制端耦接至第三节点N1。第五开关组件T5的第一端耦接至第三节点N1，第二端耦接至逻辑组件X4的第二输入端与移位寄存器SR的驱动端NEXT，控制端与第六开关组件T6的控制端耦接至一第四节点N3。第六开关组件T6的第二端耦接至一第二电源信号VSS。逻辑组件X4的第一输入端耦接至移位寄存器SR的输入端IN，其输出端耦接至第四节点N3。第一反相器X1的输入端耦接至移位寄存器SR的输入端IN，其输出端耦接至一传输门X3的第二端。第二反相器X2的输入端耦接至第一节点N4，其输出端耦接至第三开关组件的控制端与移位寄存器SR的输出端OUT。传输门X3的第一端耦接至移位寄存器SR的输入端IN，其输入端耦接至移位寄存器SR的时钟输入端CLK，其输出端耦接至第一节点N4与第一开关组件T1的第二端。其中，传输门X3可用两个不同导电型态的开关组件组成，用以决定节点N4的电压电平。

当移位寄存器SR的输入端IN为低电压电平时，传输门X3的第一端与第二端的开关组件皆关闭，即传输门X3为关闭状态，因此输入端的时钟信号CLKx不会传到节点N4，而第一晶体管T1因接收到移位寄存器SR的输入端IN的低电压电平被导通，因此节点N4的电位等于高电压电平VDD。当移位寄存器SR的输入端IN为高电压电平时，第一晶体管T1因接收到移位寄存器SR的输入端IN的高电压电平被关闭，而传输门X3的第一端与第二端的开关组件被导通，即传输门X3为导通状态，因此输入端的时钟信号CLKx传到节点N4，节点N4的电位等于时钟信号CLKx的电压电平。

在此实施例中，所有开关组件皆采用金属氧化物半导体(MOS)晶体管，尤其第二开关组件T2以及第三开关组件T3采用不同导电型态的金属氧化物半导体晶体管。其中，所有开关组件也可采用薄膜晶体管(TFT)。举例来说，如果第二开关组件T2为PMOS晶体管，第三开关组件T3则为NMOS晶体管。此外，逻辑组件为NOR门，第一电源信号为一高电压电平信号VDD，第二电源信号为一低电压电平信号VSS。为简化说明，以下将以第一晶体管T1表示第一开关组件T1，其控制端即为栅极，第一端与第二端则可以是源极或漏极，其它开关组件的表示以此类推。

为了更清楚说明图2与图4的电路运作，请参考图5。图5为根据图2与图4所示电路的一时序图。以下以第一移位寄存器SR1的电路运作来做说明，其它级移位寄存器的运作可以此类推。对第一移位寄存器SR1而言，由于其为信号驱动电路200中的第一级移位寄存器，因此起始脉冲信号STV会送到第一移位寄存器SR1的输入端IN当作脉冲信号，并且第一移位寄存器SR1的时钟端CLK耦接到第一时钟信号CLK1，其对应的输出信号与驱动信号分别为图中的OUT1与NEXT1。

在时间t1时，当起始脉冲信号STV开始送出，时钟信号CLK1为低电压电平，起始脉冲信号STV为高电压电平，传输门X3因高电压电平的起始脉冲信号STV而导通，第一晶体管T1则为关闭，因此第一移位寄存器SR1通过第二反相器X2输出高电压电平的输出信号OUT1。于是，第一移位寄存器SR1里的第二晶体管T2因接收低电压电平的时钟信号CLK1被导通，第三晶体管T3因接收高电压电平的输出信号OUT1被导通，此时NOR门X4因接收高电压电平的起始脉冲信号STV而输出低电压电平，使得节点N3为低电压电平，节点N1的电位则因第二晶体管T2与第三晶体管T3导通时传送过来的高电压电平的输出信号OUT1拉高到接近(VDD-Vtn)，如图示的A点电平。第五晶体管T5与第六晶体管T6因节点N3的低电压电平而关闭，第四晶体管T4则因节点N1的高电压电平而导通，使得时钟信号CLK1的低电压电平输出到输出端NEXT，因此驱动信号NEXT1为低电压电平。

在时间t2时，时钟信号CLK1变为高电压电平，输入端IN所接收到的起始脉冲信号STV为低电压电平，使得第一晶体管T1被导通，传输门X3被关闭，输出端OUT的输出信号OUT1通过第二反相器X2变为低电压电平，节点N4也因通过第一晶体管T1的电源信号VDD变为高电压电平。因此，第二晶体管T2与第三晶体管T3被关闭。第四晶体管T4因节点N1的高电压电平而维持导通，其源/漏极与栅极之间形成电容耦合，使得节点N1的电压变成一个较高的电压电平Vb，如图示的B点电平。一般而言，此较高的电压电平Vb会大于(VDD+Vtn)，因此，高电位电平的CLK1可完全通过第四晶体管T4传送到驱动端NEXT，使得驱动端NEXT的驱动信号NEXT1为高电压电平。

在时间t3时，CLK1回到低电压电平，输出端OUT的输出信号OUT1与输入端IN所接收到的起始脉冲信号STV都是低电压电平，使得传输门X3、第二晶体管T2与第三晶体管T3都被关闭，第一晶体管T1为导通。驱动信号NEXT1因CLK1变为低电压电平，NOR门X4因接收低电压电平的STV与驱动端NEXT的低电压电平驱动信号NEXT1而输出一个高电压电平，因此节点N3回到高电压电平。同时，第五晶体管T5与第六晶体管T6因节点N3为高电压电平而被导通，使得节点N1通过第五晶体管T5与第六晶体管T6而放电到一个低电压电平。于是，驱动端NEXT输出此驱动信号NEXT1到下一级移位寄存器的输入端当作脉冲信号。同样地，下一级的移位寄存器也会如同上述过程一般，将其电路中的对应节点N1’拉高至一既定电压电平，并根据时钟信号CLK2输出一个驱动信号NEXT2。

由图5可知，当时钟信号CLK1位于低电压电平时，在时间t1时，第一移位寄存器SR1产生输出信号OUT1。接着，当时钟信号CLK1变为高电压电平后，在时间t2时，才产生驱动信号NEXT1。因此，输出信号OUT1与驱动信号NEXT1为不同时段产生的两信号，并且驱动信号NEXT1产生于输出信号OUT1之后。

在此实施例中，加上了一个第三晶体管T3位在第二晶体管T2与第四晶体管T4之间。如图5所示，在时间t2时，因为节点N5维持原来的高电压电平，而第三晶体管T3的栅极的电压保持在一个低电压电平，使得第三晶体管T3的栅极与源极间的电位差Vgs为很大的负电压，因此第三晶体管T3可被完全关闭，节点N1也可以耦合到一个较高电压电平Vb，使得电位保持在图1中的B点电平，而不受第二晶体管T2的限制。

另外，如果因为工艺变异的关系，使得临界电压Vtn变小，导致第三晶体管T3与第五晶体管T5产生漏电流，节点N1的电位就可能没办法维持在Vb的电压电平。因此，第五晶体管T5与第三晶体管T3的源极分别耦接到驱动端NEXT与节点N5。在时间t2时，节点N3为低电压电平，而驱动端NEXT为高电压电平。此时，第五晶体管T5的栅极接收NOR门X4的输出低电压电平，第五晶体管T5的源极接收驱动端的输出高电压电平，使得第五晶体管T5的栅极与源极间的电位差Vgs等于一个负电压电平-VDD，因此第五晶体管T5可被完全关闭，使得漏电流减小许多。此外，输出端OUT回到低电压电平且节点N4为高电压电平，第二晶体管T2因而被关闭，因此节点N5可维持在一个高电压电平。因此，第三晶体管T3的栅极接收输出端的输出低电压电平，第三晶体管T3的源极与节点N5因第二晶体管T2关闭而保持在高电压电平，使得第三晶体管T3的栅极与源极间的电位差Vgs也是负电压，使得漏电流也减小许多。

举例来说，如果VDD为10V，则节点N1的电位可能被提升到17V，第三晶体管T3的栅极与源极间的电位差Vgs可能为-9--10V，因此第三晶体管T3可被完全关闭，节点N1的电位不会因漏电流而降低。相较于现有的移位寄存器电路，本发明的移位寄存器电路即使在工艺变异的情况下，造成晶体管的栅极与源极间的电位差Vgs降到0V，也可以保持输出驱动信号的完整，不会因漏电流的影响而失真，因此在工艺上有较佳的容忍度。

再者，即使移位寄存器在不运作时，因为NOR门X4在节点N3上输出一个高电压电平，第五晶体管T5与第六晶体管T6被导通，节点N1的电位通过第五晶体管T5与第六晶体管T6而为低电压电平，因此，直到移位寄存器SR下一次运作前，节点N1都可以维持一个低电压电平，节点N1不可能是一个浮接节点。同样地，节点N4则因通过第一晶体管T1的电源信号VDD为高电压电平。因此，可避免耦接到时钟信号CLK所造成的耦合噪声。

图6为根据本发明的另一实施例的移位寄存器电路图。图6的移位寄存器SR包括了六个开关组件：第一开关组件T1～第六开关组件T6、两个反相器：第一反相器X1与第二反相器X2、一传输门X3以及一逻辑组件X4。第一开关组件T1的第一端耦接至一第一电源信号VSS，第二端耦接至一移位寄存器SR的输出端OUT，其控制端则耦接至移位寄存器SR的输入端IN。第二开关组件T2的第一端耦接至第一节点N4，第二端耦接至一第二节点N5，其控制端耦接至移位寄存器SR的输出端OUT。第三开关组件T3的第一端耦接至第二节点N5，第二端耦接至一第三节点N1，其控制端耦接至第一节点N4。第四开关组件T4的第一端耦接至移位寄存器SR的时钟输入端CLK，第二端与第六开关组件T6的第一端耦接至移位寄存器SR的驱动端NEXT，其控制端耦接至第三节点N1。第五开关组件T5的第一端耦接至第三节点N1，第二端耦接至逻辑组件X4的第二输入端与移位寄存器SR的驱动端NEXT，其控制端与第六开关组件T6的控制端耦接至一第四节点N3。第六开关组件T6的第二端耦接至一第二电源信号VDD。逻辑组件X4的第一输入端耦接至移位寄存器SR的输入端IN，其输出端耦接至第四节点N3。第一反相器X1的输入端耦接至移位寄存器SR的输入端IN，其输出端耦接至一传输门X3的第二端。第二反相器X2的输入端耦接至移位寄存器SR的输出端OUT，其输出端耦接至第三开关组件的控制端与第一节点N4。传输门X3的第一端耦接至移位寄存器SR的输入端IN，传输门X3的输入端耦接至移位寄存器SR的时钟输入端CLK，其输出端耦接至移位寄存器SR的输出端OUT与第一开关组件T1的第二端。其中，传输门X3的功用类似图4的传输门，可用两个不同导电型态的开关组件组成，用以决定移位寄存器SR的输出端OUT的电压电平。

图6类似于图4，最大的差别在于第二开关组件T2为NMOS晶体管、第三开关组件T3为PMOS晶体管、逻辑组件X4为NAND门，第一电源信号为一低电压电平信号VSS，第二电源信号为一高电压电平信号VDD，其它开关组件则采用与图4的实施例相反导电型态的MOS晶体管。输入的信号与图4的实施例正好相反，但是输出信号OUT1～OUT3仍是相同。换言之，图6所示电路恰为图4所示电路的等效电路，其运作可由熟悉此技艺人士参考前述图4的说明得知，细节不在此赘述。图7为根据图2与图6所示电路的一时序图。图7中的节点N1的电位初始在一个高电压电平。在时间t1时，节点N1的电位被下拉到临界电压Vtp，如图标的D点电平。在时间t2时，因第四晶体管T4的源极与栅极之间形成电容耦合，使得节点N1的电压降到一个较低的电压电平Vb’，如图示的C点电平。因此，可在第三晶体管T3与第三晶体管T5的栅极与源极间提供一个正电压电平电位差来防止漏电流。图7的工作原理也与图5的工作原理大致相同，可参考上述图5的说明，细节不在此赘述。

在本实施例中，图像显示系统可包括显示面板800或电子装置900。图8显示根据本发明的一实施例的图像显示系统。如图8所示显示面板800包括上述图2的信号驱动电路200、一个显示组件810以及时序控制器820。显示面板800中的显示组件820，例如LCD组件，耦接至信号驱动电路200。信号驱动电路200依序输出多个个驱动脉冲信号以驱动显示组件810。时序控制器820用以产生上述的时钟信号以及起始脉冲信号给信号驱动电路200。其中，显示组件810也包括了等离子显示组件、有机发光二极管(OLED)显示组件以及冷阴极管显示组件。

图9显示根据本发明的另一实施例的图像显示系统900，显示面板800可以是电子装置的一部分(例如：电子装置910)，一般电子装置910包括显示面板800和一直流/直流转换器920，甚者，直流/直流转换器920耦接至显示面板800以提供电能至显示面板800，电子装置可以是：手机、数字相机、个人数字助理、笔记本型计算机、桌上型计算机、电视、或可携式DVD播放器。

此外，本发明也提供一种驱动显示组件的方法。其中，显示组件包括一信号驱动电路，信号驱动电路包括多个串接的移位寄存器。驱动显示组件的方法包括：首先，提供一时钟信号以及一第一脉冲信号给一目标移位寄存器，其中目标移位寄存器为上述多个移位寄存器的其中一者，时钟信号为一第一时钟信号或一第二时钟信号。接着，目标移位寄存器根据提供的该时钟信号以及该第一脉冲信号，产生一输出信号。其次，该目标移位寄存器将一第一节点的电压电平拉高至大于一既定电压电平。接着，当第一节点的电压电平被拉高至大于既定电压电平时，目标移位寄存器输出一驱动信号。最后，根据此驱动信号，驱动目标移位寄存器的次一级移位寄存器。其中，输出信号与驱动信号为不同时段产生的两信号。

上述说明提供数种不同实施例或应用本发明的不同特性的实施例。实例中的特定组件以及方法用以帮助阐释本发明的主要精神及目的，当然本发明不限于此。

因此，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的申请专利范围所界定者为准。

Claims (28)

1.一种图像显示系统，包括：

一种信号驱动电路，包括：

多个串接的移位寄存器，其由一第一时钟信号与一第二时钟信号所控制，用以根据一起始脉冲信号，依序产生对应的驱动信号，其中，每一移位寄存器具有一第一时钟输入端、一输入端、一输出端以及一驱动端，该第一时钟输入端用以接收所述第一与第二时钟信号的其中一者，该输入端接收一第一脉冲信号，该输出端用以产生一输出信号，该驱动端根据接收的该时钟信号产生一驱动信号用以驱动次一级的移位寄存器，其中，该输出信号与该驱动信号是在不同时段产生的两信号。

2.如权利要求1所述的图像显示系统，其中，当该移位寄存器为第一级移位寄存器时，该第一脉冲信号为该起始脉冲信号。

3.如权利要求1所述的图像显示系统，其中，该驱动信号产生于该输出信号之后。

4.如权利要求3所述的图像显示系统，其中，当该接收的该时钟信号位于一第一电压电平时，产生该输出信号，并在该时钟信号变为一第二电压电平后产生该驱动信号。

5.如权利要求1所述的图像显示系统，其中，该信号驱动电路中的一N^th移位寄存器的一驱动端耦接至一(N+1)^th移位寄存器的一输入端，并且由该N^th移位寄存器所输出的该驱动信号用以当做该(N+1)^th移位寄存器的该第一脉冲信号。

6.如权利要求5所述的图像显示系统，其中，该N^th移位寄存器的一第一时钟输入端只耦接至该第一时钟信号，该(N+1)^th移位寄存器的一第一时钟输入端只耦接至该第二时钟信号。

7.如权利要求1所述的图像显示系统，其中，更包括当该移位寄存器的该输出信号停止输出时，使该移位寄存器内的一第一节点的电压电平大于一既定电压电平。

8.如权利要求7所述的图像显示系统，更包括当该电压信号产生后，该移位寄存器产生该驱动信号。

9.如权利要求1所述的图像显示系统，其中，该移位寄存器包括：

一第一开关组件，具有一第一端耦接至一第一电源信号、一第二端耦接至一第一节点以及一控制端耦接至该移位寄存器的该输入端；

一第二开关组件，具有一第一端耦接至该移位寄存器的该输出端、一第二端耦接至一第二节点以及一控制端耦接至该第一节点；

一第三开关组件，具有一第一端耦接至该第二节点、一第二端耦接至一第三节点以及一控制端耦接至该移位寄存器的该输出端；

一第四开关组件，具有一第一端耦接至该移位寄存器的该第一时钟输入端、一第二端耦接至该移位寄存器的该驱动端以及一控制端耦接至该第三节点；

一第五开关组件，具有一第一端耦接至该第三节点、一第二端、以及一控制端耦接至一第四节点；

一第六开关组件，具有一第一端耦接至该移位寄存器的该驱动端、一第二端耦接至一第二电源信号、以及一控制端耦接至该第四节点；

一第一反相器，具有一输入端耦接至该移位寄存器的该输入端以及一输出端；

一第二反相器，具有一输入端耦接至该第一节点以及一输出端耦接至该第三开关组件的该控制端与该移位寄存器的该输出端；

一传输门，具有一第一端耦接至该移位寄存器的该输入端、一第二端耦接至该第一反相器的该输出端、一输入端耦接至该移位寄存器的该第一时钟输入端以及一输出端耦接至该第一节点；以及

一逻辑组件，具有一第一输入端耦接至该移位寄存器的该输入端、一第二输入端耦接至该移位寄存器的该驱动端与该第五开关组件的该第二端以及一输出端耦接至该第四节点。

10.如权利要求9所述的图像显示系统，其中，该第二开关组件以及该第三开关组件是不同导电型态的金属氧化物半导体晶体管。

11.如权利要求9所述的图像显示系统，其中，该第二开关组件是一PMOS晶体管，且该逻辑组件是一NOR门。

12.如权利要求9所述的图像显示系统，其中，所述开关组件皆为薄膜晶体管。

13.如权利要求1所述的图像显示系统，其中，该移位寄存器包括：

一第一开关组件，具有一第一端耦接至一第一电源信号、一第二端耦接至该移位寄存器的该输出端、以及一控制端耦接至该移位寄存器的该输入端；

一第二开关组件，具有一第一端耦接至一第一节点、一第二端耦接至一第二节点、以及一控制端耦接至该移位寄存器的该输出端；

一第三开关组件，具有一第一端耦接至该第二节点、一第二端耦接至一第三节点、以及一控制端耦接至该第一节点；

一第四开关组件，具有一第一端耦接至该移位寄存器的该第一时钟输入端、一第二端耦接至该移位寄存器的该驱动端、以及一控制端耦接至该第三节点；

一第五开关组件，具有一第一端耦接至该第三节点、一第二端、以及一控制端耦接至一第四节点；

一第六开关组件，具有一第一端耦接至该移位寄存器的该驱动端、一第二端耦接至一第二电源信号、以及一控制端耦接至该第四节点；

一第一反相器，具有一输入端耦接至该移位寄存器的该输入端以及一输出端；

一第二反相器，具有一输入端耦接至该移位寄存器的该输出端以及一输出端耦接至该第三开关组件的该控制端与该第一节点；

一传输门，具有一第一端耦接至该移位寄存器的该输入端、一第二端耦接至该第一反相器的该输出端、一输入端耦接至该移位寄存器的该第一时钟输入端、以及一输出端耦接至该移位寄存器的该输出端；以及

一逻辑组件，具有一第一输入端耦接至该移位寄存器的该输入端、一第二输入端耦接至该移位寄存器的该驱动端与该第五开关组件的该第二端、以及一输出端耦接至该第四节点。

14.如权利要求13所述的图像显示系统，其中，该第二开关组件以及该第三开关组件是不同导电型态的金属氧化物半导体晶体管。

15.如权利要求13所述的图像显示系统，其中，该第二开关组件是一NMOS晶体管，且该逻辑组件是一NAND门。

16.如权利要求13所述的图像显示系统，其中，所述开关组件皆为薄膜晶体管。

17.如权利要求1所述的图像显示系统，其中，该第一时钟信号与该第二时钟信号是具有一相位差的两时钟信号。

18.如权利要求1所述的图像显示系统，更包括一直流/直流转换器耦接至一显示面板以提供电能至显示面板。

19.如权利要求18所述的图像显示系统，其中该显示面板更包括一显示组件，该显示组件藉由该信号驱动电路所产生的对应驱动信号来驱动。

20.如权利要求19所述的图像显示系统，其中，该显示组件包括等离子显示组件、有机发光二极管显示组件以及冷阴极管显示组件。

21.如权利要求1所述的图像显示系统，其中，该图像显示系统可以是一个电子装置。

22.如权利要求21所述的图像显示系统，其中，该电子装置可以是手机、数字相机、个人数字助理、笔记本型计算机、桌上型计算机、电视、或可携式DVD播放器。

23.一种驱动显示组件的方法，该显示组件包括一信号驱动电路，该信号驱动电路包括多个串接的移位寄存器，该驱动方法包括：

提供一时钟信号以及一第一脉冲信号给一目标移位寄存器，其中该目标移位寄存器为所述移位寄存器的其中一者，时钟信号为一第一时钟信号或一第二时钟信号；

该目标移位寄存器根据提供的该时钟信号以及该第一脉冲信号，产生一输出信号；

该目标移位寄存器将一第一节点的电压电平拉高至大于一既定电压电平；

当该第一节点的电压电平被拉高至大于该既定电压电平时，该目标移位寄存器输出一驱动信号；以及

根据该驱动信号，驱动该目标移位寄存器的次一级移位寄存器，其中，该输出信号与该驱动信号是在不同时段产生的两信号。

24.如权利要求23所述的驱动显示组件的方法，其中，当该目标移位寄存器为第一级移位寄存器时，该第一脉冲信号为一起始脉冲信号。

25.如权利要求24所述的驱动显示组件的方法，其中，更包括该目标移位寄存器在该提供的该时钟信号位于一第一电压电平时，产生该输出信号，并在该时钟信号变为一第二电压电平后产生该驱动信号。

26.如权利要求24所述的驱动显示组件的方法，其中，该信号驱动电路中的一N^th移位寄存器的一驱动端耦接至一(N+1)^th移位寄存器的一输入端，并且由该N^th移位寄存器所输出的该驱动信号用以当做该(N+1)^th移位寄存器的该第一脉冲信号。

27.如权利要求26所述的驱动显示组件的方法，其中，该N^th移位寄存器的一第一时钟输入端只耦接至该第一时钟信号，该(N+1)^th移位寄存器的一第一时钟输入端只耦接至该第二时钟信号。

28.如权利要求24所述的驱动显示组件的方法，其中，该第一时钟信号与该第二时钟信号是具有一相位差的两时钟信号。

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