CN110534068A - 驱动电压产生器 - Google Patents
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Abstract
本发明提供一种驱动电压产生器，包括第一放大电路以及第二放大电路。第一放大电路具有多个第一差动对，全部的第一差动对具有第一导电型态。各第一差动对的第一输入端接收第一输入电压或第二输入电压。第二放大电路具有多个第二差动对，全部的第二差动对具有相同的第二导电型态。各第二差动对的第一输入端接收第三输入电压或第四输入电压。其中，第一导电型态与第二导电型态相反，第一输入电压的与第二输入电压的电压值介于第一电压范围间，第三输入电压与第四输入电压的电压值介于第二电压范围间。
Description
技术领域
本发明涉及一种驱动电压产生器，尤其涉及一种具差运算能力的驱动电压产生器。
背景技术
为提供高解析度的驱动电压，现有技术提出具有内插运算能力的放大电路，以处理部分比特的输入信号。在现有的放大电路中，具有多个P型晶体管以及多个N型晶体管所建构的多个差动对，且各个差动对的一输入端接收输出电压，而另一输入端则接收可能为高电压或低电压的输入电压。
在当输入电压接近于电源电压或参考接地电压时，现有技术的放大电路中，将有半数的差动对会被断开，而无法有效执行内插运算，并导致输出电压不准确。
在另一方面，现有技术也提出同时提供P型、N型差动对以同时接收一输入电压，来克服上述的问题。然而，此类型的放大电路需要很多数量的晶体管，且在当发生部分N型差动对被导通，而部分N型差动对被断开，且所有P型差动对都被导通的情况下时，放大电路所执行的内插运算也会产生错误。
发明内容
本发明提供一种驱动电压产生器，可产生准确的输出电压。
本发明的驱动电压产生器，包括第一放大电路以及第二放大电路。第一放大电路具有多个第一晶体管。第一晶体管形成多个第一差动对，全部的第一晶体管具有相同的第一导电型态。各第一差动对的第一输入端接收第一输入电压或第二输入电压，第一差动对的第二输入端共同耦接至第一放大电路的输出端以接收第一输出电压。第二放大电路具有多个第二晶体管。第二晶体管形成多个第二差动对，全部的第二晶体管具有相同的第二导电型态。各第二差动对的第一输入端接收第三输入电压或第四输入电压，第二差动对的第二输入端耦接至第二放大电路的输出端以接收第二输出电压。其中，第一导电型态与第二导电型态相反，第一输入电压的与第二输入电压的电压值介于第一电压范围间，第三输入电压与第四输入电压的电压值介于第二电压范围间。
基于上述，本发明提供的驱动电压产生器，依据不同输入电压的电压值范围，分别提供不同导电型态的差动对，来进行内插运算。如此一来，驱动电压产生器依据内插运算所产生的输出电压的误差可以被减小，提升输出电压的准确度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出本发明一实施例的驱动电压产生器的示意图。
图2示出本发明实施例的放大电路的实施方式的示意图。
图3示出本发明实施例的放大电路的实施方式的示意图。
图4示出本发明实施例的放大电路的实施方式的示意图。
图5示出本发明实施例的放大电路的实施方式的示意图。
图6示出本发明另一实施例的驱动电压产生器的示意图。
附图标记说明
100、600：驱动电压产生器
110、120、200、300、400、500、612、622：放大电路
210、310、410、510：增益级电路
220、320、420、520：输出级电路
611、621：解码器
630：信号切换器
N11～NN1、N12～NN2、P11～PN1、P12～PN2、N3_1～N3_N、N4_1～N4_N、P3_1～P3_N、P4_1～P4_N、P5～P11、N5～N11：晶体管
VIN1、VIN2、VH1、VH2、VL1、VL2：输入电压
AVF1、AVF2：输出电压
IS1～ISN：电流源
AGND：参考接地电压
DE1、DE2：差动输出端
VG1、VG2：增益电压
AVBN2、AVBN1、AVBP1、AVBP2、AVBN3N、AVBN3P、AVBP3P、AVBP3N、AVBP4P、AVBP4N、AVBN4P、AVBN4N、AVBN5N、AVBP5N、AVBN5P、AVBP5P：偏压电压
VMID：参考电源
MCP、MCN：电容
SP、SN、CN、CN1、CP、CP1：端点
AVDD：电源电压
SW1～SW4：开关
DRVE1、DRVE2：驱动端
DIN1、DIN2：数据信号
CTRL：控制信号
具体实施方式
请参照图1，图1示出本发明一实施例的驱动电压产生器的示意图。驱动电压产生器100包括放大电路110以及120。放大电路110包括多个晶体管N11～NN1以及N12～NN2，晶体管N11～NN1分别与晶体管N12～NN2形成多个差动对。放大电路110接收多个的输入电压VIN1并产生输出电压AVF1。值得注意的，在本实施例中，用以形成多个差动对的所有的晶体管N11～NN1以及N12～NN2都具有相同的导电型态，在本实施例中，所有的晶体管N11～NN1以及N12～NN2都是N型的晶体管。以单一差动对为范例(例如由晶体管N11、N12所形成的差动对)，其中，晶体管N12的控制端接收放大电路110所产生的输出电压AVF1。晶体管N11的控制端则接收输入电压VIN1的其中之一。在本实施例中，各个输入电压VIN1可以为输入电压VH1或输入电压VL1，其中，输入电压VH1的电压值大于输入电压VL1的电压值。放大电路110通过接收为输入电压VH1或输入电压VL1的多个输入电压VIN1，并针对多个输入电压VIN1进行内插运算以产生输出电压AVF1。
在本实施例中，输入电压VH1以及输入电压VL1的电压值可被设定为介于一第一电压范围间。第一电压范围大于一参考电源的电压值，并小于放大电路110所接收的电源电压的电压值。以应用在显示装置的驱动电压产生器为范例，参考电源可以是显示装置中的共用电压(common voltage)。
在另一方面，放大电路120包括多个晶体管P11～PN1以及P12～PN2，晶体管P11～PN1分别与晶体管P12～PN2形成多个差动对。放大电路120接收多个的输入电压VIN2并产生输出电压AVF2。值得注意的，在本实施例中，用以形成多个差动对的所有的晶体管P11～PN1以及P12～PN2都具有相同的导电型态，在本实施例中，所有的晶体管P11～PN1以及P12～PN2都是P型的晶体管。以单一差动对为范例(例如由晶体管P11、P12所形成的差动对)，其中，晶体管P12的控制端接收放大电路120所产生的输出电压AVF2。晶体管P11的控制端则接收输入电压VIN2的其中之一。在本实施例中，各个输入电压VIN2可以为输入电压VH2或输入电压VL2，其中，输入电压VH2的电压值大于输入电压VL2的电压值。放大电路120通过接收为输入电压VH2或输入电压VL2的多个输入电压VIN2，并针对多个输入电压VIN2进行内插运算以产生输出电压AVF2。
在本实施例中，输入电压VH2以及输入电压VL2的电压值可被设定为介于一第二电压范围间。第二电压范围小于前述的参考电源的电压值，并大于放大电路120所接收的参考接地电压的电压值。同样以应用在显示装置的驱动电压产生器为范例，参考电源是显示装置中的共用电压。
由上述的说明可以得知，在驱动电压产生器100中，放大电路110提供N型晶体管N11～NN2所形成的N型差动对以接收具有相对高电压的输入电压VH1以及VL1，放大电路120则提供P型晶体管P11～PN2所形成的P型差动对以接收具有相对低电压的输入电压VH2以及VL2，并分别进行内插运算。在此前提下，放大电路110中的N型晶体管N11～NN2以及放大电路120中的P型晶体管P11～PN2，皆不会因为输入电压的电压值变化而产生被关闭的现象。可有效确保所产生的输出电压AVF1以及AVF2的准确性。并且，本发明实施例的驱动电压产生器100，在单一个放大电路110、120中，可有效减低所需要的差动对的数量，减低电路所需要的面积，并降低成本。
值得一提的，在应用至液晶显示装置中，驱动电压产生器100可同时提供正极性的驱动电压以及负极性的驱动电压。其中，放大电路110所产生的输出电压AVF1可作为正极性的驱动电压，放大电路120所产生的输出电压AVF2则作为负极性的驱动电压。
请参照图2，图2示出本发明实施例的放大电路的实施方式的示意图。图2示出的放大电路200可用以产生作为正极性驱动电压的输出电压AVF1。放大电路200包括晶体管N11～NN1以及N12～NN2，晶体管N11～NN1与晶体管N12～NN2分别构成多个差动对，其中，晶体管N11～NN1与晶体管N12～NN2皆为N型晶体管。放大电路200并包括电流源IS1～ISN、增益级电路210以及输出级电路220。电流源IS1～ISN分别耦接至晶体管N11～NN1与晶体管N12～NN2所分别形成的差动对，并耦接至参考接地电压AGND。
在本实施例中，各个晶体管N11～NN1中未耦接至电流源IS1～ISN的端点共同耦接至差动输出端DE1，晶体管N12～NN2中未耦接至电流源IS1～ISN的端点则共同耦接至差动输出端DE2。另外，输入电压VIN1可具有N个电压，其中包括A个输入电压VH1以及B个输入电压VL1，其中，A+B＝N，A、B、N皆为自然数。晶体管N11～NN1与晶体管N12～NN2所分别形成的各个差动对，通过接收为输入电压VH1或输入电压VL1的输入电压VIN1，并依据各自电流源IS1～ISN的大小，进行内插的运算，最后将结果传送至差动输出端DE1、DE2上，其中IS1～ISN可为相等或不同大小的电流源。
在另一方面，增益级电路210则耦接至差动输出端DE1以及DE2。增益级电路210提供主动负载，并依据晶体管N11～NN1与晶体管N12～NN2所分别形成的差动对所产生的内插运算的结果来进行放大，并产生增益电压VG1以及增益电压VG2。
输出级电路220耦接至增益级电路210，并接收增益电压VG1以及增益电压VG2。输出级电路220依据增益电压VG1以及增益电压VG2以产生输出电压AVF1。
以下请参照图3，图3示出本发明实施例的放大电路的实施方式的示意图。图3示出的放大电路300可用以产生作为正极性驱动电压的输出电压AVF1。放大电路300包括由晶体管N11～NN2所构成的多个差动对、电流源IS1～ISN、增益级电路310以及输出级电路320。放大电路300中所有的差动对皆由相同导电型态的(N型)晶体管N11～NN2所构成，其中，晶体管N11～NN1的控制端接收输入电压VH1或VL1，而晶体管N12～NN2的控制端则共同接收输出电压AVF1。晶体管N11～NN1的第一端共同耦接至差动输出端DE1，晶体管N11～NN1的第二端分别耦接至电流源IS1～ISN。晶体管N12～NN2的第一端共同耦接至差动输出端DE2，晶体管N12～NN2的第二端分别耦接至电流源IS1～ISN。
各电流源IS1～ISN可由一个或多个晶体管所构成。以电流源IS1为范例，电流源IS1包括晶体管N4_1、N3_1，晶体管N4_1、N3_1依序串接在晶体管N11的第二端与参考接地端AGND间，并分别受控于偏压电压AVBN2以及AVBN1。再以电流源ISN为范例，电流源ISN包括晶体管N4_N、N3_N，晶体管N4_N、N3_N依序串接在晶体管NN1的第二端与参考接地端AGND间，并分别受控于偏压电压AVBN2以及AVBN1。其中，晶体管N4_1～N4_N、N3_1～N3_N均为N型晶体管，并与晶体管N11～NN2具有相同的导电型态。
增益级电路310包括晶体管P5～P8、N5～N8、P10、P11、N10以及N11。晶体管P5的第一端接收电源电压AVDD，晶体管P5的控制端耦接至晶体管P6的控制端，且晶体管P5的控制端并通过晶体管P7耦接至晶体管P5的第二端。晶体管P6的第一端接收电源电压AVDD，晶体管P6的第二端耦接至晶体管P8的第一端。晶体管P7串接在晶体管P5的控制端与第二端间，晶体管P7的控制端耦接至晶体管P8的控制端，并接收偏压电压AVBP4P。
值得一提的，晶体管P5以及晶体管P7的耦接端点CP1另耦接至差动输出端DE2，晶体管P6以及晶体管P8的耦接端点CP则另耦接至差动输出端DE1。
晶体管P10以及N10相互并联耦接，并串接在晶体管P7的第二端以及晶体管N7的第一端间。晶体管N10以及P10分别受控于偏压电压AVBN3P以及AVBP3P。晶体管N11以及P11相互并联耦接，并串接在晶体管P8的第二端以及晶体管N8的第一端间。晶体管N11以及P11分别受控于偏压电压AVBN5P以及AVBP5P。
晶体管N5的第一端耦接至晶体管N7的第二端，晶体管N5的控制端耦接至晶体管N7的第一端，并耦接至晶体管N6的控制端，晶体管N5的第二端接收参考电源VMID或参考接地电压AGND。晶体管N6的第一端耦接至晶体管N8的第二端，晶体管N6的第二端接收参考电源VMID或参考接地电压AGND。晶体管N7串接在晶体管N5及N10间，晶体管N8串接在晶体管N6及N11间，且晶体管N7、N8的控制端相互耦接，并接收偏压电压AVBN4P。
增益级电路310在晶体管P8及P11耦接的端点SP产生增益电压VG1，并在晶体管N8与N11耦接的端点SN产生增益电压VG2。增益电压VG1以及VG2用以提供至输出级电路320。
输出级电路320包括晶体管P9、N9以及电容MCP及MCN。晶体管P9的第一端接收电源电压AVDD，晶体管P9的控制端耦接至端点SP，并接收增益电压VG1。晶体管P9的第二端形成输出端，并产生输出电压AVF1。晶体管N9的第一端耦接至晶体管P9的第二端，晶体管N9的第二端接收参考电源VMID或参考接地电压AGND，晶体管N9的控制端耦接至端点SN，并接收增益电压VG2。电容MCP串接在端点CP以及晶体管P9的第二端间，其中端点CP为晶体管P6、P8相互耦接的端点，电容MCN串接在端点CN以及晶体管N9的第一端间，其中端点CN为晶体管N8、N6相互耦接的端点。其中，晶体管P9、N9依据分别接收的增益电压VG1、VG2来产生输出电压AVF1。
在本实施例中，电源电压AVDD的电压值大于参考电源VMID的电压值，且参考电源VMID的电压值大于参考接地电压AGND的电压值。
基于输入电压VH1以及VL1皆具有相对高的电压值，用以形成差动对的晶体管N11～NN2不会产生被关闭的状态。因此，放大电路300的内插运算动作可以正确的被执行，产生准确的输出电压AVF1。其中，当放大电路300应用于显示装置时，输入电压VH1以及VL1可均大于共用电压，或者，在其他实施例中，输入电压VL1可不大于共用电压，或者，输入电压VH1可不大于共用电压。
请参照图4，图4示出本发明实施例的放大电路的实施方式的示意图。图4示出的放大电路400可用以产生作为负极性驱动电压的输出电压AVF2。放大电路400包括晶体管P11～PN1以及P12～PN2，晶体管P11～PN1与晶体管P12～PN2分别构成多个差动对，其中，晶体管P11～PN1与晶体管P12～PN2皆为P型晶体管。放大电路400并包括电流源IS1～ISN、增益级电路410以及输出级电路420。电流源IS1～ISN分别耦接至晶体管P11～PN1与晶体管P12～PN2所分别形成的差动对，并耦接至电源电压AVDD。
在本实施例中，各个晶体管P11～PN1中未耦接至电流源IS1～ISN的端点共同耦接至差动输出端DE1，晶体管P12～PN2中未耦接至电流源IS1～ISN的端点则共同耦接至差动输出端DE2。另外，输入电压VIN2可具有N个电压，其中包括A个输入电压VH2以及B个输入电压VL2，其中，A+B＝N，A，B、N皆为自然数。晶体管P11～PN1与晶体管P12～PN2所分别形成的各个差动对，通过接收为输入电压VH2或输入电压VL2的输入电压VIN2，并依据各自电流源IS1～ISN的大小，去进行内插的运算，最后将结果传送至差动输出端DE1、DE2上，其中IS1～ISN可为相等或不同大小的电流源。
在另一方面，增益级电路410则耦接至差动输出端DE1以及DE2。增益级电路410提供主动负载，并依据晶体管P11～PN1与晶体管P12～PN2所分别形成的差动对所产生的内插运算的结果来进行放大，并产生增益电压VG1以及增益电压VG2。
输出级电路420耦接至增益级电路410，并接收增益电压VG1以及增益电压VG2。输出级电路420依据增益电压VG1以及增益电压VG2以产生输出电压AVF2。
以下请参照图5，图5示出本发明实施例的放大电路的实施方式的示意图。图5示出的放大电路500可用以产生作为负极性驱动电压的输出电压AVF2。放大电路500包括由晶体管P11～PN2所构成的多个差动对、电流源IS1～ISN、增益级电路510以及输出级电路520。放大电路500中所有的差动对皆由相同导电型态的(P型)晶体管P11～PN2所构成，其中，晶体管P11～PN1的控制端接收输入电压VH2或VL2，而晶体管P12～PN2的控制端则共同接收输出电压AVF2。晶体管P11～PN1的第二端共同耦接至差动输出端DE1，晶体管P11～PN1的第一端分别耦接至电流源IS1～ISN。晶体管P12～PN2的第二端共同耦接至差动输出端DE2，晶体管P12～PN2的第一端分别耦接至电流源IS1～ISN。
各电流源IS1～ISN可由一个或多个晶体管所构成。以电流源IS1为范例，电流源IS1包括晶体管P3_1、P4_1，晶体管P3_1、P4_1依序串接在电源电压AVDD以及晶体管P11的第一端间，并分别受控于偏压电压AVBP1以及AVBP2。再以电流源ISN为范例，电流源ISN包括晶体管P3_N、P4_N，晶体管P3_N、P4_N依序串接在电源电压AVDD以及晶体管PN1的第一端间，并分别受控于偏压电压AVBP1以及AVBP2。其中，晶体管P4_1～P4_N、P3_1～P3_N均为P型晶体管，并与晶体管P11～PN2具有相同的导电型态。
增益级电路510包括晶体管P5～P8、N5～N8、P10、P11、N10以及N11。晶体管P5的第一端接收电源电压AVDD或参考电源VMID，晶体管P5的控制端耦接至晶体管P6的控制端，且晶体管P5的控制端并通过晶体管P7耦接至晶体管P5的第二端。晶体管P6的第一端接收电源电压AVDD或参考电源VMID，晶体管P6的第二端耦接至晶体管P8的第一端。晶体管P7串接在晶体管P5的控制端与第二端间，晶体管P7的控制端耦接至晶体管P8的控制端，并接收偏压电压AVBP4N。
晶体管P10以及N10相互并联耦接，并串接在晶体管P7的第二端以及晶体管N7的第一端间。晶体管N10以及P10分别受控于偏压电压AVBN3N以及AVBP3N。晶体管N11以及P11相互并联耦接，并串接在晶体管P8的第二端以及晶体管N8的第一端间。晶体管N11以及P11分别受控于偏压电压AVBN5N以及AVBP5N。
晶体管N5的第一端耦接至晶体管N7的第二端，晶体管N5的控制端耦接至晶体管N7的第一端，并耦接至晶体管N6的控制端，晶体管N5的第二端接收参考接地电压AGND。晶体管N6的第一端耦接至晶体管N8的第二端，晶体管N6的第二端接收参考接地电压AGND。晶体管N7串接在晶体管N5及N10间，晶体管N8串接在晶体管N6及N11间，且晶体管N7、N8的控制端相互耦接，并接收偏压电压AVBN4N。
值得一提的，晶体管N5以及晶体管N7的耦接端点CN1另耦接至差动输出端DE2，晶体管N6以及晶体管N8的耦接端点CN则另耦接至差动输出端DE1。
增益级电路510在晶体管P8及P11耦接的端点SP产生增益电压VG1，并在晶体管N8与N11耦接的端点SN产生增益电压VG2。增益电压VG1以及VG2用以提供至输出级电路520。
输出级电路520包括晶体管P9、N9以及电容MCP及MCN。晶体管P9的第一端接收电源电压AVDD或参考电源VMID，晶体管P9的控制端耦接至端点SP，并接收增益电压VG1。晶体管P9的第二端形成输出端，并产生输出电压AVF2。晶体管N9的第一端耦接至晶体管P9的第二端，晶体管N9的第二端接收参考接地电压AGND，晶体管N9的控制端耦接至端点SN，并接收增益电压VG2。电容MCP串接在端点CP以及晶体管P9的第二端间，其中端点CP为晶体管P6、P8相互耦接的端点，电容MCN串接在端点CN以及晶体管N9的第一端间，其中端点CN为晶体管N8、N6相互耦接的端点。其中，晶体管P9、N9依据分别接收的增益电压VG1、VG2来产生输出电压AVF2。
在本实施例中，电源电压AVDD的电压值大于参考电源VMID的电压值，且参考电源VMID的电压值大于参考接地电压AGND的电压值。
基于输入电压VH2以及VL2皆具有相对低的电压值，用以形成差动对的晶体管P11～PN2不会产生被关闭的状态。因此，放大电路500的内插运算动作可以正确的被执行，产生准确的输出电压AVF2。其中，当放大电路500应用于显示装置时，输入电压VH2以及VL2均可小于共用电压，或者，在其他实施例中，输入电压VH2可大于共用电压，或者，输入电压VL2可大于共用电压。
请参照图6，图6示出本发明另一实施例的驱动电压产生器的示意图。驱动电压产生器600包括放大电路612、622、解码器611、621以及信号切换器630。解码器611耦接放大电路612，解码器611接收输入电压VH1以及VL1，并接收数据信号DIN1，并依据数据信号DIN1以选择输入电压VH1以及VL1来产生多个输入电压VIN1。举例来说明，以数据信号DIN1具有三个比特为范例，解码器611可产生八个输入电压VIN1。其中，依据数据信号DIN1的数值，解码器611可选择八个输入电压VIN1中的A个等于输入电压VH1，并使其余的8-A个输入电压VIN1等于输入电压VL1。另外根据不同的设计，解码器611也可产生五个输入电压VIN1，其中五个输入电压对应到的差动对，可依据IS1～IS5的电流大小设计形成8：4：2：1：1共五种权重比例。其中，依据数据信号DIN1的数值，解码器611可选择五个输入电压VIN1中的A个等于输入电压VH1，并使其余的5-A个输入电压VIN1等于输入电压VL1。当然上述的权重比例也可以设计成另外的形式，上述的说明仅只是一个实施范例，不用以限缩本发明的实施范畴。
输入电压VIN1被传送至放大电路612中的多个差动对，放大电路612并依据输入电压VIN1进行内插运算，且产生输出电压AVF1。
另外，解码器621耦接放大电路622，解码器621接收输入电压VH2以及VL2，并接收数据信号DIN2，并依据数据信号DIN2以选择输入电压VH2以及VL2来产生多个输入电压VIN2。举例来说明，同样以数据信号DIN2具有三个比特为范例，解码器621可产生八个输入电压VIN2。其中，依据数据信号DIN2的数值，解码器621可选择八个输入电压VIN2中的B个等于输入电压VH2，并使其余的8-B个输入电压VIN2等于输入电压VL2。另外根据不同的设计，解码器621也可产生五个输入电压VIN2，其中五个输入电压对应到的差动对，可依据IS1～IS5的电流大小设计形成8：4：2：1：1共五种权重比例。其中，依据数据信号DIN2的数值，解码器621可选择五个输入电压VIN2中的A个等于输入电压VH2，并使其余的5-A个输入电压VIN2等于输入电压VL2。通过传送输入电压VIN2至放大电路622中的多个差动对，放大电路622依据输入电压VIN2进行内插运算，且产生输出电压AVF2。同样的，上述的权重比例也可以设计成另外的形式，上述的说明仅只是一个实施范例，不用以限缩本发明的实施范畴。
在本实施例中输入电压VH1的电压值大于输入电压VL1的电压值，输入电压VL1的电压值大于输入电压VH2的电压值，而输入电压VH2的电压值大于输入电压VL2的电压值。并且，输入电压VH1以及VL1的电压值可设定大于一参考电源的电压值，在显示装置的领域中，参考电源可以为共用电压。相对应的，输入电压VH2以及VL2的电压值则可设定为小于共用电压。在本发明其他实施例中，输入电压VH1以及输入电压VL1的电压值的范围也可与输入电压VH2以及VL2的电压值的范围部分重叠，没有特定的限制。
信号切换器630包括多个开关SW1～SW4，并耦接在放大电路612的输出端、放大电路622的输出端以及驱动端DRVE1、DRVE2间。信号切换器630接收控制信号CTRL，并依据控制信号CTRL以使输出电压AVF1被传送至驱动端DRVE1以及驱动端DRVE2的其中之一，并使输出电压AVF2被传送至驱动端DRVE1以及驱动端DRVE2的其中之另一。
细节上来说明，当开关SW1、SW4依据控制信号CTRL而被导通，开关SW2、SW3可依据控制信号CTRL而被断开。在此同时，输出电压AVF1以及AVF2分别通过开关SW1、SW4，被传送至驱动端DRVE1以及驱动端DRVE2。如此，驱动端DRVE1以及驱动端DRVE2上可分别产生正极性的输出电压AVF1以及负极性的输出电压AVF2。
在另一方面，当开关SW2、SW3依据控制信号CTRL而被导通，开关SW1、SW4可依据控制信号CTRL而被断开。在此同时，输出电压AVF1以及AVF2分别通过开关SW3、SW2，被传送至驱动端DRVE2以及驱动端DRVE1。如此，驱动端DRVE1以及驱动端DRVE2上可分别产生负极性的输出电压AVF2以及正极性的输出电压AVF1，并达到极性反转的目的。
在本实施例中，开关SW1～SW4可通过任意形式的晶体管来建构，或者，也可以通过传输门(transmission gate)的电路元件来建构，没有特定的限制。
值得注意的，为设置高比特的驱动电压产生器时，可通过在驱动电压产生器600的前端设置例如为7比特的解码器，再配合驱动电压产生器600提供具有3比特内差运算能力的放大电路612、622，可完成10比特的驱动电压产生器的设计。并且，基于放大电路612、622可产生准确的内插运算结果的前提下，驱动电压产生器600的表现度可以有效的被提升。
综上所述，本发明提供仅包括单一导电型态的多个差动对，来设置放大电路，并使不同的放大电路接收不同电压范围的输入电压以执行内差运算。如此一来，各放大电路可产生准确的内差运算结果，并提升驱动电压产生器所产生的输出电压的准确度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (15)
1.一种驱动电压产生器，其特征在于，包括：
第一放大电路，具有多个第一晶体管，所述多个第一晶体管形成多个第一差动对，全部的所述多个第一晶体管具有相同的第一导电型态，其中，各所述第一差动对的第一输入端接收第一输入电压或第二输入电压，所述多个第一差动对的第二输入端共同耦接至所述第一放大电路的输出端以接收第一输出电压；以及
第二放大电路，具有多个第二晶体管，所述多个第二晶体管形成多个第二差动对，全部的所述多个第二晶体管具有相同的第二导电型态，其中，各所述第二差动对的第一输入端接收第三输入电压或第四输入电压，所述多个第二差动对的第二输入端耦接至所述第二放大电路的输出端以接收第二输出电压，
其中，所述第一导电型态与所述第二导电型态相反，所述第一输入电压与所述第二输入电压的电压值介于第一电压范围间，所述第三输入电压与所述第四输入电压的电压值介于第二电压范围间。
2.根据权利要求1所述的驱动电压产生器，其中所述第一电压范围介于电源电压以及参考电源间，所述第二电压范围介于所述参考电源以及参考接地电压间，所述第一导电型态为N型，所述第二导电型态为P型，所述电源电压大于所述参考电源，且所述参考电源大于所述参考接地电压。
3.根据权利要求1所述的驱动电压产生器，其中所述第一放大电路还包括：
多个电流源，分别串接在所述多个第一差动对与参考接地电压间，依据第一偏压电压以分别产生多个电流；
增益级电路，耦接至各所述第一差动对的第一差动输出端以及第二差动输出端，所述增益级电路提供主动负载，并产生第一增益电压以及第二增益电压；以及
输出级电路，耦接至所述增益级电路，依据所述第一增益电压以及所述第二增益电压以产生所述第一输出电压。
4.根据权利要求3所述的驱动电压产生器，其中各所述电流源包括：
至少一第三晶体管，具有第一端耦接至对应的第一差动对，所述至少一第三晶体管的第二端接收参考接地电压，所述至少一第三晶体管的控制端接收所述第一偏压电压，且所述至少一第三晶体管的导电型态与所述多个第一晶体管的导电型态相同。
5.根据权利要求3所述的驱动电压产生器，其中所述增益级电路包括：
第三晶体管，具有第一端接收电源电压，所述第三晶体管的第二端以及控制端共同耦接至所述第二差动输出端；
第四晶体管，具有第一端接收所述电源电压，所述第四晶体管的第二端耦接至所述第一差动输出端，所述第四晶体管的控制端耦接至所述第三晶体管的控制端；
第五晶体管，第一端与控制端相互耦接，所述第五晶体管的第二端耦接至参考接地电压或参考电源；
第六晶体管，具有控制端耦接至所述第五晶体管的控制端，所述第六晶体管的第二端耦接至所述参考接地电压或所述参考电源；
第七晶体管，串接在所述第三晶体管的第二端以及所述第五晶体管的第一端间，受控于第二偏压电压；
第八晶体管，串接在所述第三晶体管的第二端以及所述第五晶体管的第一端间，受控于第三偏压电压；
第九晶体管，串接在所述第四晶体管的第二端以及所述第六晶体管的第一端间，受控于第四偏压电压；以及
第十晶体管，串接在所述第四晶体管的第二端以及所述第六晶体管的第一端间，受控于第五偏压电压。
6.根据权利要求5所述的驱动电压产生器，其中所述增益级电路还包括：
第十一晶体管，串接在所述第三晶体管的第二端与所述第三晶体管的控制端间；
第十二晶体管，具有第一端耦接至所述第四晶体管的第二端，所述第十二晶体管的第二端耦接至所述第九晶体管间，并用以产生所述第一增益电压，所述第十二晶体管的控制端耦接至所述第十一晶体管的控制端；
第十三晶体管，串接在所述第五晶体管的第一端与所述第七晶体管间；以及
第十四晶体管，串接在所述第六晶体管的第一端与所述第九晶体管间，并用以产生所述第二增益电压，所述第十四晶体管的控制端耦接至所述第十三晶体管的控制端。
7.根据权利要求3所述的驱动电压产生器，其中所述输出级电路包括：
第三晶体管，具有第一端接收电源电压，所述第三晶体管的控制端接收所述第一增益电压，所述第三晶体管的第二端输出所述第一输出电压；
第一电容，串接在所述增益级电路以及所述第三晶体管的第二端间；
第四晶体管，具有第一端耦接至所述第三晶体管的第二端，所述第四晶体管的控制端接收所述第二增益电压，所述第四晶体管的第二端接收参考接地电压或参考电源；以及
第二电容，串接在所述的四晶体管的第一端以及所述增益级电路间。
8.根据权利要求1项所述的驱动电压产生器，其中所述第二放大电路还包括：
多个电流源，分别串接在所述多个第二差动对与电源电压间，依据第一偏压电压以分别产生多个电流；
增益级电路，耦接至各所述第二差动对的第一差动输出端以及第二差动输出端，所述增益级电路提供主动负载，并产生第一增益电压以及第二增益电压；以及
输出级电路，耦接至所述增益级电路，依据所述第一增益电压以及所述第二增益电压以产生所述第二输出电压。
9.根据权利要求8所述的驱动电压产生器，其中各所述电流源包括：
至少一第三晶体管，具有第一端接收所述电源电压，所述至少一第三晶体管的第二端耦接至对应的第二差动对，所述至少一第三晶体管的控制端接收所述第一偏压电压，且所述至少一第三晶体管的导电型态与所述多个第二晶体管的导电型态相同。
10.根据权利要求8所述的驱动电压产生器，其中所述增益级电路包括：
第三晶体管，具有第一端接收所述电源电压或参考电源，所述第三晶体管的第二端与控制端相互耦接；
第四晶体管，具有第一端接收所述电源电压或所述参考电源，所述第四晶体管的控制端耦接至所述第三晶体管的控制端；
第五晶体管，具有第一端以及控制端共同耦接至所述第二差动输出端，所述第五晶体管的第二端耦接至参考接地电压；
第六晶体管，具有第一端耦接至所述第一差动输出端，所述第六晶体管的第二端耦接至所述参考接地电压，所述第六晶体管的控制端耦接至所述第五晶体管的控制端；
第七晶体管，串接在所述第三晶体管的第二端以及所述第五晶体管的第一端间，受控于第二偏压电压；
第八晶体管，串接在所述第三晶体管的第二端以及所述第五晶体管的第一端间，受控于第三偏压电压；
第九晶体管，串接在所述第四晶体管的第二端以及所述第六晶体管的第一端间，受控于第四偏压电压；以及
第十晶体管，串接在所述第四晶体管的第二端以及所述第六晶体管的第一端间，受控于第五偏压电压。
11.根据权利要求10所述的驱动电压产生器，其中所述增益级电路还包括：
第十一晶体管，串接在所述第三晶体管的第二端与所述第三晶体管的控制端间；
第十二晶体管，具有第一端耦接至所述第四晶体管的第二端，所述第十二晶体管的第二端耦接至所述第九晶体管间，并用以产生所述第一增益电压，所述第十二晶体管的控制端耦接至所述第十一晶体管的控制端；
第十三晶体管，串接在所述第五晶体管的第一端与所述第七晶体管间；以及
第十四晶体管，串接在所述第六晶体管的第一端与所述第九晶体管间，并用以产生所述第二增益电压，所述第十四晶体管的控制端耦接至所述第十三晶体管的控制端。
12.根据权利要求8所述的驱动电压产生器，其中所述输出级电路包括：
第三晶体管，具有第一端接收所述电源电压或参考电压，所述第三晶体管的控制端接收所述第一增益电压，所述第三晶体管的第二端输出所述第二输出电压；
第一电容，串接在所述增益级电路以及所述第三晶体管的第二端间；
第四晶体管，具有第一端耦接至所述第三晶体管的第二端，所述第四晶体管的控制端接收所述第二增益电压，所述第四晶体管的第二端接收参考接地电压；以及
第二电容，串接在所述的四晶体管的第一端以及所述增益级电路间。
13.根据权利要求1所述的驱动电压产生器，还包括：
第一解码器，耦接至所述多个第一差动对的第一输入端，接收具有多个比特的第一数据信号，并依据所述第一数据信号以选择提供所述第一输入电压或所述第二输入电压至各所述第一差动对的第一输入端；以及
第二解码器，耦接至所述多个第二差动对的第一输入端，接收具有多个比特的第二数据信号，并依据所述第二数据信号以选择提供所述第三输入电压或所述第四输入电压至各所述第二差动对的第一输入端。
14.根据权利要求1所述的驱动电压产生器，还包括：
信号切换器，耦接在所述第一放大电路的输出端、所述第二放大电路的输出端、第一驱动端以及第二驱动端间，接收控制信号，并依据所述控制信号以使所述第一输出电压被传送至所述第一驱动端以及所述第二驱动端的其中之一，使所述第二输出电压被传送至所述第一驱动端以及所述第二驱动端的其中之另一。
15.根据权利要求1所述的驱动电压产生器，其中所述第一电压范围与第二电压范围不相重叠或部分重叠。
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