TWI513181B - Folding operation amplifier circuit - Google Patents

Folding operation amplifier circuit Download PDF

Info

Publication number
TWI513181B
TWI513181B TW102114350A TW102114350A TWI513181B TW I513181 B TWI513181 B TW I513181B TW 102114350 A TW102114350 A TW 102114350A TW 102114350 A TW102114350 A TW 102114350A TW I513181 B TWI513181 B TW I513181B
Authority
TW
Taiwan
Prior art keywords
current
circuit
tail
differential
mirror
Prior art date
Application number
TW102114350A
Other languages
English (en)
Other versions
TW201442418A (zh
Original Assignee
Sitronix Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sitronix Technology Corp filed Critical Sitronix Technology Corp
Priority to TW102114350A priority Critical patent/TWI513181B/zh
Priority to KR1020130088086A priority patent/KR101710746B1/ko
Publication of TW201442418A publication Critical patent/TW201442418A/zh
Application granted granted Critical
Publication of TWI513181B publication Critical patent/TWI513181B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

摺疊式運算放大電路
本發明係有關於一種摺疊式運算放大電路，其係尤指一種可減少產生一靜態電流的摺疊式運算放大電路。
按，隨著半導體技術的進步，積體電路的操作電壓也越來越低。因此，在設計類比電路時，常會發生運算放大器的輸入和輸出共模電壓不足的問題。為了解決此問題，運算放大器需要具備有軌對軌(Rail-to-Rail)輸入及輸出之共模電壓範圍。
一般來說，傳統運算放大器通常為一兩級結構的放大器，其包含有一第一級放大電路(放大級)以及一第二級輸出電路(輸出級)。傳統運算放大器中之第一級放大電路係用來提高運算放大器的增益，而第二級輸出電路則用來推動運算放大器所連接的電容性或是電阻性負載。
現今在高解析度(例如24位元灰階)之驅動晶片設計方面，經常使用差動對(Differential Pair)線性內插技術。然而，現今使用差動對的架構均為”單一”輸入差動對，但在實際應用於顯示裝置的驅動晶片上，由於輸入影像資料範圍很廣，故大部分多使用”雙”輸入差動對，其中，雖然使用雙輸入差動對可以含蓋所有影像資料，但必須增加一路徑的靜態電流消耗，進而增加耗電。
因此，如何針對上述問題而提出一種新穎摺疊式運算放大電路，其可避免增加一路徑的靜態電流消耗，進而達到省電的目的，使可解決上述之問題。
本發明之目的之一，在於提供一種摺疊式運算放大電路，其 藉由一控制開關電路依據一珈瑪電路之一珈瑪訊號而控制該差動輸入級電路產生該第一尾端電流或該第二尾端電流，以減少一路徑的靜態電流消耗，進而達到省電的目的。
本發明之摺疊式運算放大電路包含一差動輸入級電路、一電流鏡電路、一輸出級電路與一控制開關電路。差動輸入級電路依據至少一輸入訊號，產生一第一尾端電流與一第二尾端電流；電流鏡電路耦接差動輸入級電路，並依據第一尾端電流與第二尾端電流，產生一第一鏡電流與一第二鏡電流；輸出級電路耦接電流鏡電路，並依據第一鏡電流與第二鏡電流，產生一輸出電流；以及控制開關電路耦接差動輸入級電路與電流鏡電路之間，並依據一珈瑪電路之一珈瑪訊號而控制差動輸入級電路產生第一尾端電流或第二尾端電流。如此，本發明藉由控制開關電路依據珈瑪電路之珈瑪訊號而控制差動輸入級電路產生第一尾端電流或第二尾端電流，以減少一路徑的靜態電流消耗，進而達到省電的目的。
 本發明：
1‧‧‧摺疊式運算放大電路
10‧‧‧差動輸入級電路
12‧‧‧第一差動輸入單元
120‧‧‧差動單元
122‧‧‧尾端電流源
14‧‧‧第二差動輸入單元
140‧‧‧差動單元
142‧‧‧尾端電流源
22‧‧‧第一差動輸入模組
220‧‧‧第一尾端差動單元
222‧‧‧第二尾端差動單元
224‧‧‧第三尾端差動單元
226‧‧‧第四尾端差動單元
24‧‧‧第二差動輸入模組
240‧‧‧第五尾端差動單元
242‧‧‧第六尾端差動單元
244‧‧‧第七尾端差動單元
246‧‧‧第八尾端差動單元
30‧‧‧電流鏡電路
32‧‧‧第一電流鏡
34‧‧‧第二電流鏡
35‧‧‧第一電流控制器
36‧‧‧第二電流控制器
37‧‧‧第三電流控制器
38‧‧‧第四電流控制器
50‧‧‧輸出級電路
52‧‧‧第一電晶體
54‧‧‧第二電晶體
70‧‧‧控制開關電路
72‧‧‧第一開關模組
720‧‧‧第一控制開關
722‧‧‧第二控制開關
724‧‧‧第三控制開關
726‧‧‧第四控制開關
74‧‧‧第二開關模組
740‧‧‧第五控制開關
742‧‧‧第六控制開關
744‧‧‧第七控制開關
746‧‧‧第八控制開關
82‧‧‧第一電容
84‧‧‧第二電容
90‧‧‧解碼電路
900‧‧‧第一解碼單元
902‧‧‧第二解碼單元
9020‧‧‧2對4解碼器
9022‧‧‧第一邏輯電路
9024‧‧‧第一輸出開關電路
904‧‧‧第三解碼單元
9040‧‧‧4對16解碼器
9042‧‧‧第二邏輯電路
9044‧‧‧第二輸出開關電路
906‧‧‧第四解碼單元
908‧‧‧數位類比轉換單元
9080‧‧‧第三輸出開關電路
92‧‧‧比較器
94‧‧‧數位比較電路
第一圖為本發明之一實施例之摺疊式放大電路的電路圖；第二圖為本發明之一實施例之控制開關電路依據珈碼電路之珈碼訊號而導通或截止的動作示意圖；第三圖為本發明之一實施例之第二解碼單元的電路圖；第四圖為本發明之一實施例之第三解碼單元與第四解碼單元的電路圖；第五圖為本發明之一實施例之數位類比轉換單元的電路圖；第六圖為本發明之另一實施例之控制開關電路依據珈碼電路之珈碼訊號而導通或截止的動作示意圖；以及第七圖為本發明之另一實施例之摺疊式放大電路的電路圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指 稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
茲為使 貴審查委員對本發明之結構特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：
請參閱第一圖，係為本發明之一實施例之摺疊式放大電路的電路圖。如圖所示，本發明之摺疊式運算放大電路1包含一差動輸入級電路10、一電流鏡電路30、一輸出級電路50與一控制開關電路70。差動輸入級電路10依據至少一輸入訊號，控制一第一尾端電流I1 與一第二尾端電流I2 流入差動輸入級之電流大小。於本實施例中，差動輸入級電路10接收4個輸入訊號，分別為一第一輸入訊號IN1、一第二輸入訊號IN2、一第三輸入訊號IN3與一第四輸入訊號IN4。差動輸入級電路10依據第一輸入訊號IN1至第四輸入訊號IN4而控制第一尾端電流I1 與第二尾端電流I2 流入差動輸入級之各元件之電流大小，其中第一輸入訊號IN1至第四輸入訊號IN4代表類比訊號。參考第二圖之D[7]~D[0]數位訊號，該些數位訊號的數值決定第一尾端電流I1 與第二尾端電流I2 的產生與否。
電流鏡電路30耦接差動輸入級電路10，並依據差動輸入級電路10產生之第一尾端電流I1 與第二尾端電流I2 ，而產生一第一鏡電流Im1 與一第二鏡電流Im2 。輸出級電路50耦接電流鏡電路30，並依據第一鏡電流Im1 與第二鏡電流Im2 ，而產生一輸出電流Io。控制開關電路70耦接差動輸入級電路10與電流鏡電路30之間，並依據D[7]~D[0]之數位訊號而控制差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 ，即珈瑪電路產生的 珈瑪電壓為差動輸入級電路10的輸入訊號，並且差動輸入級電路10由接收的該些輸入訊號而決定線性內插之電壓值，並由D[7]~D[0]之數位訊號控制第一尾端電流I1 與第二尾端電流I2 之開或關，所以，控制開關電路70係依據D[7]~D[0]之數位訊號控制產生第一尾端電流I1 或第二尾端電流I2 。
承上所述，由於本發明之摺疊式運算放大電路1係依據D[7]~D[0]之數位訊號而決定使用第一尾端電流I1 或第二尾端電流I2 ，產生輸出電流Io，所以，本發明之摺疊式運算放大電路1每次僅會使用第一尾端電流I1 或第二尾端電流I2 ，所以，當本發明之摺疊式運算放大電路1使用第一尾端電流I1 產生輸出電流Io時，第二尾端電流I2 就不需要，如此，本發明之控制開關電路70係會截止差動輸入級電路10停止產生第二尾端電流I2 ，以減少一路徑的靜態電流消耗，進而達到省電的目的。反之，當本發明之摺疊式運算放大電路1使用第二尾端電流I2 產生輸出電流Io時，第一尾端電流I1 就不需要，如此，本發明之控制開關電路70係會截止差動輸入級電路10停止產生第一尾端電流I1 ，以達到省電的目的。其中，上述D[7]~D[0]之數位訊號對應一珈瑪電路之一珈瑪訊號，也就是D[7]~D[0]之數位訊號決定珈瑪訊號的電壓準位。
本發明之差動輸入級電路10包含一第一差動輸入單元12與一第二差動輸入單元14。第一差動輸入單元12接收輸入訊號，於本實施例中，第一差動輸入單元12接收第一輸入訊號IN1至第四輸入訊號IN4，並依據第一輸入訊號IN1至第四輸入訊號IN4，控制第一尾端電流I1 流入差動輸入級之各元件之電流大小，第二差動輸入單元14接收第一輸入訊號IN1至第四輸入訊號IN4，並依據第一輸入訊號IN1至第四輸入訊號IN4，控制第二尾端電流I2 流入差動輸入級之各元件之電流大小。
接上所述，第一差動輸入單元12包含一差動單元120與一尾端電流源122。差動單元120接收第一輸入訊號IN1至第四輸入訊號IN4，並依據第一輸入訊號IN1至第四輸入訊號IN4控制第一尾端電流I1 流入差動輸入級之各元件之電流大小，尾端電流源122耦接差動單元120，並依據差動單元120的輸入訊號大小而控制第一尾端電流I1 流入差動輸入級之各元 件之電流大小，其中，差動單元120包含四組差動對，每一組差動對皆由二個N型場效電晶體組成，四組差動對分別接收第一輸入訊號IN1至第四輸入訊號IN4，於本實施例中，四組差動對中的一個N型場效電晶體的閘極分別接收第一輸入訊號IN1至第四輸入訊號IN4，而四組差動對中的另一個N型場效電晶體的閘極耦接至本發明之摺疊式運算放大電路之輸出端。
同理，第二差動輸入單元14包含一差動單元140與一尾端電流源142。差動單元140接收第一輸入訊號IN1至第四輸入訊號IN4，並依據第一輸入訊號IN1至第四輸入訊號IN4控制第二尾端電流I2 流入差動輸入級之各元件之電流大小，尾端電流源142耦接差動單元140，並依據差動單元140的輸入訊號大小而控制第二尾端電流I2 流入差動輸入級之各元件之電流大小，其中，差動單元140包含四組差動對，每一組差動對皆由二個P型場效電晶體組成，四組差動對分別接收第一輸入訊號IN1至第四輸入訊號IN4，於本實施例中，四組差動對中的一個P型場效電晶體的閘極分別接收第一輸入訊號IN1至第四輸入訊號IN4，而四組差動對中的另一個P型場效電晶體的閘極耦接至本發明之摺疊式運算放大電路之輸出端。
本發明之電流鏡電路30包含一第一電流鏡32與一第二電流鏡34。第一電流鏡32耦接第一差動輸入單元12，並依據第一尾端電流I1 而產生第一鏡電流與第二鏡電流之電流Im1 與Im2 ，第二電流鏡34耦接第二差動輸入單元14，並依據第二尾端電流I2，而產生第一鏡電流與第二鏡電流之電流Im1 與Im2 。此外，本發明之摺疊式運算放大電路1更包含一第一電流控制器35、一第二電流控制器36、一第三電流控制器37與一第四電流控制器38。第一電流控制器35與第二電流控制器36位於第一電流鏡32與第二電流鏡34之間，並第一電流控制器35與第二電流控制器36相互並聯，第三電流控制器37與第四電流控制器38位於第一電流鏡32與第二電流鏡34之間，並第三電流控制器37與第四電流控制器38相互並聯，其中，第一電流控制器35與第四電流控制器38皆受控於一第一偏壓bias1，而第二電流控制器36與第三電流控制器37皆受控於一第二偏壓bias2。再者，第一電流控制器35、第二電流控制器36、第三電流控制器37與第四電流控制器 38為一場效電晶體。
本發明之輸出級電路50包含一第一電晶體52與一第二電晶體54。第一電晶體52耦接電流鏡電路30，第二電晶體54耦接電流鏡電路30與第一電晶體52，第一電晶體52與第二電晶體54依據第二鏡電流Im2 ，而產生輸出電流Io，第一電晶體52與第二電晶體54相互互補，即第一電晶體52為P型場效電晶體，而第二電晶體54為N型場效電晶體。
另外，本發明之摺疊式運算放大電路1更包含一第一電容82與一第二電容84。第一電容82具有一第一端與一第二端，第一電容82之第一端耦接電流鏡電路30之第一電流鏡32，第二電容84具有一第一端與一第二端，第二電容84之第一端耦接第一電容之第二端，第二電容84之第二端耦接於電流鏡電路30之第二電流鏡34，如此，本發明之摺疊式運算放大電路1可藉由第一電容82與第二電容84而達到穩定迴路的效果。
本發明之控制開關電路70包含一第一開關模組72與一第二開關模組74。第一開關模組72耦接於差動輸入級電路10與電流鏡電路30之間；第二開關模組74耦接於差動輸入級電路10與電流鏡電路30之間，其中，第一開關模組72與第二開關模組74依據D[7]~D[0]之數位訊號而導通或截止。
承上所述，第一開關模組72包含一第一控制開關720、一第二控制開關722、一第三控制開關724與一第四控制開關726。第一控制開關720具有一第一端與一第二端，第一控制開關720之第一端耦接於第一差動輸入單元12之差動單元120，而第一控制開關720之第二端耦接於電源端VP，並第一控制開關720係依據D[7]~D[0]之數位訊號而導通或截止，第二控制開關722具有一第一端與一第二端，第二控制開關722之第一端耦接於差動單元120，而第二控制開關722之第二端耦接於電源端VP，並第二控制開關722依據D[7]~D[0]之數位訊號而導通或截止，第三控制開關724具有一第一端與一第二端，第三控制開關724之第一端耦接差動單元120，而第三控制開關之第二端耦接於第一電流鏡32，並第三控制開關724依據D[7]~D[0]之數位訊號而導通或截止，第四控制開關726具有一第一端與一 第二端，第四控制開關726之第一端耦接差動單元120，而第四控制開關726之第二端耦接於第一電流鏡32，並第四控制開關726依據D[7]~D[0]之數位訊號而導通或截止。
同理，第二開關模組74包含一第五控制開關740、一第六控制開關742、一第七控制開關744與一第八控制開關746。第五控制開關740具有一第一端與一第二端，第五控制開關740之第一端耦接於第二差動輸入單元14之差動單元140，而第五控制開關740之第二端耦接於參考端VN，並第五控制開關740係依據D[7]~D[0]之數位訊號而導通或截止，第六控制開關742具有一第一端與一第二端，第六控制開關742之第一端耦接於差動單元140，而第六控制開關742之第二端耦接於參考端VN，並第六控制開關742依據D[7]~D[0]之數位訊號而導通或截止，第七控制開關744具有一第一端與一第二端，第七控制開關744之第一端耦接差動單元140，而第七控制開關之第二端耦接於第二電流鏡34，並第七控制開關744依據D[7]~D[0]之數位訊號而導通或截止，第八控制開關746具有一第一端與一第二端，第八控制開關746之第一端耦接差動單元140，而第八控制開關746之第二端耦接於第二電流鏡34，並第八控制開關746依據D[7]~D[0]之數位訊號而導通或截止。如此，本發明藉由控制開關電路70之第一控制開關模組72與第二控制關模組74依據D[7]~D[0]之數位訊號而控制差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 ，以減少一路徑的靜態電流消耗，進而達到省電的目的。
承上所述，由於本發明之摺疊式運算放大電路1係依據D[7]~D[0]之數位訊號而決定使用第一尾端電流I1 或第二尾端電流I2 ，產生輸出電流Io，所以，本發明之摺疊式運算放大電路1每次僅會使用第一尾端電流I1 或第二尾端電流I2 ，當本發明之摺疊式運算放大電路1使用第一尾端電流I1 產生輸出電流Io時，第二尾端電流I2 就不需要，如此，本發明之控制開關電路70係會截止差動輸入級電路10停止產生第二尾端電流I2 ，以減少一路徑的靜態電流消耗，進而達到省電的目的。反之，當本發明之摺疊式運算放大電路1使用第二尾端電流I2 產生輸出電流Io時，第一尾端電流 I1 就不需要，如此，本發明之控制開關電路70係會截止差動輸入級電路10停止產生第一尾端電流I1 ，以達到省電的目的。
此外，本發明之控制開關電路70依據D[7]~D[0]之數位訊號，而控制差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 的方式有數種，本發明於此提供三種不同控制方式進行說明。首先，本發明之控制開關電路70可以利用珈瑪訊號中的最高位元MSB來決定差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 ，例如當D[7]~D[0]之數位訊號對應的選擇訊號為8位元資料(即00000000~11111111)，則控制開關電路70在選擇訊號為0000000~01111111時，則控制差動輸入級電路10產生第一尾端電流I1 ，而停止產生第二尾端電流I2 ；當控制開關電路70在選擇訊號為1000000~11111111時，則控制差動輸入級電路10產生第二尾端電流I2 ，而停止產生第一尾端電流I1 。
請一併參閱第二圖，係為本發明之一實施例之控制開關電路依據D[7]~D[0]之數位訊號而導通或截止的動作示意圖。如圖所示，控制差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 的第二種方式，即是利用類比方式控制該控制開關電路70，即本發明之摺疊式運算放大電路1更包含一解碼電路90與一比較器92。解碼電路90耦接珈碼電路之複數珈碼輸出線(gamma lines)，解碼電路90依據顯示資料(即D[7]~D[0]之數位訊號)而產生解碼電壓，不同的珈碼電壓對應不同解碼電壓。比較器92具有一第一輸入端、一第二輸入端與一輸出端。比較器92之第一輸入端耦接該些珈碼輸出線之其中之一條，比較器92之第二輸入端耦接解碼電路90之輸出端，比較器92之第一輸入端耦接該些珈碼輸出線之其中之一條所對應之珈碼電壓作為一門檻值，並比較器92比較門檻值與第二輸入端所接收的解碼電壓而決定差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 。
例如珈碼電路之該些珈碼輸出線總共有88條，並該些珈碼輸出線分別對應88個不同電壓準位，即第88條的珈碼電壓大於第87條的珈碼電壓大於86條的珈碼電壓，以此類推，當比較器92之第一輸入端耦接第44條珈碼輸出線，則在比較器92之第二輸入端接收到解碼電壓為第10 條珈碼輸出線的珈碼電壓時，比較器92之輸出端產生低準位訊號low，並傳送低準位訊號low至差動輸入級電路10的第一開關模組72與第二開關模組74，以控制差動輸入級電路10產生第一尾端電流I1 。同理，當比較器92之第二輸入端接收到解碼電壓為第50條珈碼輸出線的珈碼電壓時，比較器92之輸出端產生高準位訊號high，並傳送高準位訊號high至差動輸入級電路10的第一開關模組72與第二開關模組74，以控制差動輸入級電路10產生第二尾端電流I2 。
接上所述，本實施例之解碼電路90包含一第一解碼單元900、一第二解碼單元902、一第三解碼單元904、一第四解碼單元906與一數位類比轉換單元908。第一解碼單元900耦接該些珈碼線，並依據該些顯示資料(即D[7]~D[4])而輸出複數第一解碼資料(即B15~B00)至第二解碼單元902、第三解碼單元904與第四解碼單元906，於本實施中，第一解碼單元900為一4對16的解碼器，第一解碼單元900為四位元的輸入資料(即D[7]~D[4])，而對應輸出16位元的輸出資料(即B15~B00)，第一位元的輸出資料(即B00)傳送至第四解碼單元906，第二位元至第十五位元的輸出資料(即B14~B01)傳送至第二解碼單元902，而第十六位元的輸出資料(即B15)傳送至第三解碼單元904。
第二解碼單元902接收第一解碼單元900之輸出資料(即B14~B01)與輸入資料(即D[3]~D[2])，而依據第一解碼單元900之輸出資料(即B14~B01)與輸入資料(即D[3]~D[2])而產生一第一電壓(VH)與一第二電壓(VL)，如第三圖所示，第二解碼單元902包含一2對4解碼器9020、一第一邏輯電路9022與一第一輸出開關電路9024。2對4解碼器9020依據顯示資料(即D[3]~D[2])而輸出一解碼資料至第一邏輯電路9022，第一邏輯電路9022依據二對四解碼器9020輸出的解碼資料與第一解碼單元900之輸出資料(即B14~B01)而決定第一輸出開關電路9024中的哪一個開關模組導通，以產生第一解碼電壓與第二解碼電壓。其中，第一輸出開關電路9024之每一個方塊內為兩組4對1多工器。
第三解碼單元904與第四解碼單元906分別接收第一解碼單 元900輸出的第十六位元的輸出資料與第一位元的輸出資料，並依據顯示資料(即D[3]~D[0])而分別產生第三解碼電壓與第四解碼電壓，並傳送第三解碼電壓與第四解碼電壓至數位類比轉換單元908，即如第四圖所示，第三解碼單元904與第四解碼單元906皆為同一電路，所以本實施例以第三解碼單元904為例，第三解碼單元904包含一4對16解碼器9040、一第二邏輯電路9042與一第二輸出開關電路9044。4對16解碼器9040依據顯示資料(即D[3]~D[0])而輸出一解碼資料至第二邏輯電路9042，第二邏輯電路9042依據4對16解碼器9040輸出的解碼資料與第一解碼單元900之輸出資料(即B15)而決定第二輸出開關電路9044中的哪一個開關模組導通，以產生第三解碼電壓(從電壓V255~V240選出其中之一電壓)。同理，第四解碼單元906產生第四解碼電壓(從電壓V15~V0選出其中之一電壓)。其中，第二輸出開關電路9044為一組4對1多工器。
數位類比轉換單元908接收第一解碼電壓、第二解碼電壓、第三解碼電壓與第四解碼電壓，並從中選擇二個解碼電壓為一高電壓VH與一低電壓VL，並依據顯示資料(即D[1]~D[0])而進行數位類比轉換。即如第五圖所示，數位類比轉換單元908包含一第三輸出開關電路9080與摺疊式放大電路1。第三輸出開關電路9080依據依據顯示資料(即D[1]~D[0])而選擇高電壓VH或低電壓VL作為摺疊式放大電路1的輸入訊號，以進行數位類比轉換，並將轉後的訊號傳送至比較器92，以進行比較。其中，第三輸出開關電路9080之每一個方塊內為三組接到VH或VL的開關。
請一參閱第六圖，係為本發明之另一實施例之控制開關電路依據珈碼電路之珈碼訊號而導通或截止的動作示意圖。如圖所示，控制差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 的第三種方式，即是利用數位方式控制該控制開關電路70，也就是本發明之摺疊式運算放大電路1更包含一數位比較電路94。數位比較電路94具有一第一輸入端與一第二輸入端，數位比較電路94之第一輸入端接收D[7]~D[0]之數位訊號對應的選擇訊號A，並將選擇訊號A作為門檻值，而數位比較電路94之第二輸入端接收顯示資料B，顯示資料B對應D[7]~D[0]之數位訊號，所以，本實 施例利用數位比較電路94之第一輸入端的門檻值比較顯示資料B大於或小於此選擇訊號A，以控制差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 。
例如當D[7]~D[0]之數位訊號對應的選擇訊號為8位元資料(即00000000~11111111)，數位比較電路94之第一輸入端接收的選擇訊號A為00101000，當數位比較電路94之第二輸入端接收的顯示資料B為00100111時，數位比較電路94之一輸出端輸出一高準位訊號high，並傳送高準位訊號high至差動輸入級電路10的第一開關模組72與第二開關模組74，以控制差動輸入級電路10產生第二尾端電流I2 ，同理，當數位比較電路94之第二輸入端接收的顯示資料B為00101001時，數位比較電路94之一輸出端輸出一低準位訊號Low，並傳送低準位訊號low至差動輸入級電路10的第一開關模組72與第二開關模組74，以控制差動輸入級電路10產生第一尾端電流I1 ，如此，本發明藉由控制開關電路70依據珈瑪電路之珈瑪訊號而控制差動輸入級電路10產生第一尾端電流I1 或第二尾端電流I2 ，以減少一路徑的靜態電流消耗，進而達到省電的目的。
請參閱第七圖，其為本發明之另一實施例之摺疊式放大電路的電路圖。如圖所示，本實施例與第一圖之實施例不同之處，在於本實施例之差動輸入級電路10包含第一差動輸入模組22與一第二差動輸入模組24。第一差動輸入模組22包含一第一尾端差動單元220、一第二尾端差動單元222、一第三尾端差動單元224與一第四尾端差動單元226。第一尾端差動單元220、第二尾端差動單元222、第三尾端差動單元224與第四尾端差動單元226耦接第一開關模組72，並依據第一開關模組72導通而分別產生電流，再加總第一尾端差動單元220、第二尾端差動單元222、第三尾端差動單元224與第四尾端差動單元226產生的電流，以產生第一尾端電流I1 。
同理，第二差動輸入模組24包含一第五尾端差動單元240、一第六尾端差動單元242、一第七尾端差動單元244與一第八尾端差動單元246。第五尾端差動單元240、第六尾端差動單元242、第七尾端差動單元244與第八尾端差動單元246耦接第二開關模組74，並依據第二開關模組 74導通而分別產生電流，再加總第五尾端差動單元240、第六尾端差動單元242、第七尾端差動單元244與第八尾端差動單元246產生的電流，以產生第二尾端電流I2 。其餘電路部分與第一圖之實施例相同，於此就不再加以贅述。
綜上所述，本發明之摺疊式運算放大電路由一差動輸入級電路依據至少一輸入訊號，產生一第一尾端電流與一第二尾端電流；一電流鏡電路耦接差動輸入級電路，並依據第一尾端電流與第二尾端電流，產生一第一鏡電流與一第二鏡電流；一輸出級電路耦接電流鏡電路，並依據第一鏡電流與第二鏡電流產生一輸出電流；一控制開關電路耦接差動輸入級電路與電流鏡電路之間，並依據一珈瑪電路之一珈瑪訊號而控制差動輸入級電路產生第一尾端電流或第二尾端電流。如此，本發明藉由控制開關電路依據珈瑪電路之珈瑪訊號而控制差動輸入級電路產生第一尾端電流或第二尾端電流，以減少一路徑的靜態電流消耗，進而達到省電的目的。
本發明係實為一具有新穎性、進步性及可供產業利用者，應符合我國專利法所規定之專利申請要件無疑，爰依法提出發明專利申請，祈 鈞局早日賜准專利，至感為禱。
惟以上所述者，僅為本發明之一較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
1‧‧‧摺疊式運算放大電路
10‧‧‧差動輸入級電路
12‧‧‧第一差動輸入單元
120‧‧‧差動單元
122‧‧‧尾端電流源
14‧‧‧第二差動輸入單元
140‧‧‧差動單元
142‧‧‧尾端電流源
30‧‧‧電流鏡電路
32‧‧‧第一電流鏡
34‧‧‧第二電流鏡
35‧‧‧第一電流控制器
36‧‧‧第二電流控制器
37‧‧‧第三電流控制器
38‧‧‧第四電流控制器
50‧‧‧輸出級電路
52‧‧‧第一電晶體
54‧‧‧第二電晶體
70‧‧‧控制開關電路
72‧‧‧第一開關模組
720‧‧‧第一控制開關
722‧‧‧第二控制開關
724‧‧‧第三控制開關
726‧‧‧第四控制開關
74‧‧‧第二開關模組
740‧‧‧第五控制開關
742‧‧‧第六控制開關
744‧‧‧第七控制開關
746‧‧‧第八控制開關
82‧‧‧第一電容
84‧‧‧第二電容

Claims (11)

  1. 一種摺疊式運算放大電路，其包含：一差動輸入級電路，依據至少一輸入訊號，控制一第一尾端電流與一第二尾端電流流入；一電流鏡電路，耦接該差動輸入級電路，並依據該第一尾端電流與該第二尾端電流，產生一第一鏡電流與一第二鏡電流；一輸出級電路，耦接該電流鏡電路，並依據該第一鏡電流與該第二鏡電流，產生一輸出電流；以及一控制開關電路，耦接該差動輸入級電路與該電流鏡電路之間，並依據一數位訊號而控制該差動輸入級電路產生該第一尾端電流或該第二尾端電流；其中，該數位訊號對應一珈瑪電路之一珈瑪訊號。
  2. 如申請專利範圍第1項所述之摺疊式運算放大電路，其中該控制電路依據該數位訊號的最高位元而控制該差動輸入級電路產生該第一尾端電流或該第二尾端電流。
  3. 如申請專利範圍第1項所述之摺疊式運算放大電路，其中該控制電路依據該珈瑪訊號與一門檻值而控制該差動輸入級電路產生該第一尾端電流或該第二尾端電流。
  4. 如申請專利範圍第1項所述之摺疊式運算放大電路，其中該差動輸入級電路包含：一第一差動輸入單元，接收該輸入訊號，並依據該輸入訊號控制該第一尾端電流流入該第一差動輸入單元之一電流大小；以及一第二差動輸入單元，接收該輸入訊號，並依據該輸入訊號控制該第二尾端電流流入該第二差動輸入單元之一電流大小。
  5. 如申請專利範圍第4項所述之摺疊式運算放大電路，其中該第一差動輸入單元包含：一差動單元，接收該輸入訊號，並依據該輸入訊號而控制該電流大小；以及一尾端電流源，耦接該差動單元，並依據該差動單元導通或截止而提供 該第一尾端電流。
  6. 如申請專利範圍第5項所述之摺疊式運算放大電路，其中該尾端電流源依據該數位訊號而停止產生該第一尾端電流。
  7. 如申請專利範圍第4項所述之摺疊式運算放大電路，其中該第二差動輸入單元包含：一差動單元，接收該輸入訊號，並依據該輸入訊號而控制該電流大小；以及一尾端電流源，耦接該差動單元，並依據該差動單元導通或截止而提供該第二尾端電流。
  8. 如申請專利範圍第7項所述之摺疊式運算放大電路，其中該尾端電流源依據該數位訊號而停止產生該第二尾端電流。
  9. 如申請專利範圍第4項所述之摺疊式運算放大電路，其中該電流鏡電路包含：一第一電流鏡，耦接該第一差動輸入單元，並依據該第一尾端電流而產生該第一鏡電流與該第二鏡電流；以及一第二電流鏡，耦接該第二差動輸入單元，並依據該第二尾端電流而產生該第一鏡電流與該第二鏡電流。
  10. 如申請專利範圍第1項所述之摺疊式運算放大電路，其中該控制開關電路包含：一第一開關模組，耦接於該差動輸入級電路與該電流鏡電路之間；以及一第二開關模組，耦接於該差動輸入級電路與該電流鏡電路之間；其中，該第一開關模組與該第二開關模組依據該珈瑪電路之該珈瑪訊號而導通或截止。
  11. 如申請專利範圍第1項所述之摺疊式運算放大電路，其中該輸出級電路包含：一第一電晶體，耦接該電流鏡電路；一第二電晶體，耦接該電流鏡電路與該第一電晶體，該第一電晶體與該第二電晶體依據該第二鏡電流，產生該輸出電流。
TW102114350A 2013-04-23 2013-04-23 Folding operation amplifier circuit TWI513181B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102114350A TWI513181B (zh) 2013-04-23 2013-04-23 Folding operation amplifier circuit
KR1020130088086A KR101710746B1 (ko) 2013-04-23 2013-07-25 폴디드 캐스케이드 연산 증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102114350A TWI513181B (zh) 2013-04-23 2013-04-23 Folding operation amplifier circuit

Publications (2)

Publication Number Publication Date
TW201442418A TW201442418A (zh) 2014-11-01
TWI513181B true TWI513181B (zh) 2015-12-11

Family

ID=51995859

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102114350A TWI513181B (zh) 2013-04-23 2013-04-23 Folding operation amplifier circuit

Country Status (2)

Country Link
KR (1) KR101710746B1 (zh)
TW (1) TWI513181B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI670706B (zh) * 2018-05-24 2019-09-01 奕力科技股份有限公司 驅動電壓產生器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7535302B2 (en) * 2006-10-27 2009-05-19 Nec Electronics Corporation Operational amplifier and display device
US20090309857A1 (en) * 2008-06-17 2009-12-17 Nec Electronics Corporation Operational amplifter circuit, and driving method of liquid crystal display using the same
US8310422B2 (en) * 2008-02-12 2012-11-13 Renesas Electronics Corporation Operational amplifier circuit and display apparatus using the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3077813B2 (ja) * 1990-05-11 2000-08-21 ソニー株式会社 プログラマブル遅延回路
KR100712500B1 (ko) * 2004-11-05 2007-05-02 삼성전자주식회사 소비 전류를 감소시킬 수 있는 차동 증폭 회로
KR100929953B1 (ko) * 2006-07-07 2009-12-04 야마하 가부시키가이샤 오프셋 전압 보정 회로 및 ｄ급 증폭기
KR101022340B1 (ko) * 2009-02-04 2011-03-22 (주)카이로넷 제어전압 발생회로 및 이를 포함하는 연산 증폭기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7535302B2 (en) * 2006-10-27 2009-05-19 Nec Electronics Corporation Operational amplifier and display device
US8310422B2 (en) * 2008-02-12 2012-11-13 Renesas Electronics Corporation Operational amplifier circuit and display apparatus using the same
US20090309857A1 (en) * 2008-06-17 2009-12-17 Nec Electronics Corporation Operational amplifter circuit, and driving method of liquid crystal display using the same

Also Published As

Publication number Publication date
KR20140126652A (ko) 2014-10-31
TW201442418A (zh) 2014-11-01
KR101710746B1 (ko) 2017-02-27

Similar Documents

Publication Publication Date Title
US7639043B2 (en) LVDS receiver circuit
US8570199B2 (en) Digital to analog converter circuits and methods
CN108809316B (zh) 多串多输出数模转换器
US6518906B2 (en) Use of current folding to improve the performance of a current -steered DAC operating at low supply voltage
TWI385616B (zh) 驅動裝置及其驅動方法
EP1980017B1 (en) Amplifier circuit
TW201419753A (zh) 運算放大器電路
TW201431280A (zh) 三級電晶體串疊之功率放大器
US7301399B2 (en) Class AB CMOS output circuit equipped with CMOS circuit operating by predetermined operating current
JPWO2018055666A1 (ja) インターフェース回路
TWI513181B (zh) Folding operation amplifier circuit
TWI332758B (en) Low voltage differential signal (lvds) receiver
US6653961B1 (en) Multiplying digital-to-analog converter structures that reduce signal distortion
JP2008219655A (ja) レールトゥレール型増幅回路及び半導体装置
US20100039175A1 (en) Driving amplifier circuit with digital control and dc offset equalization
JP5483424B2 (ja) レベル変換回路
JP2012114610A (ja) 電子回路
US10219215B2 (en) Network driving circuit and method of driving network device
CN107888184B (zh) 单端转差分电路及其构成的缓冲器电路和采样保持电路
JP2009225205A (ja) Ｃｍｌ回路
US7157946B2 (en) Chopper comparator circuit
TWI398090B (zh) 應用於複數種控制模式之馬達控制電路
US20200212857A1 (en) Methods and apparatus for an operational amplifier with a variable gain-bandwidth product
JP2007306086A (ja) 入力バッファ
US7321245B2 (en) Pipelined AD converter capable of switching current driving capabilities