KR101022340B1 - 제어전압 발생회로 및 이를 포함하는 연산 증폭기 - Google Patents

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Abstract

일정한 전압이득과 대역폭을 갖는 연산 증폭기는 제1차동 증폭기와, 제2차동 증폭기, 제어전압 발생회로, 및 출력회로를 포함한다. 상기 제1차동 증폭기는 제1제어전압에 따라 제어되는 제1테일전류를 생성하고 제1타입의 트랜지스터들을 이용하여 입력전압들을 증폭하고, 상기 제2차동 증폭기는 제2제어전압에 따라 제어되는 제2테일전류를 생성하고 제2타입의 트랜지스터들을 이용하여 상기 입력전압들을 증폭한다. 상기 제어전압 발생회로는 상기 제1제어전압과 상기 제2제어전압에 따라 전압 레벨이 조절되는 제어 전압을 출력한다. 상기 출력회로는 상기 제1차동 증폭기의 출력단들 중의 어느 하나와 상기 제2차동 증폭기의 출력단들 중의 어느 하나 사이에 형성된 제1전류브랜치, 상기 제1차동 증폭기의 출력단들 중의 다른 하나와 상기 제2차동 증폭기의 출력단들 중의 다른 하나 사이에 형성된 제2전류브랜치, 및 전류 제어회로를 갖는다. 상기 전류 제어회로는 상기 제어전압에 따라 상기 제1전류브랜치와 상기 제2전류브렌치 각각으로 공급되는 각각의 전류의 양을 제어한다.
Figure R1020090008695
공통모드, 레일-투-레일 증폭기, 전류 보상

Description

제어전압 발생회로 및 이를 포함하는 연산 증폭기{Control voltage generation circuit and operational amplifier with same}
본 발명의 개념에 따른 실시 예는 전자 회로에 관한 것으로, 특히 출력단의 전압 변화를 감지하여 제어전압을 발생하기 위한 제어전압 발생회로, 및 상기 제어전압 발생회로를 이용하여 일정한 전압이득과 대역폭을 갖도록 하는 레일-투-레일 연산 증폭기에 관한 것이다.
레일-투-레일 연산 증폭기(rail-to-rail operational amplifier)는 아날로그 집적 회로 설계에 있어서 가장 많이 사용되는 회로로서 비교기, 적분기, 미분기, 아날로그 버퍼회로, 아날로그-디지털 변환기, 또는 필터 등의 수 많은 전자 회로에서 사용된다.
레일-투-레일 연산 증폭기의 입력단에는 PMOSFET와 NMOSFET가 사용됨으로써 상기 레일-투-레일 연산 증폭기는 접지전압에서부터 전원전압에 이르는 넓은 입력 범위를 가질 수 있다.
그러나, 공통 모드 입력 전압 범위에 따라 레일-투-레일 연산 증폭기는 소신호 차동 모드 전압 이득이 달라지는 비선형 특성을 갖는다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 공통 모드 입력 전압 범위에 따라 레일-투-레일 연산 증폭기의 소신호 차동 모드 전압 이득이 달라지는 비선형 특성을 제거하고 일정한 전압이득과 일정한 대역폭을 갖는 레일-투-레일 연산 증폭기를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 레일-투-레일 연산 증폭기의 동작을 제어할 수 있는 제어전압을 발생할 수 있는 제어전압 발생회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 제어 전압 발생 회로는 전원과 출력단 사이에 접속되고 제1제어 전압에 따라 제어되는 제1출력 전류를 생성하기 위한 제1전압 전류 변환 회로와, 상기 출력단과 접지 사이에 접속되고 제2제어 전압에 따라 제어되는 제2출력 전류를 생성하기 위한 제2전압 전류 변환 회로와, 상기 출력단과 상기 접지 사이에 접속된 정 전류원과, 상기 전원과 상기 출력단 사이에 접속되고 상기 출력단으로부터 출력된 제어 전압에 따라 제어되는 제3출력 전류를 생성하기 위한 제3전압 전류 변환 회로를 포함할 수 있다.
상기 제어전압 발생 회로는 상기 제1전압 전류 변환 회로와 상기 출력단 사이에 접속된 적어도 하나의 제1스위칭 회로와, 상기 출력단과 상기 제2전압 전류 변환 회로 사이에 접속된 적어도 하나의 제2스위칭 회로와, 상기 제3전압 전류 변 환 회로와 상기 출력단 사이에 접속된 적어도 하나의 제3스위칭 회로를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 연산 증폭기는 제1차동 증폭기, 제2차동 증폭기, 제어 전압 발생 회로, 및 출력 회로를 포함한다.
상기 제1차동 증폭기는 제1제어 전압에 따라 제어되는 제1테일 전류를 생성하고 제1타입의 트랜지스터들을 이용하여 입력 전압들을 증폭한다.
상기 제2차동 증폭기는 제2제어 전압에 따라 제어되는 제2테일 전류를 생성하고 제2타입의 트랜지스터들을 이용하여 상기 입력 전압들을 증폭한다.
상기 제어 전압 발생 회로는 상기 제1제어 전압과 상기 제2제어 전압에 따라 전압 레벨이 조절되는 제어 전압을 출력한다.
상기 출력 회로는 상기 제1차동 증폭기의 출력단들 중의 어느 하나와 상기 제2차동 증폭기의 출력단들 중의 어느 하나 사이에 형성된 제1전류 브랜치와, 상기 제1차동 증폭기의 출력단들 중의 다른 하나와 상기 제2차동 증폭기의 출력단들 중의 다른 하나 사이에 형성된 제2전류 브랜치와, 전류 제어회로를 포함한다.
상기 전류 제어 회로는 상기 제어 전압에 따라 상기 제1전류 브랜치와 상기 제2전류 브렌치 각각으로 공급되는 각각의 전류의 양을 제어할 수 있다.
상기 전류 제어 회로는 전원과 상기 제2차동 증폭기의 출력단들 중의 상기 어느 하나 사이에 접속되고 상기 제어 전압에 응답하여 게이팅되는 제1PMOSFET와, 상기 전원과 상기 제2차동 증폭기의 출력단들 중의 상기 다른 하나 사이에 접속되고 상기 제어 전압에 응답하여 게이팅되는 제2PMOSFET를 포함한다.
본 발명의 실시 예에 따른 제어 전압 발생 회로를 포함하는 레일-투-레일 연산 증폭기의 출력단의 전류는 공통 모드 입력 전압에 무관하게 일정하므로 상기 레일-투-레일 연산 증폭기의 전압 이득과 대역폭은 일정하게 되는 효과가 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예컨대 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적 인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 연산 증폭기의 회로도를 나타낸다. 도 1에 도시된 연산 증폭기(100)는 레일-투-레일 연산 증폭기일 수 있다. 도 1에 도시된 연산 증폭기(100)는 비교기, 적분기, 미분기, 아날로그 버퍼회로, 아날로그-디지털 변환기, 또는 필터에 사용될 수 있다.
연산 증폭기(100)는 제1차동 증폭기, 제2차동 증폭기, 출력 회로(112), 및 제어전압 발생회로(120)를 포함할 수 있다.
상기 제1차동 증폭기는 제1제어 전압(VP2)에 따라 제어되는 제1테일 전류를 생성하고 제1타입의 트랜지스터들(MP0와 MP1)을 이용하여 입력 전압들(Vip와 Vim)의 차이를 증폭할 수 있다. 예컨대, 제1타입의 트랜지스터들(MP0와 MP1) 각각은 PMOSFET로 구현될 수 있다.
상기 제1차동 증폭기는 전원(VDD)과 테일(T1) 사이에 접속된 제1전류원(MP3)을 포함하고, 테일(T2)과 제1제어 전압(VP2)을 출력하기 위한 제1노드(N11) 사이에 접속된 제1스위칭 트랜지스터(MN4)를 포함하고, 제1노드(N11)의 전압에 따라 전류 미러링 동작을 수행하는 제1전류 미러를 더 포함할 수 있다.
상기 제1전류 미러에 흐르는 전류의 양에 따라 제1차동 증폭기의 제1테일 전류가 가변될 수 있다. 예컨대, 제1테일 전류의 양은 제1전류원(MP3)에 흐르는 전류와 제1전류 미러를 구성하는 트랜지스터(MP5)에 흐르는 전류의 양에 따라 결정될 수 있다.
제1전류원(MP3)은 바이어스 전압(VBP)에 응답하여 일정한 전류를 제1차동 증폭기로 공급할 수 있다. 제1스위칭 트랜지스터(MN4)는 바이어스 전압(VN)과 테일 (T2)의 전압에 따라 온/오프 동작을 수행할 수 있다. 테일(T2)의 전압은 제1스위칭 트랜지스터(MN4)의 게이트-소스 사이의 전압(Vgs)를 결정할 수 있다.
제1전류 미러는 다수의 PMOSFET들(MP5와 MP6)을 포함하고 제1노드(N11)의 전압에 따라 전류 미러링 동작을 수행할 수 있다.
상기 제2차동 증폭기는 제2제어 전압(VN2)에 따라 제어되는 제2테일 전류를 생성하고 제2타입의 트랜지스터들(MN0와 MN1)을 이용하여 입력 전압들(Vip와 Vim)의 차이를 증폭할 수 있다. 예컨대, 제2타입의 트랜지스터들(MN0와 MN1) 각각은 NMOSFET로 구현될 수 있다.
상기 제2차동 증폭기는 테일(T2)과 접지(Vss) 사이에 접속된 제2전류원(MN3)을 포함하고, 테일(T1)과 제2제어 전압(VN2)을 출력하기 위한 제2노드(N12) 사이에 접속된 제2스위칭 트랜지스터(MP4)를 포함하고, 제2노드(N12)의 전압에 따라 전류 미러링 동작을 수행하는 제2전류 미러를 더 포함할 수 있다. 상기 제2전류 미러에 흐르는 전류의 양에 따라 제2차동 증폭기의 제2테일 전류가 가변될 수 있다. 예컨대, 제2테일 전류의 양은 제2전류원(MN3)에 흐르는 전류와 제2전류 미러를 구성하는 트랜지스터(MN5)에 흐르는 전류의 양에 따라 결정될 수 있다.
제2전류원(MN3)은 바이어스 전압(VBN)에 응답하여 일정한 전류를 제2차동 증폭기로 공급한다. 제2스위칭 트랜지스터(MP4)는 바이어스 전압(VP)과 테일(T1)의 전압에 따라 온/오프 동작을 수행할 수 있다. 테일(T1)의 전압은 제2스위칭 트랜지스터(MP4)의 게이트-소스 사이의 전압(Vgs)를 결정할 수 있다.
제2전류 미러는 다수의 NMOSFET들(MN5와 MN6)을 포함하고 제2노드(N12)의 전압에 따라 전류 미러링 동작을 수행할 수 있다.
출력 회로(112)는 전류 제어회로(114), 제1차동 증폭기의 출력단들 중의 어느 하나(N1)와 제2차동 증폭기의 출력단들 중의 어느 하나(N3) 사이에 형성된 제1전류 브랜치, 및 상기 제1차동 증폭기의 출력단들 중의 다른 하나(N2)와 상기 제2차동 증폭기의 출력단들 중의 다른 하나(N4) 사이에 형성된 제2전류 브랜치를 포함할 수 있다.
전류 제어회로(114)는 제어 전압(VB5)의 레벨에 따라 상기 제1전류 브랜치와 상기 제2전류 브렌치 각각으로 공급되는 각각의 전류의 양을 제어할 수 있다.
전류 제어회로(114)는 제1전류 제어 회로(MP7)와 제2전류 제어 회로(MP8)를 포함할 수 있다. 실시 예에 따라 제1전류 제어 회로(MP7)와 제2전류 제어 회로 (MP8) 각각은 PMOSFET로 구현될 수 있다. 실시예에 따라 제1전류 제어 회로(MP7)와 제2전류 제어 회로 (MP8) 각각은 NMOSFET로 구현될 수 있다.
제1전류 제어 회로(MP7)는 전원(VDD)과 출력단(N3) 사이에 접속되고 제어 전 압(VB5)의 레벨에 따라 제1보상 전류를 출력단(N3)으로 공급할 수 있다. 그리고, 제2전류 제어 회로(MP8)는 전원(VDD)과 출력단(N4) 사이에 접속되고 제어 전압(VB5)의 레벨에 따라 제2보상 전류를 출력단(N4)으로 공급할 수 있다.
상기 제1전류 브랜치는 다수의 트랜지스터들(MP9, MN7, 및 MN9)를 포함할 수 있고, 제2전류 브렌치는 다수의 트랜지스터들(MP10, MN8, 및 MN10)을 포함할 수 있다. 각각의 트랜지스터(MP9, MN7, MP10, 및 MN8)의 게이트로 각각의 바이어스 전압(VB3와 VB2)이 공급될 수 있다. 연산 증폭기(100)의 출력단은 제2전류 브렌치에 존재할 수 있다. 그러나, 실시 예에 따라 연산 증폭기(100)의 출력단이 제1전류 브렌치에 존재할 수도 있다.
제1전류 제어 회로(MP7)와 제2전류 제어 회로(MP8) 각각은 제1테일 전류 및/또는 제2테일 전류의 변화(예컨대, 증가 또는 감소)에 따라 변화(예컨대, 증가 또는 감소)하는 제1제어 전압(VP2) 및/또는 제2제어 전압(VN2)에 따라 생성된 제어 전압(VB5)에 응답하여 각각의 전류 브렌치(current branch)로 공급되는 전류를 증가 또는 감소시킬 수 있다. 따라서, 제어 전압(VB5)에 응답하여 제1전류 제어 회로 (MP7)와 제2전류 제어 회로(MP8) 각각은 각각의 전류 브렌치에 흐르는 전류를 조절할 수 있다.
제어전압 발생회로(120)는 전원(VDD)과 제어 전압(VB5)을 출력하기 위한 출력단 사이에 접속되고 제1제어 전압(VP2)에 따라 제어되는 제1출력 전류를 생성하기 위한 제1전압 전류 변환 회로(MP11)와, 상기 출력단과 접지(Vss) 사이에 접속되고 제2제어 전압(VN2)에 따라 제어되는 제2출력 전류를 생성하기 위한 제2전압 전류 변환 회로(MN12)와, 상기 출력단과 접지(Vss) 사이에 접속된 정 전류원(IDC)과, 전원(VDD)과 상기 출력단 사이에 접속되고 상기 출력단으로부터 출력된 제어전압(VB5)에 따라 제어되는 제3출력 전류를 생성하기 위한 제3전압 전류 변환 회로(MP12)를 포함한다.
각각의 전압 전류 변환 회로는 MOSFET로 구현될 수 있다.
또한, 제어전압 발생회로(120)는 제1전압 전류 변환 회로(MP11)와 상기 출력단 사이에 접속된 적어도 하나의 제1스위칭 회로(MP13)와, 상기 출력단과 제2전압 전류 변환 회로(MN12) 사이에 접속된 적어도 하나의 제2스위칭 회로(MN11)와, 제3전압 전류 변환 회로(MP12)와 상기 출력단 사이에 접속된 적어도 하나의 제3스위칭 회로(MP14)를 더 포함할 수 있다.
각각의 스위칭 회로(MP13, MN11, 및 MP14)의 게이트로 각각의 바이어스 전압 (VB3와 VB2)가 공급될 수 있다.
이하, 공통 모드 입력 전압이 전원 전압(VDD)일 때 본 발명의 실시 예에 따른 레일-투-레일 연산 증폭기(100)의 동작을 설명하면 다음과 같다.
우선, 각 바이어스 전압(VBP, VP, VN, VBN, VB2, 및 VB3)은 각각의 MOSFET(MP3, MP4, MN4, MN3, MN7, MN8, MN11, MP9, MP10, 및 MP13)의 게이트로 공급된다고 가정 한다. 각 바이어스 전압(VBP, VP, VN, VBN, VB2, 및 VB3)은 연산 증폭기(100)의 바이어스 전압 발생기(미도시)로부터 생성될 수 있다.
제1입력 전압(Vip)과 제2입력 전압(Vim)이 전원 전압(VDD)일 때, 각각의 PMOSFET(MP0와 MP1)는 턴-오프 되고 각각의 NMOSFET(MN0와 MN1)은 턴-온 된다.
이에 따라 NMOSFET(MN4)의 게이트-소스 전압(Vgs)가 감소하여 NMOSFET(MN4)는 턴-오프 되고 PMOSFET(MP6)는 턴-오프 된다. 따라서 PMOSFET(MP6)의 게이트 전압(VP2), 즉 제1제어전압이 전원 전압(VDD)로 풀-업되므로 각각의 PMOSFET(MP5와 MP11)는 턴-오프 된다.
PMOSFET(MP3)에 흐르는 전류(IMP3)는 PMOSFET(MP4)를 통하여 NMOSFET(MN6)에 흐르고 전류 미러링에 의하여 NMOSFET(MN6)에 흐르는 전류(IMN6)는 NMOSFET(MN5)에 흐르는 전류(IMN5)와 같게 된다.
NMOSFET(MN5)에 전류가 흐름에 따라 각각의 NMOSFET(MN0와 MN1)에 흐르는 각 전류(IMN0와 IMN1)는 증가하게 된다. 이를 수학식으로 나타내면 수학식 1과 같다.
[수학식1]
Figure 112009006809848-pat00001
NMOSFET(MN6)의 게이트 전압(VN2), 즉 제2제어 전압은 NMOSFET(MN6)을 흐르는 전류(IMP3)에 비례하여 발생한다.
NMOSFET(MN6)의 게이트 전압(VN2)이 NMOSFET(MN12)의 게이트로 공급되고 전류 미러링에 의하여 NMOSFET(MN12)에 흐르는 전류는 PMOSFET(MP3)에 흐르는 전류 (IMP3)와 동일해 진다.
따라서, 키르히호프 전류 법칙에 따라 PMOSFET(MP12)에 흐르는 전류(IMP12)는 수학식 2와 같다.
[수학식2]
Figure 112009006809848-pat00002
여기서, IDC는 정 전류원에 의하여 발생한 정 전류이다.
PMOSFET(MP3)에 흐르는 전류(IMP3)와 동일한 전류가 NMOSFET(MN12)에 흐름에 따라 PMOSFET(MP12)에 흐르는 전류(IMP12)는 증가한다. 따라서, PMOSFET(MP12)의 게이트 전압(VB5), 즉 제어 전압은 감소하므로 각 PMOSFET(MP7과 MP8)에 흐르는 각각의 전류(IMP7과 IMP8)는 증가한다.
이때 각 PMOSFET(MP9와 MP10)에 흐르는 전류는 수학식3과 같다.
[수학식3]
Figure 112009006809848-pat00003
각각의 NMOSFET(MN0와 MN1)에 흐르는 각각의 전류(IMN0과 IMN1)가 증가함에도 불구하고 각각의 PMOSFET(MP7과 MP8)에 흐르는 각각의 전류(IMP7과 IMP8)가 증가하지 않는 경우 각각의 PMOSFET(MP9과 MP10)에 흐르는 각각의 전류(IMP9과 IMP10)는 감소한다. 따라서 레일-투-레일 연산 증폭기의 이득과 대역폭은 변동하게 된다.
그러나, 본 발명의 실시 예에 따른 제어전압 발생회로(120)는 제1제어 전압(VP2)의 변동 및/또는 제2제어 전압(VN2)의 변동에 따라 조절되는 제어전압(VB5)을 발생할 수 있다.
또한, 제어 전압(VB5)에 응답하여 동작하는 전류 제어회로(114)는, 공통 모드 입력 전압이 전원 전압(VDD)일 때, 각각의 NMOSFET(MN0와 MN1)에 흐르는 각각의 전류(IMN0과 IMN1)가 증가함에 따라 각각의 PMOSFET(MP7과 MP8)에 흐르는 각각의 전류(IMP7과 IMP8)를 증가시켜 각각의 PMOSFET(MP9과 MP10)에 흐르는 각각의 전류(IMP9과 IMP10)의 감소를 보상할 수 있다. 이에 따라 본 발명의 실시 예에 따른 레일-투-레일 연산 증폭기(100)의 이득과 대역폭은 항상 일정하게 된다.
계속하여 공통 모드 입력 전압이 접지 전압(Vss)일 때, 본 발명의 실시 예에 따른 레일-투-레일 연산 증폭기(100)의 동작을 설명하면 다음과 같다.
각 바이어스 전압(VBP, VP, VN, VBN, VB2, 및 VB3)은 각각의 MOSFET(MP3, MP4, MN4, MN3, MN7, MN8, MN11, MP9, MP10, 및 MP13)의 게이트로 공급된다고 가정한다.
제1입력 전압(Vip)과 제2입력 전압(Vim)이 접지 전압(VSS)일 때, 각각의 PMOSFET(MP0와 MP1)는 턴-온 되고 각 NMOSFET(MN0와 MN1)은 턴-오프 된다.
이에 따라 PMOSFET(MP4)의 게이트-소스 전압(Vgs)이 감소하므로 PMOSFET (MP4)는 턴-오프 되고 NMOSFET(MN6)의 게이트 전압(VN2), 즉 제2제어 전압은 접지 전압(Vss)으로 풀-다운되므로 각각의 NMOSFET(MN5, MN6, 및 MN12)는 턴-오프 된다.
NMOSFET(MN3)에 흐르는 전류(IMN3)는 NMOSFET(MN4)를 통하여 PMOSFET(MP6)에 흐르고 전류 미러링에 의하여 PMOSFET(MP6)에 흐르는 전류(IMN3)는 PMOSFET(MP5)에 흐르는 전류(IMP5)와 같게 된다. 이때 MPOSFET(MP6)의 게이트 전압(VP2), 즉 제1제어전압은 PMOSFET(MP11)을 턴-온 시킬 수 있는 전압으로 감소한다.
PMOSFET(MP5)에 전류가 흐름에 따라 각 PMOSFET(MP0와 MP1)에 흐르는 각각의 전류(IMP0와 IMP1)는 증가하게 된다. 이를 수학식으로 나타내면 수학식 4와 같다.
[수학식4]
Figure 112009006809848-pat00004
PMOSFET(MP11)가 턴-온되므로 키르히호프 전류 법칙에 따라 PMOSFET(MP12)에 흐르는 전류(IMP12)는 수학식5와 같다.
[수학식5]
Figure 112009006809848-pat00005
여기서, IDC는 정 전류원에 의하여 발생한 정 전류이다.
NMOSFET(MN3)에 흐르는 전류(IMN3)와 동일한 전류가 PMOSFET(MP11)에 흐름에 따라 PMOSFET(MP12)에 흐르는 전류(IMP12)는 감소한다. 따라서, PMOSFET(MP12)의 게이트 전압(VB5), 즉 제어 전압은 증가하므로 각각의 PMOSFET(MP7과 MP8)에 흐르는 각각의 전류(IMP7과 IMP8)는 감소한다.
각각의 PMOSFET(MP0와 MP1)에 흐르는 각각의 전류(IMP0과 IMP1)가 증가함에도 불구하고 각각의 PMOSFET(MP7과 MP8)에 흐르는 각각의 전류(IMP7과 IMP8)가 감소하지 않는 경우 각각의 PMOSFET(MP9과 MP10)에 흐르는 각각의 전류(IMP9과 IMP10)는 증가한다. 따라서 레일-투-레일 연산 증폭기의 이득과 대역폭은 변동하게 된다.
그러나, 본 발명의 실시 예에 따른 제어전압 발생 회로(120)는 제1제어 전압(VP2)의 변동 및/또는 제2제어 전압(VN2)의 변동에 따라 조절되는 제어 전압(VB5)을 발생할 수 있다.
또한, 제어 전압(VB5)에 응답하여 동작하는 전류 제어 회로(114)는, 공통 모드 입력 전압이 접지 전압(Vss)일 때, 각각의 PMOSFET(MP0와 MP1)에 흐르는 각각의 전류(IMP0과 IMP1)가 증가함에 따라 각각의 PMOSFET(MP7과 MP8)에 흐르는 각각의 전류(IMP7과 IMP8)를 감소시켜 각각의 PMOSFET(MP9과 MP10)에 흐르는 각각의 전류(IMP9과 IMP10)의 증가를 억제할 수 있다.
도 1을 참조하여 설명한 바와 같이 제1전류 브랜지와 제2전류 브렌치 각각에 흐는 전류는 제어 전압(VB5)에 따라 조절되므로 연산 증폭기(100)의 출력 회로의 전류는 공통 모드 입력 전압의 변화에도 불구하고 일정하게 유지될 수 있다. 이에 따라 본 발명의 실시 예에 따른 레일-투-레일 연산 증폭기(100)의 이득과 대역폭은 항상 일정하게 될 수 있다. 도 1에 도시된 각 PMOSFET는 실시 예에 따라 NMOSFET로 대체될 수도 있고 NMOSFET는 PMOSFET로 대체될 수도 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 제어전압 발생회로를 포함하는 연산 증폭기의 회로도를 나타낸다.

Claims (6)

  1. 삭제
  2. 전원과 출력단 사이에 접속되고 제1제어 전압에 따라 제어되는 제1출력 전류를 생성하기 위한 제1전압 전류 변환 회로;
    상기 출력단과 접지 사이에 접속되고 제2제어 전압에 따라 제어되는 제2출력 전류를 생성하기 위한 제2전압 전류 변환 회로;
    상기 출력단과 상기 접지 사이에 접속된 정 전류원;
    상기 전원과 상기 출력단 사이에 접속되고 상기 출력단으로부터 출력된 제어 전압에 따라 제어되는 제3출력 전류를 생성하기 위한 제3전압 전류 변환 회로;
    상기 제1전압 전류 변환 회로와 상기 출력단 사이에 접속된 적어도 하나의 제1스위칭 회로;
    상기 출력단과 상기 제2전압 전류 변환 회로 사이에 접속된 적어도 하나의 제2스위칭 회로; 및
    상기 제3전압 전류 변환 회로와 상기 출력단 사이에 접속된 적어도 하나의 제3스위칭 회로를 포함하는 제어전압 발생회로.
  3. 제1제어 전압에 따라 제어되는 제1테일 전류를 생성하고, 제1타입의 트랜지 스터들을 이용하여 입력 전압들을 증폭하기 위한 제1차동 증폭기;
    제2제어 전압에 따라 제어되는 제2테일 전류를 생성하고, 제2타입의 트랜지스터들을 이용하여 상기 입력 전압들을 증폭하기 위한 제2차동 증폭기;
    상기 제1제어 전압과 상기 제2제어 전압에 따라 전압 레벨이 조절되는 제어 전압을 출력하기 위한 제어전압 발생회로; 및
    상기 제1차동 증폭기의 출력단들 중의 어느 하나와 상기 제2차동 증폭기의 출력단들 중의 어느 하나 사이에 형성된 제1전류 브랜치, 상기 제1차동 증폭기의 출력단들 중의 다른 하나와 상기 제2차동 증폭기의 출력단들 중의 다른 하나 사이에 형성된 제2전류 브랜치, 및 전류 제어회로를 갖는 출력 회로를 포함하며,
    상기 전류 제어회로는 상기 제어 전압에 따라 상기 제1전류 브랜치와 상기 제2전류 브렌치 각각으로 공급되는 각각의 전류의 양을 제어하는 연산 증폭기.
  4. 제3항에 있어서, 상기 제어전압 발생회로는,
    전원과 출력단 사이에 접속되고, 상기 제1제어 전압에 따라 제어되는 제1출력 전류를 생성하기 위한 제1전압 전류 변환 회로;
    상기 출력단과 접지 사이에 접속되고, 상기 제2제어 전압에 따라 제어되는 제2출력 전류를 생성하기 위한 제2전압 전류 변환 회로;
    상기 출력단과 상기 접지 사이에 접속된 정 전류원; 및
    상기 전원과 상기 출력단 사이에 접속되고, 상기 출력단으로부터 출력된 상기 제어전압에 따라 제어되는 제3출력 전류를 생성하기 위한 제3전압 전류 변환 회 로를 포함하는 연산 증폭기.
  5. 제3항에 있어서, 상기 전류 제어 회로는,
    전원과 상기 제2차동 증폭기의 출력단들 중의 상기 어느 하나 사이에 접속되고 상기 제어전압에 응답하여 게이팅되는 제1MOSFET; 및
    상기 전원과 상기 제2차동 증폭기의 출력단들 중의 상기 다른 하나 사이에 접속되고 상기 제어전압에 응답하여 게이팅되는 2MOSFET를 포함하는 연산 증폭기.
  6. 제3항에 있어서, 상기 제1차동 증폭기는,
    전원과 상기 제1차동 증폭기의 테일 사이에 접속된 제1MOSFET;
    상기 제2차동 증폭기의 테일과 상기 제1제어전압을 출력하기 위한 제1노드 사이에 접속된 제2MOSFET; 및
    상기 전원, 상기 제1차동 증폭기의 테일, 및 상기 제1노드 사이에 접속되고 상기 제1제어 전압에 따라 상기 제1테일 전류의 양을 제어하기 위한 제1전류 미러를 포함하고,
    상기 제2차동 증폭기는,
    상기 제1차동 증폭기의 테일과 상기 제2제어전압을 출력하기 위한 제2노드 사이에 접속된 제3MOSFET; 및
    접지, 상기 제2노드, 및 상기 제2차동 증폭기의 테일에 접속되고 상기 제2제어 전압에 따라 상기 제2테일 전류의 양을 제어하기 위한 제2전류 미러를 포함하는 연산 증폭기.
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