KR20120003799A - 차동 증폭 회로 및 시리즈 레귤레이터 - Google Patents

차동 증폭 회로 및 시리즈 레귤레이터 Download PDF

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Abstract

부하의 변동에 따라 정전류원에 흘리는 전류를 변화시켜 과도응답 특성을 높일 수 있는 시리즈 레귤레이터의 전압 제어용 차동 증폭 회로를 제공한다.
제 1 정전류원(Mp0)을 갖는 차동 입력단과, 차동 입력단의 출력 노드의 전위를 게이트 단자에 받는 출력용 MOS 트랜지스터(Mn3) 및 이것과 직렬로 접속된 제 2 정전류원(Mp3)을 갖는 출력단을 구비한 차동 증폭 회로에, 상기 제 1 정전류원 또는 제 2 정전류원과 병렬로 설치된 정전류용 MOS 트랜지스터와, 상기 출력용 MOS 트랜지스터와 상기 제 2 정전류원과의 접속 노드의 전위가 게이트 단자에 인가된 부스트 전류 제어용 MOS 트랜지스터를 설치하고, 차동 입력단의 일방의 입력전압이 변화되었을 때 부스트 전류 제어용 MOS 트랜지스터가 온 되어, 상기 정전류용 MOS 트랜지스터의 전류가 상기 제 1 정전류원 또는 상기 제 2 정전류원에 가산되어 차동 입력단 또는 출력단에 흐르도록 했다.

Description

차동 증폭 회로 및 시리즈 레귤레이터{DIFFERENTIAL AMPLIFIER CIRCUIT AND SERIES REGULATOR}
본 발명은 과도응답 특성을 개선한 차동 증폭 회로에 관한 것으로, 예를 들면, 시리즈 레귤레이터와 같은 직류전원 장치를 구성하는 전압 제어용의 차동 증폭 회로 및 그것을 사용한 시리즈 레귤레이터에 이용하기 유효한 기술에 관한 것이다.
직류전원 장치로서, 전압 입력단자와 출력단자 사이에 접속된 제어용 트랜지스터의 저항값을 제어하여, 일정 전압의 직류전압을 출력하는 시리즈 레귤레이터가 있고, 이러한 시리즈 레귤레이터에서는 피드백 전압에 따라 제어용 트랜지스터의 제어단자(게이트 단자 또는 베이스 단자)에 인가하는 전압을 생성하는 회로로서, 예를 들면, 도 4에 도시하는 바와 같은 차동 증폭 회로가 사용되고 있다. 도 4에 도시되어 있는 차동 증폭 회로(10)는 차동 입력단(入力段)(11)과 출력단(出力段)(12)으로 이루어진다. 차동 입력단(11)은 소스 공통 접속된 1쌍의 차동 MOS 트랜지스터(절연 게이트형 전계효과 트랜지스터)(Mp1, Mp2)와, 그 드레인에 각각 접속된 부하 MOS 트랜지스터(Mn1, Mn2)와 Mp1, Mp2의 공통 소스와 전원전압(VDD) 사이에 접속된 정전류용 MOS 트랜지스터(Mp0)를 구비하고, CMOS 차동 증폭 회로로서 구성되어 있다.
출력단(12)은 차동 입력단(11)의 정전류용 MOS 트랜지스터(Mp0)와 게이트 공통 접속된 정전류용 MOS 트랜지스터(Mp3)와, 전원전압(VDD)과 접지점 사이에 정전류용 MOS 트랜지스터(Mp3)와 직렬로 접속된 MOS 트랜지스터(Mn3)로 이루어지고, Mn3의 게이트 단자에 차동 입력단(11)의 차동 MOS 트랜지스터(Mp2)의 드레인이 접속되고, Mp3와 Mn3의 접속 노드(N1)의 전압이 의해 파워 MOS 트랜지스터로 이루어지는 제어용 MOS 트랜지스터(Mp4)를 제어하도록 구성되어 있다.
정전류용 MOS 트랜지스터(Mp0, Mp3)의 게이트 단자에는 공통 바이어스 전압(Vb)이 인가되어 동일 혹은 비례한 정전류를 흘리고, 차동 입력단(11)의 비반전 입력측의 차동 MOS 트랜지스터(Mp1)의 게이트 단자에 기준전압(Vr)이 인가되고, Mp2의 게이트 단자에, 출력단자(OUT)와 접지점 사이에 직렬로 접속된 분압용의 저항(R1, R2)에 의해 분압된 전압이 피드백 전압(FB)으로서 인가됨으로써, 차동 증폭 회로(10)는 전압(FB)을 기준전압(Vr)과 일치시키도록 제어용 MOS 트랜지스터(Mp4)를 제어하도록 동작한다.
특허문헌 1: 일본 특개 2004-240646호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
도 4에 도시되어 있는 시리즈 레귤레이터에서는, 출력단자(OUT)에 접속되어 있는 부하가 작은 경우에는 그다지 문제가 되지 않지만, 부하가 큰 경우, 차동 증폭 회로의 과도응답 특성이 나쁘면 출력전압을 일정하게 유지할 수 없다. 한편, 도 4에 도시되어 있는 차동 증폭 회로의 과도응답 특성은, 입력단(11)이나 출력단(12)의 정전류용 MOS 트랜지스터(Mp0, Mp3)에 흐르는 전류에 의존하고 있어, Mp0, Mp3에 흐르는 전류가 클수록 과도응답 특성이 양호하게 된다.
그 때문에 종래의 시리즈 레귤레이터의 전압 제어용 차동 증폭 회로에서는, 고부하의 시스템에 사용하는 경우에는 정전류용 MOS 트랜지스터(Mp0, Mp3)에 흐르는 전류가 많게 되도록 설계하고 있었다. 그러나, 그렇게 하면, 부하가 작은 시스템에 사용된 경우에는, 차동 증폭 회로의 소비전류가 필요 이상으로 많아져 전력효율이 저하된다고 하는 문제가 있다.
그래서, 예를 들면, 특허문헌 1에 개시되어 있는 발명과 같이, 부하의 변동에 따라 정전류원에 흘리는 전류를 변화시키는 바이어스 전류 변경회로를 설치하도록 한 발명도 제안되어 있지만, 특허문헌 1에 개시되어 있는 발명에 있어서의 바이어스 전류 변경회로는 10개 가까운 소자를 사용하고 있기 때문에, 증가하는 회로면적이 큼과 아울러 이 바이어스 전류 변경회로의 소비전류가 불필요한 전류로서 흐르기 때문에, 전력효율의 충분한 저하를 꾀할 수 없다고 하는 과제가 있다.
본 발명의 목적은 불필요한 전류를 증가시키거나 회로 규모를 대폭 증대시키거나 하지 않고, 부하의 변동에 따라 정전류원에 흘리는 전류를 변화시켜 과도응답 특성을 높일 수 있는 시리즈 레귤레이터의 전압 제어용 차동 증폭 회로를 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명은,
소스 공통 접속된 1쌍의 차동 MOS 트랜지스터와, 이 차동 MOS 트랜지스터의 드레인 단자에 각각 접속된 1쌍의 부하 소자와, 상기 1쌍의 차동 트랜지스터의 공통 소스에 접속된 제 1 정전류원을 갖는 차동 입력단과,
상기 차동 입력단의 출력 노드의 전위를 게이트 단자에 받는 출력용 MOS 트랜지스터와, 이 출력용 MOS 트랜지스터와 직렬로 접속된 제 2 정전류원을 갖는 출력단을 구비한 차동 증폭 회로에 있어서,
상기 제 1 정전류원 또는 상기 제 2 정전류원과 병렬로 설치된 정전류용 MOS 트랜지스터와,
상기 출력용 MOS 트랜지스터와 상기 제 2 정전류원의 접속 노드의 전위가 게이트 단자에 인가된 부스트 전류 제어용 MOS 트랜지스터를 설치하고,
상기 1쌍의 차동 MOS 트랜지스터의 일방의 게이트 단자에 입력되는 전압이 변화되었을 때 상기 부스트 전류 제어용 MOS 트랜지스터가 온 되어, 상기 정전류용 MOS 트랜지스터의 전류가 상기 제 1 정전류원 또는 상기 제 2 정전류원에 가산되어 상기 차동 입력단 또는 상기 출력단에 흐르도록 구성했다.
상기 구성에 의하면, 부하의 변동에 따라 정전류원에 흘리는 전류를 변화시켜 과도응답 특성을 높이는 것이 가능한 차동 증폭 회로를 실현할 수 있다.
여기에서, 바람직하게는, 상기 제 1 정전류원 또는 상기 제 2 정전류원은 게이트 단자에 소정의 바이어스 전압이 인가된 MOS 트랜지스터로 이루어지고, 상기 정전류용 MOS 트랜지스터의 게이트 단자에는 상기 바이어스 전압이 인가되고, 이 정전류용 MOS 트랜지스터와 상기 부스트 전류 제어용 MOS 트랜지스터가 직렬형태로 접속한 구성으로 한다. 이것에 의해, 약간의 소자의 추가로, 과도응답 특성이 양호한 차동 증폭 회로를 실현할 수 있다.
또는, 상기 차동 입력단의 출력 노드의 전위를 게이트 단자에 받는 출력용 MOS 트랜지스터와, 이 출력용 MOS 트랜지스터와 직렬로 접속된 제 2 정전류원을 갖는 출력단을 구비한 차동 증폭 회로에 있어서,
상기 제 1 정전류원과 병렬로 설치된 제 1 정전류용 MOS 트랜지스터와,
상기 제 2 정전류원과 병렬로 설치된 제 2 정전류용 MOS 트랜지스터와,
상기 출력용 MOS 트랜지스터와 상기 제 2 정전류원과의 접속 노드의 전위가 게이트 단자에 인가된 부스트 전류 제어용 MOS 트랜지스터를 설치하고,
상기 1쌍의 차동 MOS 트랜지스터의 일방의 게이트 단자에 입력되는 전압이 변화되었을 때 상기 부스트 전류 제어용 MOS 트랜지스터가 온 되고, 상기 제 1 정전류용 MOS 트랜지스터와 상기 제 2 정전류용 MOS 트랜지스터의 전류가 상기 제 1 정전류원과 상기 제 2 정전류원에 각각 가산되어 상기 차동 입력단와 상기 출력단에 흐르도록 구성해도 된다.
이와 같이 구성하면, 부하의 변동에 따라 차동 입력단과 출력단의 정전류원에 흘리는 전류를 함께 변화시켜 과도응답 특성을 높이는 것이 가능한 차동 증폭 회로를 실현할 수 있다.
여기에서, 바람직하게는, 상기 제 1 정전류원 및 상기 제 2 정전류원은 각각 게이트 단자에 소정의 바이어스 전압이 인가된 MOS 트랜지스터로 이루어지고, 상기 제 1 및 제 2 정전류용 MOS 트랜지스터의 게이트 단자에는 상기 바이어스 전압이 공통적으로 인가되고, 상기 제 1 정전류용 MOS 트랜지스터에 대응하여 제 1 부스트 전류 제어용 MOS 트랜지스터가 설치되고, 상기 제 2 정전류용 MOS 트랜지스터에 대응하여 제 2 부스트 전류 제어용 MOS 트랜지스터가 설치되고, 상기 제 1 정전류용 MOS 트랜지스터와 상기 제 1 부스트 전류 제어용 MOS 트랜지스터, 상기 제 2 정전류용 MOS 트랜지스터와 상기 제 2 부스트 전류 제어용 MOS 트랜지스터가 각각 직렬형태로 접속된 구성으로 한다. 이것에 의해, 약간의 소자의 추가로, 과도응답 특성의 양호한 차동 증폭 회로를 실현할 수 있다.
또, 바람직하게는, 상기 제 2 정전류용 MOS 트랜지스터와 직렬형태를 이루도록, 상기 출력용 MOS 트랜지스터와 동일한 전압이 게이트 단자에 인가된 전류 뽑아내기용의 MOS 트랜지스터를 접속한다. 이것에 의해, 제 1 정전류원이나 제 2 정전류원에 가산되는 부스트 전류를 조절하여, 부하의 크기에 따른 과도응답 특성을 부여할 수 있다.
또한, 바람직하게는, 상기 제 2 정전류용 MOS 트랜지스터와 직렬형태를 이루도록 접속된 제 1 전류-전압 변환용 MOS 트랜지스터와, 이 제 1 전류-전압 변환용 MOS 트랜지스터와 게이트 공통 접속되어 제 1 커런트 미러 회로를 구성하는 MOS 트랜지스터와, 이 MOS 트랜지스터와 직렬형태를 이루도록 접속된 제 2 전류-전압 변환용 MOS 트랜지스터와, 이 제 2 전류-전압 변환용 MOS 트랜지스터와 게이트 공통 접속되어 제 2 커런트 미러 회로를 구성하는 MOS 트랜지스터를 구비하고, 상기 제 1 커런트 미러 회로와 상기 제 2 커런트 미러 회로에 의해 되돌려진 전류가 상기 출력용 MOS 트랜지스터에 드레인 전류로서 흐르도록 구성한다. 이것에 의해, 출력단에 흐르는 동작 전류 및 부스트 전류를 효율적으로 증가시킬 수 있다.
또한 상기 부스트 전류 제어용 MOS 트랜지스터와 직렬로 소정의 바이어스 전압이 인가된 전류용 MOS 트랜지스터 및 전류-전압 변환용 MOS 트랜지스터가 접속되고, 상기 제 1 정전류용 MOS 트랜지스터와 상기 제 2 정전류용 MOS 트랜지스터는 이 전류-전압 변환용 MOS 트랜지스터와 게이트 공통 접속되어 커런트 미러 회로를 구성하도록 해도 된다. 이것에 의해, 차동 입력단를 구성하는 MOS 트랜지스터와 정전류원을 구성하는 MOS 트랜지스터의 도전형이 상이한 경우에도, 과도응답 특성이 양호한 차동 증폭 회로를 실현할 수 있다.
또한, 전압 입력단자와 출력단자 사이에 접속된 제어용의 트랜지스터와, 상기한 바와 같이 구성된 차동 증폭 회로를 구비하고, 상기 차동 입력단의 비반전 입력단자에 기준전압이 인가되고, 상기 차동 입력단의 반전 입력단자에 상기 출력단자의 전압 혹은 그것을 분압한 전압이 인가되고, 상기 출력단의 출력 노드의 전압에 의해 상기 제어용의 트랜지스터가 제어되도록 시리즈 레귤레이터를 구성한다. 이것에 의해, 과도응답 특성이 양호한 시리즈 레귤레이터를 실현할 수 있다.
본 발명에 의하면, 불필요한 전류를 증가시키거나 회로 규모를 대폭 증대시키거나 하지 않고, 부하의 변동에 따라 정전류원에 흘리는 전류를 변화시켜 과도응답 특성을 높일 수 있는 시리즈 레귤레이터의 전압 제어용 차동 증폭 회로를 실현할 수 있다고 하는 효과가 있다.
도 1은 본 발명에 따른 전압 제어용 차동 증폭 회로 및 그것을 사용한 시리즈 레귤레이터의 하나의 실시예를 나타내는 회로도.
도 2는 도 1의 차동 증폭 회로 및 시리즈 레귤레이터의 제 1 변형예를 나타내는 회로도.
도 3은 도 1의 차동 증폭 회로 및 시리즈 레귤레이터의 제 2 변형예를 나타내는 회로도.
도 4는 종래의 전압 제어용 차동 증폭 회로 및 그것을 사용한 시리즈 레귤레이터의 1예를 나타내는 회로도.
(발명을 실시하기 위한 형태)
(실시예)
이하, 본 발명의 적합한 실시형태를 도면에 기초하여 설명한다. 도 1은 본 발명에 따른 전압 제어용 차동 증폭 회로 및 그것을 사용한 시리즈 레귤레이터의 하나의 실시예를 나타낸다.
이 실시예의 CMOS 차동 증폭 회로는 차동 입력단(11)과 출력단(12)으로 이루어진다. 차동 입력단(11)은 소스 공통 접속된 1쌍의 차동 MOS 트랜지스터(절연 게이트형 전계효과 트랜지스터)(Mp1, Mp2)와, 그 드레인에 각각 접속된 액티브 부하 MOS 트랜지스터(Mn1, Mn2)와 Mp1, Mp2의 공통 소스와 전원전압(VDD) 사이에 접속된 정전류용 MOS 트랜지스터(Mp0)를 구비하고, CMOS 차동 증폭 회로로서 구성되어 있다. 부하 MOS 트랜지스터(Mn1, Mn2)는, 서로의 게이트가 공통 접속되어 커런트 미러 회로를 구성하고 있다. MOS 트랜지스터(Mn1, Mn2) 대신에 저항을 사용해도 된다. 또한, 본 실시예에 있어서, MOS 트랜지스터의 소자 기호에 외향의 화살표가 붙여져 있는 트랜지스터는 P채널 MOS 트랜지스터이고, 내향의 화살표가 붙여져 있는 트랜지스터는 N채널 MOS 트랜지스터이다.
출력단(12)은 차동 입력단(11)의 정전류용 MOS 트랜지스터(Mp0)와 게이트 공통 접속된 정전류용 MOS 트랜지스터(Mp3)와, 전원전압(VDD)과 접지점 사이에 정전류용 MOS 트랜지스터(Mp3)와 직렬로 접속된 MOS 트랜지스터(Mn3)로 이루어지고, Mn3의 게이트 단자에 차동 입력단(11)의 차동 MOS 트랜지스터(Mp2)의 드레인이 접속되고, Mp3과 Mn3과의 접속 노드(N1)의 전압에 의해 파워 MOS 트랜지스터로 이루어지는 제어용 MOS 트랜지스터(Mp4)를 제어하도록 구성되어 있다.
정전류용 MOS 트랜지스터(Mp0, Mp3)의 게이트 단자에는 공통의 바이어스 전압(Vb)이 인가되어 동일 혹은 비례한 정전류를 흘린다. 또한 차동 입력단(11)의 비반전 입력측의 차동 MOS 트랜지스터(Mp1)의 게이트 단자에 기준전압(Vr)이 인가되고, Mp2의 게이트 단자에, 출력단자(OUT)와 접지점 사이에 직렬로 접속된 분압용의 저항(R1, R2)에 의해 분압된 전압이 피드백 전압(FB)으로서 인가됨으로써, 차동 증폭 회로(10)는 전압(FB)을 기준전압(Vr)과 일치시키도록 제어용 MOS 트랜지스터(Mp4)를 제어하도록 동작한다. 또한, 바이어스 전압(Vb)을 생성하는 바이어스 회로는 게이트와 드레인이 결합된 전류-전압 변환용의 MOS 트랜지스터와, 이 트랜지스터와 직렬로 접속된 정전류원으로 구성할 수 있고, 상기 전류-전압 변환용의 MOS 트랜지스터와 도 1의 MOS 트랜지스터(Mp0, Mp3)를 커런트 미러 접속함으로써 Mp0과 Mp3에 정전류를 흘리도록 할 수 있다.
또한, 이 실시예의 차동 증폭 회로(10)에서는, 전원전압 단자(VDD)와 상기 정전류용 MOS 트랜지스터(Mp0)의 드레인 단자 사이에, Mp0과 동일한 바이어스 전압(Vb)이 게이트 단자에 인가된 MOS 트랜지스터(Mp5) 및 Mp5와 직렬을 이루는 MOS 트랜지스터(Mp6)가 접속되어 있다. 또, 출력단(12)에서도 마찬가지로, 전원전압 단자(VDD)와 상기 정전류용 MOS 트랜지스터(Mp3)의 드레인 단자 사이에, Mp3과 동일한 바이어스 전압(Vb)이 게이트 단자에 인가된 MOS 트랜지스터(Mp7) 및 Mp7과 직렬을 이루는 MOS 트랜지스터(Mp8)가 접속되어 있다. 그리고, MOS 트랜지스터(Mp6, Mp8)의 게이트 단자에는, 제어용 MOS 트랜지스터(Mp4)의 게이트 단자에 인가되는, 출력단(12)의 MOS 트랜지스터(Mp3)와 Mn3의 접속 노드(N1)의 전압이 인가되도록 구성되어 있다.
다음에 도 1의 실시예의 차동 증폭 회로(10)의 동작을 설명한다. 도 1의 차동 증폭 회로(10)는, 정상상태에서는, 정전류용 MOS 트랜지스터(Mp0, Mp3)와 제어용 MOS 트랜지스터(Mp4)가 온 되어 있어도, Mp0, Mp3과 병렬의 Mp5, Mp6 및 Mp7, Mp8은 각각 P채널 MOS 트랜지스터의 2단 쌓기이기 때문에, Mp6과 Mp8은 오프의 상태로 되어 있다. 이 상태에서, 출력단자(OUT)에 접속되어 있는 부하가 갑자기 커졌다고 하면, 출력전압(Vout)이 내려감으로써 저항(R1, R2)에 의해 분압된 전압(FB)이 강하한다. 그러면, 이 전압(FB)을 게이트 단자에 받는 차동 MOS 트랜지스터(Mp2)의 드레인 전압이 높아져 출력단(12)의 MOS 트랜지스터(Mn3)의 전류가 증가하여, Mp3과 Mn3의 접속 노드(N1)의 전압이 내려가 제어용 MOS 트랜지스터(Mp4)의 전류를 증가시키도록 피드백 제어가 행해진다.
본 실시예의 차동 증폭 회로(10)에 있어서는, 부하가 갑자기 커져서 Mp3과 Mn3의 접속 노드(N1)의 전압이 떨어지면, MOS 트랜지스터(Mp6, Mp8)가 온 되어, 정전류용 MOS 트랜지스터(Mp0, Mp3)와 동일한 바이어스 전압(Vb)이 게이트 단자에 인가 된 MOS 트랜지스터(Mp5, Mp7)에 전류가 흐르고, 이것에 의해 입력단(11) 및 출력단(12)의 전류가 증가된다. 그 결과, 차동 증폭 회로(10)의 과도응답 특성이 향상되고, 출력전압(Vout)을 신속하게 원하는 전압((R1+R2)/Vr·R2)으로 안정시킬 수 있다. 또한, 본 명세서에서는, Mp6, Mp8에 의해 증가되는 전류를 부스트 전류라고 칭한다. 한편, 부하가 작아져 출력단자(OUT)로부터 부하에 흐르는 전류가 적어지면, 접속 노드(N1)의 전압이 높아지고 MOS 트랜지스터(Mp6, Mp8)가 오프되어, 부스트 전류가 흐르지 않게 되어, 저소비전류 상태로 되돌아가게 된다.
(변형예 1)
도 2에는 도 1의 차동 증폭 회로 및 시리즈 레귤레이터의 변형예가 도시되어 있다.
도 2의 변형예는, 도 1의 실시예의 차동 증폭 회로에서의 출력단(12)의 정전류원을, 정전류용 MOS 트랜지스터(Mp3)와, 이 Mp3과 직렬로 접속된 N채널 MOS 트랜지스터(Mn4) 및 이 Mn4와 게이트 공통 접속된 Mn5로 이루어지는 제 1 커런트 미러 회로와, Mn5가 직렬로 접속된 P채널 MOS 트랜지스터(Mp9) 및 이 Mp9와 게이트 공통 접속된 Mp10으로 이루어지는 제 2 커런트 미러 회로로 구성하고, 제 1과 제 2 커런트 미러 회로에서 2회 되돌려진 정전류를, 출력단(12)의 MOS 트랜지스터(Mn3)에 흘리도록 한 것이다.
또한 이 변형예에서도, 차동 입력단(11)의 정전류용 MOS 트랜지스터(Mp0)와 병렬로, Mp0과 동일한 바이어스 전압(Vb)이 게이트 단자에 인가된 MOS 트랜지스터(Mp5) 및 출력단(12)의 MOS 트랜지스터(Mp3) 및 Mn3의 접속 노드(N1)의 전압이 인가 된 MOS 트랜지스터(Mp6)가 접속되어 있다. 출력단(12)에서도 마찬가지로, 정전류용 MOS 트랜지스터(Mp3)와 병렬로, Mp3과 동일한 바이어스 전압(Vb)이 게이트 단자에 인가된 MOS 트랜지스터(Mp7) 및 출력단(12)의 MOS 트랜지스터(Mp3) 및 Mn3의 접속 노드(N1)의 전압이 인가된 MOS 트랜지스터(Mp8)가 접속되어 있다.
이 변형예의 차동 증폭 회로는, 도 1의 실시예의 차동 증폭 회로와 마찬가지로, 큰 부하시에는 부스트 전류를 흘림으로써 과도응답 특성을 향상시킬 수 있다. 또, 경부하시에는 부스트 전류가 흐르지 않게 되어, 저소비전류로 할 수 있다. 이들 동작은 도 1의 실시예에서 설명했으므로, 중복된 설명은 생략한다. 더불어, 이 변형예에서는, 제 1과 제 2 커런트 미러 회로에서 출력단(12)의 MOS 트랜지스터(Mn3)에 흘리는 동작 전류 및 부스트 전류를 동시에 증가시킬 수 있다고 하는 이점이 있다. 본 변형예는 출력단(12)의 동작 전류와 부스트 전류의 양쪽을 크게 하고 싶은 경우에 유효하다.
또한, 도 2의 변형예의 차동 증폭 회로에서는, 출력단(12)의 제 1 커런트 미러 회로를 구성하는 MOS 트랜지스터(Mn4)와 병렬로, 출력단(12)의 그라운드측의 N채널 MOS 트랜지스터(Mn3)와 게이트 공통 접속된 N채널 MOS 트랜지스터(Mn6)가 설치되어 있다. 도 1의 차동 증폭 회로에서는 출력단(12)의 부스트 전류를 흘릴지 흘리지 않을지의 제어밖에 할 수 없는 것에 반해, 도 2의 차동 증폭 회로에서는, MOS 트랜지스터(Mn3)의 게이트 전압과 동일한 전압으로 트랜지스터(Mn6)를 제어하여 커런트 미러 회로로부터 전류의 일부를 뽑아냄으로써 커런트 미러 회로에 흐르는 전류를 조절할 수 있고, 그것에 의해 부하의 크기에 따른 부스트 전류를 흘릴 수 있다고 하는 이점이 있다.
또한, 이 변형예의 차동 증폭 회로에서 설치한 N채널 MOS 트랜지스터(Mn4)는 도 1의 차동 증폭 회로에서도 적용할 수 있고, 그것에 의해 동일한 작용효과를 얻을 수 있다.
(변형예 2)
도 3에는 도 1의 차동 증폭 회로 및 시리즈 레귤레이터의 제 2 변형예가 도시되어 있다.
도 1의 실시예는, 차동 MOS 트랜지스터(Mp1, Mp2)에 P채널 MOS 트랜지스터를 사용한 차동 증폭 회로에 적용한 것인 것에 반해, 도 3의 변형예는 차동 MOS 트랜지스터(M1, M2)에 N채널 MOS 트랜지스터를 사용한 차동 증폭 회로에 본 발명을 적용한 것이다.
이 변형예에서는, 차동 입력단(11)의 차동 MOS 트랜지스터(M1, M2)의 드레인 단자와 전원전압 단자(VDD) 사이에, P채널 MOS 트랜지스터로 이루어지는 부하 트랜지스터(M3, M4)가 접속됨과 아울러, 차동 MOS 트랜지스터(M1, M2)의 공통 소스와 접지점 사이에 N채널 MOS 트랜지스터로 이루어지는 정전류용 트랜지스터(M0)가 접속되어 있다. 출력단(12)은 전원전압 단자(VDD)와 접지점 사이에 직렬로 접속된 P채널 MOS 트랜지스터(M5)와 N채널 MOS 트랜지스터(M6)가 직렬로 접속되어 있다. MOS 트랜지스터(M0과 M6)의 게이트 단자에는 정전압으로서의 기준전압(Vr)이 인가되고, 각각 정전류원으로서 동작한다. M0과 M6의 게이트 단자에는, 전압(Vr)과 상이한 전위의 바이어스 전압(<Vr)을 인가해도 된다.
또한, 바이어스 전압(Vb2) 및 M5와 M6의 접속 노드(N1)의 전압이 각각 게이트 단자에 인가되어 큰 부하시에 부스트 전류를 생성하는 P채널 MOS 트랜지스터(Mp7 및 Mp8)가 전원전압 단자(VDD)와 접지점 사이에 직렬로 접속되어 있다. 또한 차동 입력단(11)의 정전류용 MOS 트랜지스터(M0)와 병렬로 접속된 MOS 트랜지스터(M7)와, 출력단(12)의 정전류용 MOS 트랜지스터(M6)와 병렬로 접속된 MOS 트랜지스터(M8)가 설치되고, 이들 트랜지스터(M7, M8)에 상기 부스트 전류를 흘리기 위하여, Mp7 및 Mp8과 직렬로 접속되고 M7, M8과 커런트 미러 접속된 MOS 트랜지스터(M9)가 설치되어 있다. Mp7과 Mp8에 의해 생성된 부스트 전류는 M9와 M7의 커런트 미러에 의해 M7에 흘려지고, M9와 M8의 커런트 미러에 의해 M8에 흘려진다.
이 변형예의 차동 증폭 회로에 있어서는, 정상상태에서는, 정전류용 MOS 트랜지스터(M0, M3)와 제어용 MOS 트랜지스터(M10)가 온 되어 있어도, Mp8은 오프인 상태로 되어 있다. 이 상태에 있어서, 출력단자(OUT)에 접속되어 있는 부하가 갑자기 커졌다고 하면, 출력전압(Vout)이 내려감으로써 저항(R1, R2)에 의해 분압된 전압(FB)이 강하된다. 그러면, 이 전압(FB)을 게이트 단자에 받는 차동 MOS 트랜지스터(M2)의 드레인 전압이 높아져 출력단(12)의 MOS 트랜지스터(M5)의 전류가 감소하고, 출력단의 M5와 M6의 접속 노드(N1)의 전압이 내려가 제어용 MOS 트랜지스터(M10)의 전류를 증가시키도록 피드백 제어가 행해진다.
또, 부하가 갑자기 커져서 M5와 M6의 접속 노드(N1)의 전압이 내려가면, MOS 트랜지스터(Mp8)가 온 되어, M9 및 M9와 커런트 미러 접속된 M7과 M8에 부스트 전류가 흐르고, 이것에 의해 입력단(11) 및 출력단(12)의 전류가 증가된다. 따라서, 이 변형예의 차동 증폭 회로에서도, 큰 부하 시에는 부스트 전류를 흘림으로써 과도응답 특성을 향상시킬 수 있다. 또한 작은 부하시에는 부스트 전류가 흐르지 않게 되고, 저소비전류로 할 수 있다.
이상 본 발명자에 의해 행해진 발명을 실시형태에 기초하여 구체적으로 설명했는데, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 예를 들면, 도 3의 차동 증폭 회로에, 도 2의 차동 증폭 회로에 설치되어 있는 제 1 커런트 미러 회로(Mn4, Mn5)와 제 2 커런트 미러 회로(Mp9, Mp10)와 동일한 커런트 미러 회로를 추가해도 되고, 도 2의 차동 증폭 회로에 설치되어 있는 부스트 전류 조절용의 MOS 트랜지스터(Mn6)와 동일한 기능을 갖는 MOS 트랜지스터를 설치해도 된다.
또, 상기 실시예나 변형예에서는, 차동 입력단(11)과 출력단(12)의 정전류원에 각각 부스트 전류를 흘리는 MOS 트랜지스터를 설치한 것을 제시했지만, 차동 입력단(11) 또는 출력단(12)의 정전류원의 어느 일방에 부스트 전류를 흘리는 MOS 트랜지스터를 설치하도록 구성해도 된다. 또한, 상기 실시예나 변형예에서는, 차동 증폭 회로를 MOS 트랜지스터에서 구성한 것을 제시했지만, MOS 트랜지스터 대신 바이폴라 트랜지스터를 사용해도 된다.
이상의 설명에서는, 본 발명을 시리즈 레귤레이터의 전압 제어용의 차동 증폭 회로에 적용한 예를 설명했지만, 본 발명은 그것에 한정되는 것은 아니며, 부하가 크게 변화되는 시스템에 사용되는 차동 증폭 회로에 널리 이용할 수 있다.
10 차동 증폭 회로 11 차동 입력단
12 출력단
Mp0, Mp3 정전류용 MOS 트랜지스터(정전류원）
Mp1, Mp2 차동 MOS 트랜지스터 Mn1, Mn2 부하 MOS 트랜지스터
Mn3 출력용 MOS 트랜지스터 Mp4 전압 제어용 MOS 트랜지스터
Mp6, Mp8 부스트 전류 제어용 MOS 트랜지스터

Claims (8)

  1. 소스 공통 접속된 1쌍의 차동 MOS 트랜지스터와, 이 차동 MOS 트랜지스터의 드레인 단자에 각각 접속된 1쌍의 부하 소자와, 상기 1쌍의 차동 트랜지스터의 공통 소스에 접속된 제 1 정전류원을 갖는 차동 입력단과,
    상기 차동 입력단의 출력 노드의 전위를 게이트 단자에 받는 출력용 MOS 트랜지스터와, 이 출력용 MOS 트랜지스터와 직렬로 접속된 제 2 정전류원을 갖는 출력단과,
    상기 제 1 정전류원 또는 상기 제 2 정전류원과 병렬로 설치된 정전류용 MOS 트랜지스터와,
    상기 출력용 MOS 트랜지스터와 상기 제 2 정전류원의 접속 노드의 전위가 게이트 단자에 인가된 부스트 전류 제어용 MOS 트랜지스터를 구비하고,
    상기 1쌍의 차동 MOS 트랜지스터의 일방의 게이트 단자에 입력되는 전압이 변화되었을 때 상기 부스트 전류 제어용 MOS 트랜지스터가 온 되고, 상기 정전류용 MOS 트랜지스터의 전류가 상기 제 1 정전류원 또는 상기 제 2 정전류원에 가산되어 상기 차동 입력단 또는 상기 출력단에 흐르도록 구성되어 있는 것을 특징으로 하는 차동 증폭 회로.
  2. 제 1 항에 있어서, 상기 제 1 정전류원 또는 상기 제 2 정전류원은, 게이트 단자에 소정의 바이어스 전압이 인가된 MOS 트랜지스터로 이루어지고, 상기 정전류용 MOS 트랜지스터의 게이트 단자에는 상기 바이어스 전압이 인가되고, 이 정전류용 MOS 트랜지스터와 상기 부스트 전류 제어용 MOS 트랜지스터가 직렬형태로 접속되어 있는 것을 특징으로 하는 차동 증폭 회로.
  3. 소스 공통 접속된 1쌍의 차동 MOS 트랜지스터와, 이 차동 MOS 트랜지스터의 드레인 단자에 각각 접속된 1쌍의 부하 소자와, 상기 1쌍의 차동 트랜지스터의 공통 소스에 접속된 제 1 정전류원을 갖는 차동 입력단과,
    상기 차동 입력단의 출력 노드의 전위를 게이트 단자에 받는 출력용 MOS 트랜지스터와, 이 출력용 MOS 트랜지스터와 직렬로 접속된 제 2 정전류원을 갖는 출력단과,
    상기 제 1 정전류원과 병렬로 설치된 제 1 정전류용 MOS 트랜지스터와,
    상기 제 2 정전류원과 병렬로 설치된 제 2 정전류용 MOS 트랜지스터와,
    상기 출력용 MOS 트랜지스터와 상기 제 2 정전류원의 접속 노드의 전위가 게이트 단자에 인가된 부스트 전류 제어용 MOS 트랜지스터를 구비하고,
    상기 1쌍의 차동 MOS 트랜지스터의 일방의 게이트 단자에 입력되는 전압이 변화되었을 때 상기 부스트 전류 제어용 MOS 트랜지스터가 온 되어, 상기 제 1 정전류용 MOS 트랜지스터와 상기 제 2 정전류용 MOS 트랜지스터의 전류가 상기 제 1 정전류원과 상기 제 2 정전류원에 각각 가산되어 상기 차동 입력단과 상기 출력단에 흐르도록 구성되어 있는 것을 특징으로 하는 차동 증폭 회로.
  4. 제 3 항에 있어서,
    상기 제 1 정전류원 및 상기 제 2 정전류원은, 각각 게이트 단자에 소정의 바이어스 전압이 인가된 MOS 트랜지스터로 이루어지고, 상기 제 1 및 제 2 정전류용 MOS 트랜지스터의 게이트 단자에는 상기 바이어스 전압이 공통적으로 인가되고,
    상기 제 1 정전류용 MOS 트랜지스터에 대응하여 제 1 부스트 전류 제어용 MOS 트랜지스터가 설치되고, 상기 제 2 정전류용 MOS 트랜지스터에 대응하여 제 2 부스트 전류 제어용 MOS 트랜지스터가 설치되고,
    상기 제 1 정전류용 MOS 트랜지스터와 상기 제 1 부스트 전류 제어용 MOS 트랜지스터, 상기 제 2 정전류용 MOS 트랜지스터와 상기 제 2 부스트 전류 제어용 MOS 트랜지스터가, 각각 직렬형태로 접속되어 있는 것을 특징으로 하는 차동 증폭 회로.
  5. 제 4 항에 있어서,
    상기 제 2 정전류용 MOS 트랜지스터와 직렬형태를 이루도록, 상기 출력용 MOS 트랜지스터와 동일한 전압이 게이트 단자에 인가된 전류 뽑아내기용의 MOS 트랜지스터가 접속되어 있는 것을 특징으로 하는 차동 증폭 회로.
  6. 제 5 항에 있어서,
    상기 제 2 정전류용 MOS 트랜지스터와 직렬형태를 이루도록 접속된 제 1 전류-전압 변환용 MOS 트랜지스터와, 이 제 1 전류-전압 변환용 MOS 트랜지스터와 게이트 공통 접속되어 제 1 커런트 미러 회로를 구성하는 MOS 트랜지스터와, 이 MOS 트랜지스터와 직렬형태를 이루도록 접속된 제 2 전류-전압 변환용 MOS 트랜지스터와, 이 제 2 전류-전압 변환용 MOS 트랜지스터와 게이트 공통 접속되어 제 2 커런트 미러 회로를 구성하는 MOS 트랜지스터를 구비하고, 상기 제 1 커런트 미러 회로와 상기 제 2 커런트 미러 회로에 의해 되돌려진 전류가 상기 출력용 MOS 트랜지스터에 드레인 전류로서 흐르도록 구성되어 있는 것을 특징으로 하는 차동 증폭 회로.
  7. 제 3 항에 있어서,
    상기 부스트 전류 제어용 MOS 트랜지스터와 직렬로 소정의 바이어스 전압이 인가된 전류용 MOS 트랜지스터 및 전류-전압 변환용 MOS 트랜지스터가 접속되고, 상기 제 1 정전류용 MOS 트랜지스터와 상기 제 2 정전류용 MOS 트랜지스터는 이 전류-전압 변환용 MOS 트랜지스터와 게이트 공통 접속되어 커런트 미러 회로를 구성하고 있는 것을 특징으로 하는 차동 증폭 회로.
  8. 전압 입력단자와 출력단자 사이에 접속된 제어용의 트랜지스터와, 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 차동 증폭 회로를 구비하고, 상기 차동 입력단의 비반전 입력단자에 기준전압이 인가되고, 상기 차동 입력단의 반전 입력단자에 상기 출력단자의 전압 혹은 그것을 분압한 전압이 인가되고, 상기 출력단의 출력 노드의 전압에 의해 상기 제어용의 트랜지스터가 제어되도록 구성되어 있는 것을 특징으로 하는 시리즈 레귤레이터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104579208A (zh) * 2015-01-09 2015-04-29 湘潭大学 一种基于铁电场效应晶体管的差分放大电路

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5361614B2 (ja) * 2009-08-28 2013-12-04 ルネサスエレクトロニクス株式会社 降圧回路
CN103257665A (zh) * 2012-02-17 2013-08-21 安凯(广州)微电子技术有限公司 无电容型低压差线性稳压系统及其偏置电流调整电路
JP2014139743A (ja) * 2013-01-21 2014-07-31 Toshiba Corp レギュレータ回路
JP6155111B2 (ja) * 2013-06-25 2017-06-28 サイプレス セミコンダクター コーポレーション 制御回路、制御方法
US9496873B2 (en) 2014-08-04 2016-11-15 Qualcomm Incorporated Fast low power level shifters
US9910518B2 (en) * 2014-10-01 2018-03-06 Rockwell Automation Technologies, Inc. Transparency augmented industrial automation display
JP6761361B2 (ja) 2017-02-08 2020-09-23 株式会社東芝 電源装置
JP6807816B2 (ja) * 2017-08-29 2021-01-06 三菱電機株式会社 電源回路
US10831222B2 (en) 2018-04-03 2020-11-10 Mitsumi Electric Co., Ltd. Semiconductor apparatus for power supply control and output voltage variable power supply apparatus
CN109274344B (zh) * 2018-08-30 2019-07-26 华南理工大学 一种四输入运算放大器及其应用的采样电路和采样方法
JP7265140B2 (ja) 2019-05-20 2023-04-26 ミツミ電機株式会社 電源制御用半導体装置および出力電圧可変電源装置並びに設計方法
JP7534843B2 (ja) 2019-07-30 2024-08-15 ミツミ電機株式会社 電源制御用半導体装置および出力電圧可変電源装置
JP7391791B2 (ja) * 2020-08-12 2023-12-05 株式会社東芝 定電圧回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0260311A (ja) * 1988-08-26 1990-02-28 Nec Corp 差動増幅回路
JP3302030B2 (ja) 1990-10-09 2002-07-15 株式会社東芝 バッファ回路
JPH05129844A (ja) 1991-11-01 1993-05-25 Citizen Watch Co Ltd Ｃｍｏｓ演算増幅器
US5510754A (en) * 1994-11-18 1996-04-23 National Semiconductor Corporation Fast slewing amplifier using dynamic current mirrors
US6437645B1 (en) * 2001-02-15 2002-08-20 Texas Instruments Incorporated Slew rate boost circuitry and method
JP3643043B2 (ja) * 2001-03-08 2005-04-27 株式会社リコー ボルテージレギュレータ及びそのボルテージレギュレータを有する携帯電話機器
JP3789763B2 (ja) 2001-03-13 2006-06-28 株式会社リコー 定電圧回路
JP4217497B2 (ja) 2003-02-05 2009-02-04 株式会社リコー 定電圧回路
KR100712500B1 (ko) * 2004-11-05 2007-05-02 삼성전자주식회사 소비 전류를 감소시킬 수 있는 차동 증폭 회로
JP4834347B2 (ja) * 2005-08-05 2011-12-14 オンセミコンダクター・トレーディング・リミテッド 定電流回路
JP4658868B2 (ja) 2006-06-21 2011-03-23 Ｏｋｉセミコンダクタ株式会社 増幅回路
US7560988B2 (en) * 2007-07-17 2009-07-14 Micrel, Inc. Integrated circuit system for line regulation of an amplifier
JP4965375B2 (ja) * 2007-07-31 2012-07-04 株式会社リコー 演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器
JP2009302781A (ja) 2008-06-11 2009-12-24 Toshiba Corp 負帰還増幅器
US7768351B2 (en) * 2008-06-25 2010-08-03 Texas Instruments Incorporated Variable gain current input amplifier and method
US8289302B2 (en) * 2009-01-06 2012-10-16 Himax Technologies Limited Output buffer circuit with enhanced slew rate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104579208A (zh) * 2015-01-09 2015-04-29 湘潭大学 一种基于铁电场效应晶体管的差分放大电路

Also Published As

Publication number Publication date
CN102331806B (zh) 2014-11-19
US8665020B2 (en) 2014-03-04
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JP5527056B2 (ja) 2014-06-18
KR101739290B1 (ko) 2017-05-24
US20120001605A1 (en) 2012-01-05
JP2012015927A (ja) 2012-01-19

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