JP6393547B2 - シリーズレギュレータ - Google Patents

Description

本発明は、シリーズレギュレータに係り、特に、複数のトランジスタを用いて構成されたパワートランジスタの出力電流の平均化、動作の安定化等を図ったものに関する。

半導体集積回路に搭載するシリーズレギュレータにおいては、複数のトランジスタからなるパワートランジスタが用いられる構成が採られることがあるが、パワートランジスタを構成する各トランジスタの電流分布に偏りが生ずる場合がある。
特に、大電流出力のレギュレータでは、パワートランジスタのエリアが広くなるため、各トランジスタの電流の偏りが大きくなる傾向にある。

このような電流の偏りに対する方策としては、例えば、特許文献１等には、並列運転される２台のＤＣ−ＤＣコンバータを有してなるコンバータ装置において、一方のコンバータの出力電圧を他方のコンバータの出力電圧に一致させるよう双方の電流をバランスさせる方法が開示されている。

特開昭６１−２９３１６８号公報（第２−３頁、図１−図２）

しかしながら、上述の従来技術においては、３台以上の複数のコンバータの構成についてはなんら開示、示唆するものはなく、かかる技術を３つ以上の複数のトランジスタを用いてなるパワートランジスタにおける電流の平均化に転用しようとしてもその具体的な方策を与えるものではない。

本発明は、上記実状に鑑みてなされたもので、複数のトランジスタを用いてなるパワートランジスタにおける各トランジスタの電流分布の偏りを防止し、出力特性の向上、回路動作の安定性、信頼性の向上を可能としたシリーズレギュレータを提供するものである。

上記本発明の目的を達成するため、本発明に係るシリーズレギュレータは、
複数のトランジスタを用いてなるパワートランジスタを介して安定化された電圧が出力可能に構成されたシリーズレギュレータであって、
前記複数のトランジスタ毎に前記パワートランジスタがエリア分けされると共に、前記複数のトランジスタの出力電流に応じた電流を検出電流として出力する電流検出素子が前記複数のトランジスタ毎に設けられる一方、
前記電流検出素子により検出された前記各エリアの検出電流の中の最大検出電流を選択し、出力する電流比較選択回路と、
前記複数のトランジスタ毎に設けられ、前記電流比較選択回路の出力電流に基づいて対応するトランジスタの動作制御を行う制御回路とが設けられ、
前記制御回路は、前記電流比較選択回路の出力電流と、前記対応するエリアの検出電流との差分を出力する差分電流出力回路と、
基準電圧と前記パワートランジスタの出力電圧に対応するフィードバック電圧との差に応じて前記複数のトランジスタの中の対応するトランジスタの動作制御のための電圧を出力するエラーアンプと、
前記差分電流出力回路の出力電流に応じて前記基準電圧に対してオフセットを施すオフセット電圧付加回路と、を具備し、
前記電流比較選択回路は、２つの検出電流の大小比較を行い、大きいほうの検出電流を出力するよう構成されてなる電流比較回路を用いて、前記エリア数に対応した検出電流の中から最大のものを抽出するに必要とされる数の前記電流比較回路が設けられてなり、
前記電流比較回路は、前記２つの検出電流を電圧変換する抵抗素子が、それぞれ設けられ、前記抵抗素子により変換された２つの電圧の差動出力を可能とする差動対を有してなる比較回路と、
前記比較回路の差動出力によって、前記検出電流の内、大きい方の検出電流を出力可能に構成された出力回路とが設けられてなり、
前記差分電流出力回路は、逆極性の２つのＭＯＳトランジスタが、各々のドレインで相互に接続されて設けられ、一方のＭＯＳトランジスタに前記電流比較回路により得られた最大検出電流を、他方のＭＯＳトランジスタに対応するエリアの検出電流を、それぞれ流入させて、前記ドレインに前記最大検出電流と前記エリアの検出電流の差分を出力可能に構成され、
前記オフセット電圧付加回路は、基準電圧源と前記差分電流出力回路の出力段との間に抵抗器が設けられてなるものである。

本発明によれば、パワートランジスタの全エリアの出力電流を均一化できるので、パワートランジスタの局所エリアの熱上昇の抑圧を可能とすると共に、パワートランジスタの動作効率を向上させ、ひいては半導体チップ上でのパワートランジスタの占有エリアの縮小化を図ることができるという効果を奏するものである。
また、本発明によれば、制御回路は、パワートランジスタの各エリアの検出電流の差に基づいて制御動作を行うために、従来に比して、簡易な回路構成で実現することが可能となる。
さらに、特に、電流比較選択回路を設ける構成とすることで、複数の制御回路の中にメインとなる制御回路を定めることになるので、出力電圧の精度確保が確実になり、信頼性の向上を図ることができる。

本発明の実施の形態におけるシリーズレギュレータの第１の基本回路構成例を示す回路図である。 図１に示された第１の基本回路構成例のより具体的な回路構成例を示す回路図である。 本発明の実施の形態におけるシリーズレギュレータの第２の基本回路構成例を示す回路図である。 図３に示された第２の基本回路構成例のより具体的な回路構成例を示す回路図である。 図４に示された回路構成例における電流比較回路のより具体的な回路構成例を示す回路図である。 図４に示された回路構成例における差動電流出力回路及びオフセット電圧付加回路にバイポーラトランジスタを用いた場合の回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるシリーズレギュレータの第１の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施例におけるシリーズレギュレータは、パワートランジスタ１０と、第１乃至第４のカレントミラー回路（図１においては、それぞれ「ＣＵＲ−１」、「ＣＵＲ−２」、「ＣＵＲ−３」、「ＣＵＲ−４」と表記）４１ａ〜４１ｄと、平均電流出力回路４２と、第１乃至第４の制御回路（図１においては、それぞれ「ＣＮＴ−Ａ」、「ＣＮＴ−Ｂ」、「ＣＮＴ−Ｃ」、「ＣＮＴ−Ｄ」と表記）４３ａ〜４３ｄと、を具備してなるものである。

パワートランジスタ１０は、並列接続された複数のトランジスタを用いて構成されてなるもので、本発明の実施の形態においては、ＰＮＰ型の第１乃至第４の電力用トランジスタ１〜４を用いて、各々のエミッタが相互に接続されると共に入力電圧印加端子２０ａに接続される一方、各々のコレクタが相互に接続されると共にレギュレータ出力端子２０ｂに接続されて構成されたものとなっている。
また、レギュレータ出力端子２０ｂとグランドとの間には、第１及び第２の抵抗器（図１においては、それぞれ「Ｒ１」、「Ｒ２」と表記）５３ａ，５３ｂが直列接続されて設けられると共に、第１及び第２の抵抗器５３ａ，５３ｂの相互の接続点の電圧が、出力電圧ＶOUTに対応したフィードバック電圧として後述する第１乃至第４のエラーアンプ４６ａ〜４６ｄの非反転入力端子に印加されるようになっている。

そして、第１の電力用トランジスタ１のベースは、第１の制御回路４３ａの出力段となるエラーアンプ４６ａの出力端子に、第２の電力用トランジスタ２のベースは、第２の制御回路４３ｂの出力段となるエラーアンプ４６ｂの出力端子に、第３の電力用トランジスタ３のベースは、第３の制御回路４３ｃの出力段となるエラーアンプ４６ｃの出力端子に、第４の電力用トランジスタ４のベースは、第４の制御回路４３ｄの出力段となるエラーアンプ４６ｄの出力端子に、それぞれ接続されて、後述するようにその動作が制御されるようになっている。

また、第１乃至第４の電力用パワートランジスタ１〜４の各々に対応して、ＰＮＰ型の第１乃至第４の検出用トランジスタ（電流検出素子）５〜８が、パワートランジスタ１０の領域内に設けられている。
すなわち、第１乃至第４の検出用トランジスタ５〜８は、第１乃至第４の電力用トランジスタ１〜４に流れる電流を検出するためのもので、各々のエミッタ及びベースは、それぞれ対応する第１乃至第４の電力用トランジスタ１〜４のエミッタ、ベースに、それぞれ接続される一方、コレクタは、それぞれ対応する第１乃至第４のカレントミラー回路４１ａ〜４１ｄの入力段に接続されている。

第１乃至第４のカレントミラー回路４１ａ〜４１ｄは、第１乃至第４の検出用トランジスタ５〜８によって検出された第１乃至第４の電力用トランジスタ１〜４の出力電流に対応した電流を、平均電流出力回路４２と第１乃至第４の制御回路４３ａ〜４３ｄの中の対応する１つへ、それぞれカレントミラーできるよう構成されてなるものである。

平均電流出力回路４２は、第１乃至第４のカレントミラー回路４１ａ〜４１ｄを介して入力された第１乃至第４の電力用トランジスタ１〜４の出力電流に対応した検出電流の平均化を行い、その平均化された電流（以下、説明の便宜上「平均電流」）を第１乃至第４の制御回路４３ａ〜４３ｄへ出力するよう構成されてなるものである。

第１乃至第４の制御回路４３ａ〜４３ｄは、基本的に同一の構成を有してなるものであるので、ここでは、第１の制御回路４３ａの構成を説明し、その説明を以て、第２乃至第４の制御回路４３ｂ〜４３ｄの構成の説明に代えることとする。
なお、第１の制御回路４３ａの構成要素の符号後に、第２乃至第４の制御回路４３ｂ〜４３ｄの対応する構成要素の符号を括弧書きで示すこととする。

しかして、第１の制御回路４３ａ（４３ｂ〜４３ｄ）は、差分電流出力回路４４ａ（４４ｂ〜４４ｄ）と、オフセット電圧付加回路４５ａ（４５ｂ〜４５ｄ）と、エラーアンプ４６ａ（４６ｂ〜４６ｄ）とを有してなるものである。
差分電流出力回路４４ａ（４４ｂ〜４４ｄ）は、第１のカレントミラー回路４１ａ（４１ｂ〜４１ｄ）からの出力対応検出電流と平均電流出力回路４２からの平均電流との差に応じた電流（以下、説明の便宜上「差分電流」と称する）を出力するよう構成されてなるものである。

オフセット電圧付加回路４５ａ（４５ｂ〜４５ｄ）は、エラーアンプ４６ａ（４６ｂ〜４６ｄ）の基準電圧に差分電流出力回路４４ａ（４４ｂ〜４４ｄ）の出力電流に応じた電圧を付加（オフセット）するよう構成されてなるものである。

エラーアンプ４６ａ（４６ｂ〜４６ｄ）は、オフセット電圧付加回路４５ａ（４５ｂ〜４５ｄ）によって調整された基準電圧とフィードバック電圧との差分に応じた電圧を、第１の電力用トランジスタ１（２〜４）の動作制御のために出力するものであり、反転入力端子にオフセット電圧付加回路４５ａ（４５ｂ〜４５ｄ）の出力電圧が、非反転入力端子にフィードバック電圧が、それぞれ印加されるものとなっている。そして、エラーアンプ４６ａ（４６ｂ〜４６ｄ）の出力端子は、第１の電力用トランジスタ１（２〜４）のベースに接続されている。

次に、かかる構成における動作について説明する。
パワートランジスタ１０を、説明の便宜上、４つのエリア、すなわち、第１の電力用トランジスタ１と第１の検出用トランジスタ５により構成されるエリアＡ、第２の電力用トランジスタ２と第２の検出用トランジスタ６により構成されるエリアＢ、第３の電力用トランジスタ３と第３の検出用トランジスタ７により構成されるエリアＣ、第４の電力用トランジスタ４と第４の検出用トランジスタ８により構成されるエリアＤに区分することとする。

そして、第１乃至第４の電力用トランジスタ１〜４の出力電流比が、例えば、下記するようになったと仮定する。

ＩA：ＩB：ＩC：ＩD＝１．１：１．２：０．８：０．９

なお、ここで、ＩAは第１の電力用トランジスタ１の出力電流、ＩBは第２の電力用トランジスタ２の出力電流、ＩCは第３の電力用トランジスタ３の出力電流、ＩDは第４の電力用トランジスタ４の出力電流であるとする。
かかる出力電流を各エリアＡ〜Ｄにおいて同じにするには、エリアＡとＢは電流を減らし、エリアＣとＤは電流を増やせば良い。

出力電流が増加するのは、エラーアンプ４６ａ〜４６ｄにおいて、出力電圧が設定電圧より低下していると判定された場合であるので、出力電流を増やすにはは、見かけ上、エラーアンプ４６ａ〜４６ｄの基準電圧を上げれば良い。
逆に、出力電流が減少するのは、エラーアンプ４６ａ〜４６ｄにおいて、出力電圧が設定電圧より上昇していると判定された場合であるので、出力電流を減らすには、見かけ上、エラーアンプ４６ａ〜４６ｄの基準電圧を下げれば良い。

したがって、エリアＡとＢのエラーアンプ４６ａ，４６ｂの基準電圧には、その値を下げる方向にオフセットを施し、エリアＣとＤのエラーアンプ４６ｃ，４６ｄの基準電圧には、その値を上げる方向にオフセットを施せば良い。
しかして、それぞれの基準電圧のオフセット分の比は、例えば、下記する如くとなる。

ΔＶREFA：ΔＶREFB：ΔＶREFC：ΔＶREFD＝０．９：０．８：１．２：１．１

ここで、ΔＶREFAはエリアＡのオフセット分、ΔＶREFBはエリアＢのオフセット分、ΔＶREFCはエリアＣのオフセット分、ΔＶREFDはエリアＤのオフセット分である。
このように基準電圧の値を調整することで、各エリアの出力電流を同一とすることが可能となる。
本発明の実施の形態においては、平均値電流出力回路４２の出力電流と第１乃至第４の検出用トランジスタ５〜８により検出された電流の差分に応じて、第１乃至第４のエラーアンプ４６ａ〜４６ｄの基準電圧が調整されることで、各出力電流が平均電流出力回路４２の出力電流と同一となる。

次に、図１に示された第１の基本回路構成例のより具体的な回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、第１乃至第４のカレントミラー回路４１ａ〜４１ｄは、基本的に同一の回路構成を有してなるものであるので、以下、第１のカレントミラー回路４１ａの回路構成を説明し、その際、第１のカレントミラー回路４１ａの構成要素の符号の後に、括弧書きで第２乃至第４のカレントミラー回路４１ｂ〜４１ｄの対応する構成要素の符号を示し、これら第２乃至第４のカレントミラー回路４１ｂ〜４１ｄの回路構成の説明に代えることとする。

第１のカレントミラー回路４１ａは、カレント用第１乃至第３のＮ型ＭＯＳトランジスタ１３ａ〜１３ｃ（１４ａ〜１４ｃ，１５ａ〜１５ｃ，１６ａ〜１６ｃ）を有して構成されたものとなっている。
カレント用第１のＮ型ＭＯＳトランジスタ１３ａ（１４ａ，１５ａ，１６ａ）は、そのゲートとドレインが相互に接続されて、いわゆるダイオード接続状態とされると共に、カレント用第２及び第３のＮ型ＭＯＳトランジスタ１３ｂ，１３ｃ（１４ｂ，１４ｃ、１５ｂ，１５ｃ、１６ｂ，１６ｃ）のゲートと相互に接続されている一方、カレント用第１乃至第３のＮ型ＭＯＳトランジスタ１３ａ〜１３ｃ（１４ａ〜１４ｃ，１５ａ〜１５ｃ，１６ａ〜１６ｃ）のソースはグランドに接続されている。
そして、カレント用第１のＮ型ＭＯＳトランジスタ１３ａ（１４ａ，１５ａ，１６ａ）のドレインには出力対応検出電流が流入せしめられるようになっている（図１参照）。

さらに、本発明の実施の形態においては、カレント用第３のＮ型ＭＯＳトランジスタ１３ｃ（１４ｃ，１５ｃ，１６ｃ）と、後述する平均電流出力回路４２を構成する平均出力用第１のＰ型ＭＯＳトランジスタ１２ａ（１２ｂ，１２ｃ，１２ｄ）とで、差分電流出力回路４４ａ（４４ｂ，４４ｃ，４４ｄ）が構成されるものとなっている。
すなわち、カレント用第３のＮ型ＭＯＳトランジスタ１３ｃ（１４ｃ，１５ｃ，１６ｃ）のドレインと平均出力用第１のＰ型ＭＯＳトランジスタ１２ａ（１２ｂ，１２ｃ，１２ｄ）のドレインが相互に接続され、その接続点は第１のオフセット電圧付加回路４５ａ（４５ｂ〜４５ｄ）と接続されている。

平均電流出力回路４２は、平均入力用Ｐ型ＭＯＳトランジスタ（図２においては「Ｍｐ１」と表記）１１、平均出力用第１乃至第４のＰ型ＭＯＳトランジスタ１２ａ〜１２ｄを有して構成されたものとなっている。
平均入力用Ｐ型ＭＯＳトランジスタ１１は、ゲートとドレインが相互に接続されて、いわゆるダイオード接続状態とされ、そのゲートとドレインは、平均出力用第１乃至第４のＰ型ＭＯＳトランジスタ１２ａ〜１２ｄのゲートと相互に接続されると共に、第１乃至第４の第１乃至第４のカレントミラー回路４１ａ〜４１ｄを構成するカレント用用第２のＮ型ＭＯＳトランジスタ１３ｂ、１４ｂ、１５ｂ、１６ｂのドレインと接続されたものとなっている。

また、平均入力用Ｐ型ＭＯＳトランジスタ１１のソースは、平均出力用第１乃至第４のＰ型ＭＯＳトランジスタ１２ａ〜１２ｄの各々のソースと相互に接続されると共に、電源電圧ＶＤＤが印加されるようになっており、平均入力用Ｐ型ＭＯＳトランジスタ１１と平均出力用第１乃至第４のＰ型ＭＯＳトランジスタ１２ａ〜１２ｄとは、平均入力用Ｐ型ＭＯＳトランジスタ１１が入力段となるカレントミラー回路を構成するものとなっている。
そして、平均出力用第１乃至第４のＰ型ＭＯＳトランジスタ１２ａ〜１２ｄの各々のドレインは、先に述べたように対応する第１乃至第４の差分電流出力回路４４ａ〜４４ｄを構成するカレント用第３のＮ型ＭＯＳトランジスタ１３ｃ，１４ｃ，１５ｃ，１６ｃのドレインと接続されている。

第１のオフセット電圧付加回路４５ａは、他のオフセット電圧付加回路４５ｂ〜４５ｄと共用される基準電圧源５０とオフセット用抵抗器５１ａ（５１ｂ〜５１ｄ）とを有して構成されたものとなっている。
オフセット用抵抗器５１ａ（５１ｂ〜５１ｄ）の一端は、差分電流出力回路４４ａ（４４ｂ〜４４ｄ）のカレント用第３のＮ型ＭＯＳトランジスタ１３ｃ（１４ｃ，１５ｃ，１６ｃ）のドレインと平均出力用第１のＰ型ＭＯＳトランジスタ１２ａ（１２ｂ，１２ｃ，１２ｄ）のドレインの相互の接続点に接続されると共に、エラーアンプ４６ａ（４６ｂ〜４６ｄ）の反転入力端子に接続される一方、他端は、基準電圧源５０の正極に接続され、その負極側はグランドに接続されている。
基準電圧源５０は、所定の基準電圧を出力するもので、第１乃至第４のオフセット電圧付加回路４５ａ（４５ｂ〜４５ｄ）に共用されるものとなっている。

次に、かかる構成における動作について説明する。
第１のカレントミラー回路４１ａ（４１ｂ〜４１ｄ）において、カレント用第１のＮ型ＭＯＳトランジスタ１３ａ（１４ａ，１５ａ，１６ａ）は、パワートランジスタ１０の対応するエリアであるエリアＡの第１の電力用トランジスタ１の出力電流ＩAに対応した検出電流ＩsA（ＩsB，ＩsC，ＩsD）が入力され、カレント用第２及び第３のＮ型ＭＯＳトランジスタ１３ｂ，１３ｃ（１４ｂ，１４ｃ、１５ｂ，１５ｃ、１６ｂ，１６ｃ）から、その入力電流に比例した電流（以下、説明の便宜上、「対応検出電流」と称する）が出力されるようになっている。

平均電流出力回路４２において、平均入力用Ｐ型ＭＯＳトランジスタ１１に、パワートランジスタ１０の各エリアＡ〜Ｄの検出電流が上述のように第１乃至第４のカレントミラー回路４１ａ〜４１ｄで折り返されて入力され、その入力電流の１／４の電流が、平均出力用第１乃至第４のＰ型ＭＯＳトランジスタ１２ａ〜１２ｄからそれぞれ出力されるようになっている。

次に、第１のカレントミラー回路４１ａから第１の制御回路４３ａに至る部分の回路動作について説明する。なお、第２乃至第４のカレントミラー回路４１ｂ〜４１ｄから第２乃至第４の制御回路４３ｂ〜４３ｄに至る部分の回路動作については、第１のカレントミラー回路４１ａから第１の制御回路４３ａに至る部分と基本的に同一であるので、第１のカレントミラー回路４１ａから第１の制御回路４３ａに至る部分の回路動作の説明を以て、第２乃至第４のカレントミラー回路４１ｂ〜４１ｄから第２乃至第４の制御回路４３ｂ〜４３ｄに至る部分の回路動作の説明に代えることとする。

まず、第１のカレントミラー回路４１ａにおいて、検出電流ＩsA（ＩsB，ＩsC，ＩsD）は、カレント用第１のＮ型ＭＯＳトランジスタ１３ａ（１４ａ，１５ａ，１６ａ）においてｎ（ｎ＝１以上）倍されて、カレント用第２及び第３のＮ型ＭＯＳトランジスタ１３ｂ，１３ｃ（１４ｂ，１４ｃ、１５ｂ，１５ｃ、１６ｂ，１６ｃ）から出力されるようになっている。
平均電流出力回路４２においては、第１乃至第４のカレントミラー回路４１ａ〜４１ｄからの電流が、平均入力用Ｐ型ＭＯＳトランジスタ１１で加算されて、サイズ比により、その加算電流が１／４にされて、平均出力用第１乃至第４のＰ型ＭＯＳトランジスタ１２ａ〜１２ｄから出力される。
すなわち、平均入力用Ｐ型ＭＯＳトランジスタ１１のトランジスタサイズは、平均出力用第１乃至第４のＰ型ＭＯＳトランジスタ１２ａ〜１２ｄのトランジスタサイズを、この回路構成例におけるエリアの数倍、すなわち、４倍した大きさに設定されたものとなっている。
ここで、平均出力用第１のＰ型ＭＯＳトランジスタ１２ａの出力電流Ｉp2Aは、下記する式１により表される。

Ｉp2A＝（ＩsA＋ＩsB＋ＩsC＋ＩsD）×ｎ／４・・・式１

その結果、第１の差分電流出力回路４４ａの出力電流ＩofsAは、下記する式２により表される。

ＩofsA＝Ｉp2A−Ｉn3A＝（ＩsA＋ＩsB＋ＩsC＋ＩsD）×ｎ／４−ＩsA×ｎ・・・式２

ここで、Ｉn3Aはカレント用第第３のＮ型ＭＯＳトランジスタ１３ｃに流れる電流である。
したがって、第１のオフセット電圧付加回路４５ａで発生するオフセット電圧ＶofsAは、下記する式３により表される。

ＶofsA＝ＩofsA×Ｒ1A・・・式３

ここで、Ｒ1Aはオフセット用抵抗器５１ａの抵抗値とする。
その結果、第１のエラーアンプ４６ａの基準電圧ＶrefAは、下記する式４により表される。

ＶrefA＝Ｖref＋ＶofsA・・・式４

ここで、Ｖrefは基準電圧源５０の出力電圧である。
他のエリア（エリアＢ〜エリアＤ）についても第２乃至第３の制御回路４３ｂ〜４３ｄの動作は上述した動作と基本的に同様である。

次に、本発明の実施の形態におけるシリーズレギュレータの第２の基本回路構成例について、図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の基本回路構成例は、先の図１に示された平均電流出力回路４２に代えて、電流比較選択回路４７を設け、この電流比較選択回路４７により検出電流の大きなエリアを選択し、その選択されたエリアの検出電流が検出電流の中で最大の電流（以下、説明の便宜上、「最大検出電流」と称する）として第１乃至第４の制御回路４３ａ〜４３ｄへ出力されるよう構成されたものである。

電流比較選択回路４７により選択されたエリアは、次の動作から新たなエリアが選択されるまでメイン制御部として基準電圧Ｖrefにオフセットが施されることなく動作することとなる。
ここで、例えば、エリアＡにおける検出電流が最も大になったと仮定すると、各エリアの検出電流の大小関係は下記する如くとなる。

ＩsA＞ＩsB，ＩsC，ＩsD

そして、第２乃至第４の差分電流出力回路４４ｂ〜４４ｄにおいては、検出電流ＩsAに対する、対応するエリアにおける検出電流との差分電流が出力されることとなる。
すなわち、各差分電流は下記する如くとなる。

ΔＩA＝（ＩsA−ＩsA）＝０
ΔＩB＝（ＩsB−ＩsA）
ΔＩC＝（ＩsC−ＩsA）
ΔＩD＝（ＩsD−ＩsA）

そして、第１乃至第４のオフセット電圧付加回路４５ａ〜４５ｄの出力電圧、換言すれば、オフセット電圧付加後の基準電圧は下記する如くとなる。

第１の制御回路４３ａのエラーアンプ４６ａの基準電圧＝Ｋ×ΔＩA＋Ｖref＝Ｖref

第２の制御回路４３ｂのエラーアンプ４６ｂの基準電圧＝Ｋ×ΔＩB＋Ｖref

第３の制御回路４３ｃのエラーアンプ４６ｃの基準電圧＝Ｋ×ΔＩC＋Ｖref

第４の制御回路４３ｄのエラーアンプ４６ｄの基準電圧＝Ｋ×ΔＩD＋Ｖref

この場合、検出電流ＩsAが最も大きいエリアＡでは、もともとの基準電圧Ｖrefで制御されることとなる一方、他のエリアは上述のように基準電圧が高くなるため、それぞれのエリアの出力電流が増加されるよう回路が動作し、最終的には、出力電流が平均化され、かつ、１つのエリアのみ基準電圧にオフセットを施さないため、出力電圧精度が確保されることとなる。

次に、図３に示された第２の基本回路構成例のより具体的な回路構成例について、図４及び図５を参照しつつ説明する。
なお、図１、図２、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。

まず、この具体回路構成例において、電流流比較選択回路４７は、第１乃至第３の電流比較回路（図４においては、それぞれ「Ｃ−ＣＭＰ１」、「Ｃ−ＣＭＰ２」、「Ｃ−ＣＭＰ３」と表記）４８ａ〜４８ｃと、ミラー入力段用Ｎ型ＭＯＳトランジスタ（図４においては「Ｍｎ１０」と表記）３０ａと、ミラー出力段用第１乃至第４のＮ型ＭＯＳトランジスタ（図４においては、それぞれ「Ｍｎ１１A」,「Ｍｎ１１B」、「Ｍｎ１１C」、「Ｍｎ１１D」と表記）３１ａ〜３１ｄとを有して構成されたものとなっている（図４参照）。

第１乃至第３の電流比較回路４８ａ〜４８ｃの具体的な回路構成は、図５に示されている。
この回路構成例においては、第１乃至第４のカレントミラー４１ａ〜４１ｄが、第１乃至第３の電流比較回路４８ａ〜４８ｃ内に設けられた構成となっているため、その具体的な回路構成は、第１乃至第３の電流比較回路４８ａ〜４８ｃの具体的な回路構成と共に、図５に示されたものとなっている。

そのため、ここで、図５の回路構成について説明することとする。
第１乃至第３の電流比較回路４８ａ〜４８ｃの各々の回路構成は、基本的に同一であり、図５は、１つの電流比較回路についての具体的な回路例を示したものとなっている。
以下、具体的に説明すれば、まず、この１つの電流比較回路には、２つのカレントミラー回路が設けられたものとなっている。
すなわち、第１カレント用第１乃至第３のＮ型ＭＯＳトランジスタ（図５においては、それぞれ「Ｍｎ２１」、「Ｍｎ２２」、「Ｍｎ２３」と表記）３２ａ〜３２ｃによって１つのカレントミラー回路が構成され、第２カレント用第１乃至第３のＮ型ＭＯＳトランジスタ（図５においては、それぞれ「Ｍｎ２５」、「Ｍｎ２６」、「Ｍｎ２７」と表記）３３ａ〜３２ｃによって他の１つのカレントミラー回路が構成されたものとなっている。
そして、図５において、後述するように構成された残余の回路部分は、第１乃至第３の電流比較回路４８ａ〜４８ｃのいずれか１つとして用いられる電流比較回路を構成するものとなっている。

例えば、図５に示された電流比較回路が、第１の電流比較回路４８ａとして用いられる場合、第１の入力端子４９ａには、エリアＡの検出電流ＩsAが、第２の入力端子４９ｂには、エリアＢの検出電流ＩsBが、それぞれ入力されることとなる（図４参照）。
そして、この場合、先の第１カレント用第１乃至第３のＮ型ＭＯＳトランジスタ３２ａ〜３２ｃと、これに加えて、図４におけるカレント用第４のＮ型ＭＯＳトランジスタ（図４においては「Ｍｎ20A」と表記）３５ａとで第１のカレントミラー回路４１ａが構成されることとなる。
また、先の第２カレント用第１乃至第３のＮ型ＭＯＳトランジスタ３３ａ〜３２ｃと、これに加えて、図４におけるカレント用第４のＮ型ＭＯＳトランジスタ（図４においては「Ｍｎ20B」と表記）３５ｂとで第２のカレントミラー回路４１ｂを構成されることとなる。

また、例えば、図５に示された電流比較回路が、第２の電流比較回路４８ｂとして用いられる場合、第１の入力端子４９ａには、エリアＣの検出電流ＩsCが、第２の入力端子４９ｂには、エリアＤの検出電流ＩsDが、それぞれ入力されることとなる（図４参照）。
そして、この場合、先の第１カレント用第１乃至第３のＮ型ＭＯＳトランジスタ３２ａ〜３２ｃと、これに加えて、図４におけるカレント用第４のＮ型ＭＯＳトランジスタ（図４においては「Ｍｎ20C」と表記）３５ｃとで第３のカレントミラー回路４１ｃが構成されることとなる。
また、先の第２カレント用第１乃至第３のＮ型ＭＯＳトランジスタ３３ａ〜３２ｃと、これに加えて、図４におけるカレント用第４のＮ型ＭＯＳトランジスタ（図４においては「Ｍｎ20D」と表記）３５ｄとで第４のカレントミラー回路４１dが構成されることとなる。

さらに、例えば、図５に示された電流比較回路が、第３の電流比較回路４８ｃとして用いられる場合、第１の入力端子４９ａには、第１の電流比較回路４８ａの出力が、第２の入力端子４９ｂには、第２の電流比較回路４８ｂの出力が、それぞれ入力されることとなる（図４参照）。

次に、図５を参照しつつ、カレントミラー回路の回路接続について具体的に説明する。
まず、第１カレント用第１のＮ型ＭＯＳトランジスタ３２ａは、そのゲートとドレインとが相互に接続されて、いわゆるダイオード接続状態とされると共に、第１カレント用第２及び第３のＮ型ＭＯＳトランジスタ３２ｂ，３２ｃの各々ゲート及び第１の入力端子４９ａと接続されている。
一方、第１カレント用第１乃至第３のＮ型ＭＯＳトランジスタ３２ａ〜３２ｃの各々のソースはグランドに接続されている。

また、第１カレント用第２のＮ型ＭＯＳトランジスタ３２ｂのドレインは、後述する電流比較回路を構成する出力部用第１のＰ型ＭＯＳトランジスタ（図５においては「Ｍｐ21」と表記）２５ａのドレインに、第１カレント用第３のＮ型ＭＯＳトランジスタ３２ｃのドレインは、差動対用第１のＮ型ＭＯＳトランジスタ３４ａ（図５においては「Ｍｎ24」と表記）のゲートに、それぞれ接続されている。

また、第２カレント用第１のＮ型ＭＯＳトランジスタ３３ａは、そのゲートとドレインとが相互に接続されて、いわゆるダイオード接続状態とされると共に、第２カレント用第２及び第３のＮ型ＭＯＳトランジスタ３３ｂ，３３ｃの各々ゲート及び第２の入力端子４９ｂと接続されている。
一方、第２カレント用第１乃至第３のＮ型ＭＯＳトランジスタ３３ａ〜３３ｃの各々のソースはグランドに接続されている。

さらに、第２カレント用第２のＮ型ＭＯＳトランジスタ３３ｂのドレインは、後述する電流比較回路を構成する出力部用第４のＰ型ＭＯＳトランジスタ（図５においては「Ｍｐ24」と表記）２５dのドレインに、第２カレント用第３のＮ型ＭＯＳトランジスタ３３ｃのドレインは、差動対用第２のＮ型ＭＯＳトランジスタ（図５においては「Ｍｎ28」と表記）３４ｂのゲートに、それぞれ接続されている。

図５において、電流比較回路は、差動対を構成する差動対用第１及び第２のＮ型ＭＯＳトランジスタ（図５においては、それぞれ「Ｍｎ24」、「Ｍｎ28」と表記）３４ａ，３４ｂにより構成される比較回路と、カレントミラー回路を構成する出力部用第１乃至第６のＰ型ＭＯＳトランジスタ（図５においては、それぞれ「Ｍｐ21」、「Ｍｐ22」、「Ｍｐ23」、「Ｍｐ24」、「Ｍｐ25」、「Ｍｐ26」と表記）２５ａ〜２５ｆにより構成される出力回路とに大別されて構成されたものとなっている。

差動対用第１及び第２のＮ型ＭＯＳトランジスタ３４ａ，３４ｂは、そのソースが相互に接続されると共に、その接続点とグランドとの間に、第１の定電流源５２ａが接続されている。
また、差動対用第１のＮ型ＭＯＳトランジスタ３４ａのドレインと、電源電圧ＶＤＤの供給ラインとの間には、第２の定電流源５２ｂが、差動対用第２のＮ型ＭＯＳトランジスタ３４ｂのドレインと、電源電圧ＶＤＤの供給ラインとの間には、第３の定電流源５２ｃが、それぞれ接続されて設けられている。

さらに、差動対用第１のＮ型ＭＯＳトランジスタ３４ａのゲートには、抵抗器（図５においては「Ｒ21」と表記）５４ａを介して電源電圧ＶＤＤが、差動対用第２のＮ型ＭＯＳトランジスタ３４ｂのゲートには、抵抗器（図５においては「Ｒ22」と表記）５４ｂを介して電源電圧ＶＤＤが、それぞれ印加されるようになっている。

一方、出力部用第１のＰ型ＭＯＳトランジスタ２５ａは、そのゲートとドレインが接続されて、いわゆるダイオード接続状態とされると共に、出力部用第２のＰ型ＭＯＳトランジスタ２５ｂのドレイン、及び、出力部用第３のＰ型ＭＯＳトランジスタ２５ｃのゲートと接続されている。
また、出力部用第１乃至第３のＰ型ＭＯＳトランジスタ２５ａ〜２５ｃのソースには、電源電圧ＶＤＤが印加されるようになっている。
さらに、出力部用第２のＰ型ＭＯＳトランジスタ２５ｂのゲートは、差動対用第１のＮ型ＭＯＳトランジスタ３４ａのドレインに接続されている。
そして、出力部用第３のＰ型ＭＯＳトランジスタ２５ｃのドレインは、比較回路用出力端子５４に接続されている。

一方、出力部用第４のＰ型ＭＯＳトランジスタ２５ｄは、そのゲートとドレインが接続されて、いわゆるダイオード接続状態とされると共に、出力部用第５のＰ型ＭＯＳトランジスタ２５ｅのドレイン、及び、出力部用第６のＰ型ＭＯＳトランジスタ２５ｆのゲートと接続されている。
また、出力部用第４乃至第６のＰ型ＭＯＳトランジスタ２５ｄ〜２５ｆのソースには、電源電圧ＶＤＤが印加されるようになっている。

さらに、出力部用第５のＰ型ＭＯＳトランジスタ２５ｅのゲートは、差動対用第２のＮ型ＭＯＳトランジスタ３４ｂのドレインに接続されている。
そして、出力部用第６のＰ型ＭＯＳトランジスタ２５ｆのドレインは、比較回路用出力端子５４に接続されている。
なお、図５において、比較回路用出力端子５４が２つ図示されているが、説明の便宜のためであり、実際には１つである。

次に、図４の回路接続について説明する。
第１の電流比較回路４８ａには、検出電流ＩsA及びＩsBが、第２の電流比較回路４８ｂには、検出電流ＩsC及びＩsDが、それそれ入力されるようになっている。
また、第３の電流比較回路４８ｃには、第１の電流比較回路４８ａの出力電流と、第２の電流比較回路４８ｂの出力電流が入力されるようになっている。

第３の電流比較回路４８ｃの出力段には、ミラー入力段用Ｎ型ＭＯＳトランジスタ３０ａと、ミラー出力段用第１乃至第４のＮ型ＭＯＳトランジスタ３１ａ〜３１ｄとで構成されたカレントミラー回路が接続されている。
すなわち、ミラー入力段用Ｎ型ＭＯＳトランジスタ３０ａは、ゲートとドレインが相互に接続されて、いわゆるダイオード接続状態とされ、そのゲートとドレインは第３の電流比較回路４８ｃの出力段に接続されると共に。ミラー出力段用第１乃至第４のＮ型ＭＯＳトランジスタ３１ａ〜３１ｄの各々のゲートに接続されている。

そして、ミラー出力段用第１乃至第４のＮ型ＭＯＳトランジスタ３１ａ〜３１ｄの各々のソースは、共にグランドに接続される一方、ミラー出力段用第１乃至第４のＮ型ＭＯＳトランジスタ３１ａ〜３１ｄの各々のドレインは、対応する第１乃至第４の差分電流出力回路４４ａ〜４４ｄの入力段に、それぞれ接続されている。

第１乃至第４の差分電流出力回路４４ａ〜４４ｄは、同一の構成を有してなるものであるので、以下、第１の差分電流出力回路４４ａの回路について説明し、その説明を以て、第２乃至第４の差分電流出力回路４４ｂ〜４４ｄの回路の説明に代えることとし、第１の差分電流出力回路４４ａの構成要素の符号の後に括弧書きで、第２乃至第４の差分電流出力回路４４ｂ〜４４ｄの対応する構成要素の符号を示すこととする。
第１の差分電流出力回路４４ａ（４４ｂ〜４４ｄ）は、差分用第１乃至第４のＰ型ＭＯＳトランジスタ（図４においては、それぞれ「Ｍｐ11A」、「Ｍｐ12A」、「Ｍｐ13A」、「Ｍｐ14A」と表記）２１ａ〜２１ｄ（２２a〜２２ｄ、２３ａ〜２３ｄ、２４ａ〜２４ｄ）とを有して構成されたものとなっている。

すなわち、まず、差分用第１のＰ型ＭＯＳトランジスタ２１ａ（２２ａ、２３ａ、２４ａ）は、ゲートとドレインが相互に接続されて、いわゆるダイオード接続状態とされると共に、差分用第２のＰ型ＭＯＳトランジスタ２１ｂ（２２ｂ、２３ｂ、２４ｂ）のゲート及びカレント用第４のＮ型ＭＯＳトランジスタ３５ａ（３５ｂ〜３５ｄ）のドレインに接続され、カレント用第４のＮ型ＭＯＳトランジスタ３５ａ（３５ｂ〜３５ｄ）のソースは、グランドに接続されている。

また、差分用第３のＰ型ＭＯＳトランジスタ２１ｃ（２２ｃ、２３ｃ、２４ｃ）は、ゲートとドレインが相互に接続されて、いわゆるダイオード接続状態とされると共に、差分用第４のＰ型ＭＯＳトランジスタ２１ｄ（２２ｄ、２３ｄ、２４ｄ）のゲート及び差分用第２のＰ型ＭＯＳトランジスタ２１ｂ（２２ｂ、２３ｂ、２４ｂ）のドレインと相互に接続されている。
また、差分用第３のＰ型ＭＯＳトランジスタ２１ｃ（２２ｃ、２３ｃ、２４ｃ）のドレインには、ミラー出力段用第１のＮ型ＭＯＳトランジスタ３１ａ（３１ｂ、３１ｃ、３１ｄ）のドレインが接続されている。

さらに、差分用第１乃至第４のＰ型ＭＯＳトランジスタ２１ａ〜２１ｄ（２２ａ，２２ｃ、２３ａ，２３ｃ、２４ａ，２４ｃ）のソースは、共に接続されて電源電圧ＶＤＤが印加されるようになっている。
そして、差分用第第４のＰ型ＭＯＳトランジスタ２１ｄ（２２ｄ、２３ｄ、２４ｄ）のドレインは、エラーアンプ４６ａ（４６ｂ〜４６ｄ）の反転入力端子に接続されると共に、オフセット電圧付加回路４５ａ（４５ｂ〜４５ｄ）のオフセット用抵抗器５１ａ（５１ｂ〜５１ｄ）の一端に接続されている。
なお、オフセット電圧付加回路４５ａ〜４５ｄの回路構成は、先に図２に示された回路構成と同一であるので、ここでの再度の詳細な説明は省略する。

次に、上記構成における動作について説明する。
以下の動作説明においては、エリアＡの検出電流ＩsAが最大である場合について説明することとする。
第１の電流比較回路４８ａにおいて、入力されたエリアＡの検出電流ＩsAは、第１カレント用第１乃至第３のＮ型ＭＯＳトランジスタ３２ａ〜３２ｃにより構成されたカレントミラー回路を介して抵抗器５４ａにおいて電圧変換される。同じく入力されたエリアＢの検出電流ＩsBは、第２カレント用第１乃至第３のＮ型ＭＯＳトランジスタ３３ａ〜３２ｃにより構成されたカレントミラー回路を介して抵抗器５４ｂにおいて電圧変換される。

先に述べたように、検出電流ＩsAのほうが大きいとすると、差動段を構成する差動対用第１のＮ型ＭＯＳトランジスタ３４ａのゲート電圧は、差動対用第２のＮ型ＭＯＳトランジスタ３４ｂのゲート電圧よりも低下し、差動対用第１のＮ型ＭＯＳトランジスタ３４ａのドレイン電圧は、電源電圧ＶＤＤレベルになる一方、差動対用第２のＮ型ＭＯＳトランジスタ３４ｂのドレイン電圧は、論理値Ｌｏｗに相当するレベルとなる。

それによって、出力部用第２のＰ型ＭＯＳトランジスタ２５ｂはオフ状態となるため、出力部用第１及び第３のＰ型ＭＯＳトランジスタ２５ａ，２５ｃはカレントミラーとして動作する一方、出力部用第５のＰ型ＭＯＳトランジスタ２５ｅはオン状態となるため、出力部用第４及び第６のＰ型ＭＯＳトランジスタ２５ｄ，２５ｆはカレントミラーとしての動作を停止する。
その結果、検出電流ＩsAが出力部用第１乃至第３のＰ型ＭＯＳトランジスタ２５ａ〜２５ｃを介して比較回路用出力端子５４から出力されることとなる。
このように、出力部用第２及び第５のＰ型ＭＯＳトランジスタ２５ｂ，２５ｅは、それぞれカレントミラー回路の動作のオン・オフするスイッチとして機能するものとなっている。

一方、第２の電流比較回路４８ｂにおいては、検出電流ＩsCが検出電流ＩsDより大で仮定すると、上述の第１の電流比較回路４８ａにおける回路動作と同様にして、検出電流ＩsCが出力されることとなる。
そして、第３の電流比較回路４８ｃにおいては、検出電流ＩsAと検出電流ＩsCが、上述の第１の電流比較回路４８ａにおける回路動作と同様に比較される結果、検出電流ＩsAが最大検出電流として出力されることとなる。

差分電流出力回路４４ａにおいては、差分用第１及び第２のＰ型ＭＯＳトランジスタ２１ａ，２１ｂにより構成されたカレントミラー回路により差分用第２のＰ型ＭＯＳトランジスタ２１ｂのドレインから検出電流ＩsAが出力される。
一方、差分用第３及び第４のＰ型ＭＯＳトランジスタ２１ｃ，２１ｄにより構成されたカレントミラー回路においては、差分用第３のＰ型ＭＯＳトランジスタ２１ｃのドレインは、差分用第２のＰ型ＭＯＳトランジスタ２１ｂのドレインと共に、最大検出電流を出力するミラー出力段用第１のＮ型ＭＯＳトランジスタ３１ａのドレインと接続されているため、差分用第４のＰ型ＭＯＳトランジスタ２１ｄから、最大検出電流と検出電流ＩsAとの差分の電流が出力されることとなる。

そして、差分用第４のＰ型ＭＯＳトランジスタ２１ｄの出力電流と第１のオフセット電圧付加回路４５ａの抵抗器５１ａによって基準電圧に対するオフセット電圧ＶofsAが発生せしめられることとなる。
ここで、エリアＡの検出電流ＩsAが最大とすると、各エリアに対するエラーアンプ４６ａ〜４６ｄの基準電圧は、以下の如くとなる。

エリアＡ：ＶrefA＝Ｖref・・・式５

エリアＢ：ＶrefB＝（ＩsB−ＩsA）×Ｒ1B・・・式６

エリアＣ：ＶrefC＝（ＩsC−ＩsA）×Ｒ1C・・・式７

エリアＤ：ＶrefD＝（ＩsD−ＩsA）×Ｒ1D・・・式８

次に、バイポーラトランジスタを用いた場合の回路構成例について、図６を参照しつつ説明する。
この回路構成例は、第２の差動電流出力回路４４ｂと第２のオフセット電圧付加回路４５ａをバイポーラトランジスタを用いて構成した場合の例である。
図６においては、エリアＡの検出電流ＩsAが最大検出電流とし電流比較選択回路４７（図３参照）から出力された場合であることを前提として、第２の差動電流出力回路４４ｂに入力される検出電流ＩsA及びエリアＢの検出電流ＩsBを、それぞれ定電流源として表している。

第２の差動電流出力回路４４ｂは、ＰＮＰ型の第１乃至第３のトランジスタ（図６においては、それぞれ「Ｑ１」、「Ｑ２」、「Ｑ３」と表記）４０ａ〜４０ｃを用いて構成されている。
すなわち、第１のトランジスタ４０ａは、ベースとコレクタが相互に接続されて、いわゆるダイオード接続状態とされると共に、第２のトランジスタ４０ｂのベースに接続されている。
第１及び第２のトランジスタ４０ａ，４０ｂのエミッタには、共に電源電圧が印加されるようになっている一方、コレクタには、検出電流ＩsBが入力されるようになっている。

また、第２のトランジスタ４０ｂは、そのコレクタが第３のトランジスタ４０ｃのコレクタ及びベースと接続されると共に、電流比較選択回路４７（図３参照）から最大検出電流としての検出電流ＩsAが入力されるようになっている。
第３のトランジスタ４０ｃは、エミッタに電源電圧が印加されるようになっている一方、ベースが、第２のオフセット電圧付加回路４５ａを構成する第４のトランジスタ（図６においては「Ｑ４」と表記）４０ｄのベースに接続されている。

第２のオフセット電圧付加回路４５ｂは、第４のトランジスタ４０ｄと抵抗器５１ｂを用いて構成されたものとなっている。
すなわち、第４のトランジスタ４０ｄは、エミッタに電源電圧が印加されるようになっている一方、コレクタとグランドとの間には、コレクタ側から抵抗器５１ｂと定電圧電源５０が直列接続されて設けられている。
そして、第４のトランジスタ４０ｄのコレクタと抵抗器５１ｂとの接続点は、エラーアンプ４６ｂの反転入力端子に接続されている。

上記構成においては、第２の差動電流出力回路４４ｂから検出電流ＩsBと検出電流ＩsAとの差分に応じた電流が第２のオフセット電圧付加回路４５ｂへ出力され、先に説明したように、差分に応じて基準電圧Ｖrefがオフセットされて、エラーアンプ４６ｂの基準電圧とされることとなる。
なお、基本的な動作は、図４に示された回路で説明したものと同一であるので、ここでの再度の詳細な説明は省略する。

以上、本発明の実施の形態においては、パワートランジスタ１０を４つのエリアに分割した場合の例について説明したが、４つに限定される必要はなく、他のエリア数に分割し、それに応じて、検出電流を折り返すカレントミラーの数やカレントミラー出力トランジスタの数を調整し、また、平均電流出力回路における入力数にによるトランジスタサイズ比や出力数、電流比較器の数などを調整すれば良い。

複数のトランジスタを用いてなるパワートランジスタにおける各トランジスタの電流分布の偏りの防止、出力特性の向上が所望されるシリーズレギュレータに適用できる。

４１ａ〜４１ｄ…第１乃至第４のカレントミラー回路
４２…平均電流出力回路
４３ａ〜４３ｄ…第１乃至第４の制御回路
４４ａ〜４４ｄ…第１乃至第４の差分電流出力回路
４５ａ〜４５ｄ…第１乃至第４のオフセット電圧付加回路
４５ａ〜４６ｄ…第１乃至第４のエラーアンプ
４７…電流比較選択回路

Claims (1)

1. 複数のトランジスタを用いてなるパワートランジスタを介して安定化された電圧が出力可能に構成されたシリーズレギュレータであって、
   前記複数のトランジスタ毎に前記パワートランジスタがエリア分けされると共に、前記複数のトランジスタの出力電流に応じた電流を検出電流として出力する電流検出素子が前記複数のトランジスタ毎に設けられる一方、
   前記電流検出素子により検出された前記各エリアの検出電流の中の最大検出電流を選択し、出力する電流比較選択回路と、
   前記複数のトランジスタ毎に設けられ、前記電流比較選択回路の出力電流に基づいて対応するトランジスタの動作制御を行う制御回路とが設けられ、
   前記制御回路は、前記電流比較選択回路の出力電流と、前記対応するエリアの検出電流との差分を出力する差分電流出力回路と、
   基準電圧と前記パワートランジスタの出力電圧に対応するフィードバック電圧との差に応じて前記複数のトランジスタの中の対応するトランジスタの動作制御のための電圧を出力するエラーアンプと、
   前記差分電流出力回路の出力電流に応じて前記基準電圧に対してオフセットを施すオフセット電圧付加回路と、を具備し
   前記電流比較選択回路は、２つの検出電流の大小比較を行い、大きいほうの検出電流を出力するよう構成されてなる電流比較回路を用いて、前記エリア数に対応した検出電流の中から最大のものを抽出するに必要とされる数の前記電流比較回路が設けられてなり、
   前記電流比較回路は、前記２つの検出電流を電圧変換する抵抗素子が、それぞれ設けられ、前記抵抗素子により変換された２つの電圧の差動出力を可能とする差動対を有してなる比較回路と、
   前記比較回路の差動出力によって、前記検出電流の内、大きい方の検出電流を出力可能に構成された出力回路とが設けられてなり、
   前記差分電流出力回路は、逆極性の２つのＭＯＳトランジスタが、各々のドレインで相互に接続されて設けられ、一方のＭＯＳトランジスタに前記電流比較回路により得られた最大検出電流を、他方のＭＯＳトランジスタに対応するエリアの検出電流を、それぞれ流入させて、前記ドレインに前記最大検出電流と前記エリアの検出電流の差分を出力可能に構成され、
   前記オフセット電圧付加回路は、基準電圧源と前記差分電流出力回路の出力段との間に抵抗器が設けられてなることを特徴とするシリーズレギュレータ。

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