JP7262090B2 - 合成抵抗回路および可変利得増幅回路 - Google Patents

合成抵抗回路および可変利得増幅回路 Download PDF

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Description

本発明は、合成抵抗回路、および、これを備える可変利得増幅回路に関するものである。
可変利得増幅回路は、抵抗値が可変である合成抵抗回路を備え、入力される電気信号の値および合成抵抗回路の抵抗値に応じた値の電気信号を出力することができる。可変利得増幅回路には、入力される電圧信号を増幅して当該増幅後の電圧信号を出力する電圧増幅回路、入力される電圧信号を電流信号に変換して該電流信号を出力するＶＩ変換回路、および、入力される電流信号を電圧信号に変換して該電圧信号を出力するＩＶ変換回路、等が含まれる。
特許文献１，２に、このような可変利得増幅回路の発明が開示されている。特許文献１に開示された可変利得増幅回路が備える合成抵抗回路は、抵抗器とスイッチとを直列に接続したものを構成単位として、複数の構成単位を並列に接続した構成（以下「並列型構成」という。）を有する。特許文献２に開示された可変利得増幅回路が備える合成抵抗回路は、抵抗器とスイッチとを並列に接続したものを構成単位として、複数の構成単位を直列に接続した構成（以下「直列型構成」という。）を有する。
特開２００８－２０５５６０号公報 特開２０１１－０９１５７２号公報
一般に、並列型構成および直列型構成の何れにおいても用いられるスイッチは、ＭＯＳトランジスタで構成されるアナログスイッチである。合成抵抗回路は、デジタル制御された複数のスイッチそれぞれのオン／オフの状態に応じた抵抗値を有する。並列または直列に接続される構成単位の個数をｎとすると、ｎ個のスイッチそれぞれのオン／オフの状態の組合せは２ｎとおり存在する。しかし、合成抵抗回路が２ｎとおりの所望の抵抗値を有することができるようにｎ個の抵抗器それぞれの抵抗値を設定するのは容易でない。したがって、従来では、並列型構成および直列型構成の何れにおいても、合成抵抗回路が所望の各抵抗値を有することができるようにするために、多くの構成単位を並列または直列に接続する必要があった。
本発明は、上記問題点を解消する為になされたものであり、少数のスイッチを用いて多くの所望の抵抗値を有することができる合成抵抗回路を提供することを目的とする。また、本発明は、このような合成抵抗回路を備える可変利得増幅回路を提供することをも目的とする。
本発明の合成抵抗回路は、第１端と第２端との間に設けられた第１回路網を備える。この第１回路網は、ノードＮ１１とノードＮ１２との間に設けられた抵抗器Ｒ１と、ノードＮ１２とノードＮ１３との間に設けられた抵抗器Ｒ２と、ノードＮ１３とノードＮ１４との間に設けられた抵抗器Ｒ３と、ノードＮ１４とノードＮ１１との間に設けられた抵抗器Ｒ４と、ノードＮ１１とノードＮ１３との間に設けられた抵抗器Ｒ５と、ノードＮ１４とノードＮ１１との間に抵抗器Ｒ４に対して直列に設けられたスイッチＳＷ０と、ノードＮ１２とノードＮ１３との間に抵抗器Ｒ２に対して直列に設けられたスイッチＳＷ１とを含む。ノードＮ１２が第１端に接続され、ノードＮ１４が第２端に接続されている。
本発明の合成抵抗回路は、抵抗器Ｒ１の抵抗値をｒ１とし、抵抗器Ｒ２の抵抗値をｒ２とし、抵抗器Ｒ３の抵抗値をｒ３とし、抵抗器Ｒ４の抵抗値をｒ４としたときに、抵抗比（ｒ３／ｒ１）と抵抗比（ｒ４／ｒ２）とが互いに等しいのが好適である。
本発明の合成抵抗回路は、第１端と第２端との間に第１回路網に対して並列に設けられた第２回路網を更に備えるのが好適である。この第２回路網は、ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、ノードＮ２４とノードＮ２１との間に設けられた抵抗器Ｒ９と、ノードＮ２１とノードＮ２３との間に設けられた抵抗器Ｒ１０と、ノードＮ２１とノードＮ２２との間に抵抗器Ｒ６に対して直列に設けられたスイッチＳＷ２と、ノードＮ２４とノードＮ２１との間に抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、ノードＮ２２とノードＮ２３との間に抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４とを含む。ノードＮ２２が第１端に接続され、ノードＮ２４が第２端に接続されている。
本発明の合成抵抗回路は、第１端と第２端との間に第１回路網に対して並列に設けられた第３回路網を更に備えるのが好適である。この第３回路網は、ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、ノードＮ２４とノードＮ２１との間に設けられた抵抗器Ｒ９と、ノードＮ２１とノードＮ２３との間に設けられた抵抗器Ｒ１０と、ノードＮ２１とノードＮ２３との間に抵抗器Ｒ１０に対して直列に設けられたスイッチＳＷ２と、ノードＮ２４とノードＮ２１との間に抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、ノードＮ２２とノードＮ２３との間に抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４とを含む。ノードＮ２２が第１端に接続され、ノードＮ２４が第２端に接続されている。
本発明の合成抵抗回路は、第１端と第２端との間に第１回路網に対して並列に設けられた第４回路網を更に備えるのが好適である。この第４回路網は、ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、ノードＮ２４とノードＮ２１との間に設けられた抵抗器Ｒ９と、ノードＮ２１とノードＮ２３との間に設けられた抵抗器Ｒ１０と、ノードＮ２４と第２端との間に設けられたスイッチＳＷ２と、ノードＮ２４とノードＮ２１との間に抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、ノードＮ２２とノードＮ２３との間に抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４とを含む。ノードＮ２２が第１端に接続されている。
本発明の可変利得増幅回路は、上記の本発明の合成抵抗回路を備え、入力される電気信号の値および合成抵抗回路の合成抵抗値に応じた値の電気信号を出力する。
本発明の合成抵抗回路は、少数のスイッチを用いて多くの所望の抵抗値を有することができる。
図１は、第１構成例の合成抵抗回路２Ａの回路図である。 図２は、第１構成例の合成抵抗回路２Ａにおける制御信号の各値に対する合成抵抗値を纏めた表である。 図３は、第２構成例の合成抵抗回路２Ｂの回路図である。 図４は、第２構成例の合成抵抗回路２Ｂにおける制御信号の各値に対する合成抵抗値を纏めた表である。 図５は、第３構成例の合成抵抗回路２Ｃの回路図である。 図６は、第４構成例の合成抵抗回路２Ｄの回路図である。 図７は、第４構成例の合成抵抗回路２Ｄにおける制御信号の各値に対する合成抵抗値を纏めた表である。 図８は、第１構成例の可変利得増幅回路１Ａの回路図である。 図９は、第２構成例の可変利得増幅回路１Ｂの回路図である。 図１０は、第３構成例の可変利得増幅回路１Ｃの回路図である。 図１１は、第４構成例の可変利得増幅回路１Ｄの回路図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
以下では、合成抵抗回路の第１～第４の構成例および変形例について説明し、その後に、この合成抵抗回路を備える可変利得増幅回路の第１～第４の構成例および変形例について説明する。
（合成抵抗回路の第１構成例）
図１は、第１構成例の合成抵抗回路２Ａの回路図である。合成抵抗回路２Ａは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａを備える。第１回路網２０Ａは、抵抗器Ｒ１～Ｒ５およびスイッチＳＷ０，ＳＷ１を含む。
抵抗器Ｒ１は、ノードＮ１１とノードＮ１２との間に設けられている。抵抗器Ｒ２およびスイッチＳＷ１は、互いに直列に接続されて、ノードＮ１２とノードＮ１３との間に設けられている。抵抗器Ｒ３は、ノードＮ１３とノードＮ１４との間に設けられている。抵抗器Ｒ４およびスイッチＳＷ０は、互いに直列に接続されて、ノードＮ１４とノードＮ１１との間に設けられている。抵抗器Ｒ５は、ノードＮ１１とノードＮ１３との間に設けられている。ノードＮ１２は第１端２ａに接続されている。ノードＮ１４は第２端２ｂに接続されている。合成抵抗回路２Ａは、第１端２ａと第２端２ｂとの間で、２個のスイッチＳＷ０，ＳＷ１それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。
２個のスイッチＳＷ０，ＳＷ１それぞれのオン／オフを制御する制御信号を２ビットの２進数（ｂ１，ｂ０）で表すことができる。スイッチＳＷ０は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。この例では、制御信号をデコードする回路は不要である。
抵抗器Ｒ１の抵抗値をｒ１とする。抵抗器Ｒ２の抵抗値をｒ２とする。抵抗器Ｒ３の抵抗値をｒ３とする。抵抗器Ｒ４の抵抗値をｒ４とする。抵抗器Ｒ５の抵抗値をｒ５とする。制御信号が値００ｂであるとき、スイッチＳＷ１およびスイッチＳＷ０の双方がオフ状態となって、合成抵抗回路２Ａの合成抵抗値ｒ00bは下記（１）式で表される。制御信号が値０１ｂであるとき、スイッチＳＷ１がオフ状態となり、スイッチＳＷ０がオン状態となって、合成抵抗回路２Ａの合成抵抗値ｒ01bは下記（２）式で表される。制御信号が値１０ｂであるとき、スイッチＳＷ１がオン状態となり、スイッチＳＷ０がオフ状態となって、合成抵抗回路２Ａの合成抵抗値ｒ10bは下記（３）式で表される。制御信号が値１１ｂであるとき、スイッチＳＷ１およびスイッチＳＷ０の双方がオン状態となって、合成抵抗回路２Ａの合成抵抗値ｒ11bは下記（４）式で表される。（２）式および（３）式において、演算子 //は、ｘ//ｙ＝ｘｙ／(ｘ＋ｙ) なる式により、抵抗値ｘの抵抗器と抵抗値ｙの抵抗器とが並列接続されてなる抵抗回路の合成抵抗値を求める演算を表す。
Figure 0007262090000001
Figure 0007262090000002
Figure 0007262090000003
Figure 0007262090000004
これらの合成抵抗値ｒ00b，ｒ01b，ｒ10b，ｒ11bが所望の値となるように、抵抗器Ｒ１～Ｒ５の抵抗値ｒ１～ｒ５を設定すればよい。例えば、下記（５）式で表されるように合成抵抗値ｒ00b，ｒ01b，ｒ10b，ｒ11bが公比ｍの等比数列となるように、抵抗器Ｒ１～Ｒ５の抵抗値ｒ１～ｒ５を設定することができる。
Figure 0007262090000005
未知数（抵抗値ｒ１～ｒ５）が５個あるのに対して、方程式（上記（１）式～（４）式）が４個あるので、抵抗値ｒ１～ｒ５を一意的に決定することができない場合がある。そこで、抵抗比（ｒ３／ｒ１）と抵抗比（ｒ４／ｒ２）とを互いに等しくするという制約、すなわち、下記（６）式で表される関係を満たすという制約を設けるのが好ましい。このような制約を設けることで未知数を４個にすることができる。なお、抵抗値ｒ１～ｒ５の決定に際して数式処理ソフトを用いることができる。
Figure 0007262090000006
抵抗器Ｒ１～Ｒ５の抵抗値ｒ１～ｒ５の一例は次のとおりである。
ｒ１＝3842.04Ω
ｒ２＝7670.18Ω
ｒ３＝1200.54Ω
ｒ４＝2399.02Ω
ｒ５＝ 906.028Ω
図２は、これらの抵抗値を有する抵抗器Ｒ１～Ｒ５を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０，ＳＷ１のオン／オフの状態をも示している。なお、この図に記した合成抵抗値は等比数列から僅かに異なっているが、これは、実際の可変利得増幅回路に合成抵抗回路を適用した場合に利得が正確に等比数列になるように各抵抗値を補正していることに因る。このような補正は回路毎に行うのが好ましい。
なお、２ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。
本構成例の合成抵抗回路２Ａは、２個のスイッチを用いて４とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路が不要であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ａを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。
（合成抵抗回路の第２構成例）
図３は、第２構成例の合成抵抗回路２Ｂの回路図である。合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第２回路網２０Ｂを備える。図１に示された第１構成例の合成抵抗回路２Ａの構成と比較すると、図３に示される第２構成例の合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間に第２回路網２０Ｂを更に備える点で相違する。第２回路網２０Ｂは、第１回路網２０Ａに対して並列に設けられている。第２回路網２０Ｂは、抵抗器Ｒ６～Ｒ１０およびスイッチＳＷ２～ＳＷ４を含む。
抵抗器Ｒ６およびスイッチＳＷ２は、互いに直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられている。抵抗器Ｒ７およびスイッチＳＷ４は、互いに直列に接続されて、ノードＮ２２とノードＮ２３との間に設けられている。抵抗器Ｒ８は、ノードＮ２３とノードＮ２４との間に設けられている。抵抗器Ｒ９およびスイッチＳＷ３は、互いに直列に接続されて、ノードＮ２４とノードＮ２１との間に設けられている。抵抗器Ｒ１０は、ノードＮ２１とノードＮ２３との間に設けられている。ノードＮ２２は第１端２ａに接続されている。ノードＮ２４は第２端２ｂに接続されている。合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。
一例として、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができる。スイッチＳＷ０は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。スイッチＳＷ２は、ｂ２＝０であるときオフ状態となり、ｂ２＝１であるときオン状態となる。スイッチＳＷ３は、ｂ０＆ｂ２＝０であるときオフ状態となり、ｂ０＆ｂ２＝１であるときオン状態となる。スイッチＳＷ４は、ｂ１＆ｂ２＝０であるときオフ状態となり、ｂ１＆ｂ２＝１であるときオン状態となる。演算子＆は、論理積を求める演算を表す。
この例ではデコード回路が用いられる。デコード回路は、３ビットの２進数（ｂ２，ｂ１，ｂ０）で表される制御信号を入力する。そして、このデコード回路は、ビットｂ０とビットｂ２との論理積の値を出力してスイッチＳＷ３に与え、また、ビットｂ１とビットｂ２との論理積の値を出力してスイッチＳＷ４に与える。
ｂ２＝０であるとき、第２回路網２０Ｂ内の３個のスイッチＳＷ２～ＳＷ４の何れもオフ状態となるので、合成抵抗回路２Ｂの合成抵抗値は、第１構成例の場合と同様に、ビットｂ１，ｂ０の各値に応じた第１回路網２０Ａの合成抵抗値となる。ｂ２＝１であるとき、合成抵抗回路２Ｂの合成抵抗値は、並列接続された第１回路網２０Ａと第２回路網２０Ｂとの合成抵抗値となる。ｂ２＝１であるときの第２回路網２０Ｂの合成抵抗値は、ビットｂ１，ｂ０の各値に応じた値となる。第２回路網２０Ｂの抵抗器Ｒ６～Ｒ１０の抵抗値ｒ６～ｒ１０は、第１構成例における第１回路網２０Ａの抵抗値ｒ１～ｒ５の設定方法と同様にして設定することができる。
抵抗器Ｒ１～Ｒ１０の抵抗値ｒ１～ｒ１０の一例は次のとおりである。
ｒ１＝3842.04Ω
ｒ２＝7670.18Ω
ｒ３＝1200.54Ω
ｒ４＝2399.02Ω
ｒ５＝ 906.028Ω
ｒ６＝3497.20Ω
ｒ７＝5948.26Ω
ｒ８＝1172.25Ω
ｒ９＝1993.024Ω
ｒ10＝797.874Ω
図４は、これらの抵抗値を有する抵抗器Ｒ１～Ｒ１０を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０～ＳＷ４のオン／オフの状態をも示している。
なお、２ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。
本構成例の合成抵抗回路２Ｂは、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路の構成が簡易であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｂを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。
（合成抵抗回路の第３構成例）
図５は、第３構成例の合成抵抗回路２Ｃの回路図である。合成抵抗回路２Ｃは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第３回路網２０Ｃを備える。図３に示された第２構成例の合成抵抗回路２Ｂの構成と比較すると、図５に示される第３構成例の合成抵抗回路２Ｃは、第２回路網２０Ｂに替えて第３回路網２０Ｃを備える点で相違する。第３回路網２０Ｃは、第１回路網２０Ａに対して並列に設けられている。第３回路網２０Ｃは、抵抗器Ｒ６～Ｒ１０およびスイッチＳＷ２～ＳＷ４を含む。
第２構成例における第２回路網２０Ｂでは、スイッチＳＷ２は、抵抗器Ｒ６と直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられていた。これに対して、第３構成例における第３回路網２０Ｃでは、スイッチＳＷ２は、抵抗器Ｒ１０と直列に接続されて、ノードＮ２１とノードＮ２３との間に設けられている。合成抵抗回路２Ｃは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。
第３構成例の合成抵抗回路２Ｃは、第２構成例の合成抵抗回路２Ｂと同様に、図４に示されるように、一例として、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができ、抵抗器Ｒ１～Ｒ１０の各抵抗値を設定することで制御信号の各値に対する合成抵抗値を設定することができる。
本構成例の合成抵抗回路２Ｃも、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路の構成が簡易であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｃを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。
（合成抵抗回路の第４構成例）
図６は、第４構成例の合成抵抗回路２Ｄの回路図である。合成抵抗回路２Ｄは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第４回路網２０Ｄを備える。図３に示された第２構成例の合成抵抗回路２Ｂの構成と比較すると、図６に示される第４構成例の合成抵抗回路２Ｄは、第２回路網２０Ｂに替えて第４回路網２０Ｄを備える点で相違する。第４回路網２０Ｄは、第１回路網２０Ａに対して並列に設けられている。第４回路網２０Ｄは、抵抗器Ｒ６～Ｒ１０およびスイッチＳＷ２～ＳＷ４を含む。
第２構成例における第２回路網２０Ｂでは、スイッチＳＷ２は、抵抗器Ｒ６と直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられていた。これに対して、第４構成例における第４回路網２０Ｄでは、スイッチＳＷ２は、ノードＮ２４と第２端２ｂとの間に設けられている。合成抵抗回路２Ｄは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。
一例として、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができる。スイッチＳＷ０およびスイッチＳＷ３は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１およびスイッチＳＷ４は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。スイッチＳＷ２は、ｂ２＝０であるときオフ状態となり、ｂ２＝１であるときオン状態となる。この例では、制御信号をデコードする回路は不要である。
ｂ２＝０であるとき、第４回路網２０Ｄ内のスイッチＳＷ２がオフ状態となるので、合成抵抗回路２Ｄの合成抵抗値は、第１構成例の場合と同様に、ビットｂ１，ｂ０の各値に応じた第１回路網２０Ａの合成抵抗値となる。ｂ２＝１であるとき、合成抵抗回路２Ｄの合成抵抗値は、並列接続された第１回路網２０Ａと第４回路網２０Ｄとの合成抵抗値となる。ｂ２＝１であるときの第４回路網２０Ｄの合成抵抗値は、ビットｂ１，ｂ０の各値に応じた値となる。
第４構成例の合成抵抗回路２Ｄは、第２構成例の合成抵抗回路２Ｂと同様に、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができ、抵抗器Ｒ１～Ｒ１０の各抵抗値を設定することで制御信号の各値に対する合成抵抗値を設定することができる。図７は、これらの抵抗値を有する抵抗器Ｒ１～Ｒ１０を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０～ＳＷ４のオン／オフの状態をも示している。
なお、２ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。スイッチＳＷ２のオン抵抗値が無視できない場合には、ノードＮ２２，Ｎ２４間の合成抵抗値とスイッチＳＷ２のオン抵抗値との和が所望値となるように抵抗器Ｒ６～Ｒ１０の抵抗値ｒ６～ｒ１０を設定するのが好ましい。
本構成例の合成抵抗回路２Ｄは、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路が不要であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｄを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。
（合成抵抗回路の変形例）
本発明の合成抵抗回路は、上記第１～第４の構成例の合成抵抗回路２Ａ～２Ｄに限定されるものではなく、種々の変形が可能である。例えば、第２構成例において、ノードＮ２１とノードＮ２２との間にスイッチＳＷ２を設ける構成に替えて、ノードＮ２３とノードＮ２４との間にスイッチＳＷ２を設ける構成としてもよく、このような構成としても等価である。また、第４構成例において、ノードＮ２４と第２端２ｂとの間にスイッチＳＷ２を設ける構成に替えて、ノードＮ２２と第１端２ａとの間にスイッチＳＷ２を設ける構成としてもよく、このような構成としても等価である。
本発明の合成抵抗回路は、第１回路網２０Ａに対して、第２回路網２０Ｂ，第３回路網２０Ｃおよび第４回路網２０Ｄのうちの何れか同種または異種の２以上の回路網を並列に設ける構成としてもよい。本発明の合成抵抗回路は、第１回路網２０Ａに対して抵抗器を直列または並列に設ける構成としてもよい。また、本発明の合成抵抗回路は、第１回路網２０Ａに対して、互いに直列または並列に接続された抵抗器およびスイッチを並列に設ける構成としてもよい。
抵抗器Ｒ１～Ｒ１０は、単一の抵抗器であってもよいし、複数の抵抗器を直列または並列に接続した構成であってもよい。半導体基板上に抵抗器を形成する場合、実現し易い抵抗値の範囲があるので、その範囲から外れる抵抗値を実現するには、その範囲内の抵抗値を有する複数の抵抗器を直列または並列に接続した構成とするのが好ましい。
（可変利得増幅回路の第１構成例）
図８は、第１構成例の可変利得増幅回路１Ａの回路図である。可変利得増幅回路１Ａは、演算増幅器３０および抵抗器３１，３２を備える。演算増幅器３０の非反転入力端子は、接地電位入力端と接続されている。抵抗器３１は、演算増幅器３０の反転入力端子と可変利得増幅回路１Ａの入力端との間に設けられている。抵抗器３２は、演算増幅器３０の反転入力端子と演算増幅器３０の出力端子との間に設けられている。演算増幅器３０の出力端子は、可変利得増幅回路１Ａの出力端と接続されている。
出力端から出力される電圧信号の値Ｖｏは、入力端に入力される電圧信号の値Ｖｉ、抵抗器３１の抵抗値ｒ３１および抵抗器３２の抵抗値ｒ３２に応じたものとなる。出力電圧値Ｖｏは、下記（７）式で表される。
Figure 0007262090000007
抵抗器３１および抵抗器３２の双方または何れか一方は、前述した合成抵抗回路の構成を有する。これにより、可変利得増幅回路１Ａは、利得が可変に設定される反転増幅回路となる。
（可変利得増幅回路の第２構成例）
図９は、第２構成例の可変利得増幅回路１Ｂの回路図である。可変利得増幅回路１Ｂは、演算増幅器４０および抵抗器４１，４２を備える。演算増幅器４０の非反転入力端子は、可変利得増幅回路１Ｂの入力端と接続されている。抵抗器４１は、演算増幅器４０の反転入力端子と接地電位入力端との間に設けられている。抵抗器４２は、演算増幅器４０の反転入力端子と演算増幅器４０の出力端子との間に設けられている。演算増幅器４０の出力端子は、可変利得増幅回路１Ｂの出力端と接続されている。
出力端から出力される電圧信号の値Ｖｏは、入力端に入力される電圧信号の値Ｖｉ、抵抗器４１の抵抗値ｒ４１および抵抗器４２の抵抗値ｒ４２に応じたものとなる。出力電圧値Ｖｏは、下記（８）式で表される。
Figure 0007262090000008
抵抗器４１および抵抗器４２の双方または何れか一方は、前述した合成抵抗回路の構成を有する。これにより、可変利得増幅回路１Ｂは、利得が可変に設定される非反転増幅回路となる。
（可変利得増幅回路の第３構成例）
図１０は、第３構成例の可変利得増幅回路１Ｃの回路図である。可変利得増幅回路１Ｃは、演算増幅器５０、抵抗器５１，５２および容量部５３を備える。演算増幅器５０の非反転入力端子は、基準電位Ｖref2が入力される。抵抗器５１は、演算増幅器５０の反転入力端子と可変利得増幅回路１Ｃの入力端との間に設けられている。抵抗器５２および容量部５３は、互いに並列に接続されて、演算増幅器５０の反転入力端子と演算増幅器５０の出力端子との間に設けられている。演算増幅器５０の出力端子は、可変利得増幅回路１Ｃの出力端と接続されている。
出力端から出力される電圧信号の値Ｖｏは、入力端に入力される電圧信号の値Ｖｉ、抵抗器５１の抵抗値ｒ５１、抵抗器５２の抵抗値ｒ５２および容量部５３の容量値Ｃ５３に応じたものとなる。出力電圧値Ｖｏは、下記（９）式で表される。ｊは虚数単位であり、ωは角周波数である。出力電圧値は、入力電圧値を時間について積分した結果の値となる。
Figure 0007262090000009
抵抗器５１および抵抗器５２の双方または何れか一方は、前述した合成抵抗回路の構成を有する。これにより、可変利得増幅回路１Ｃは、利得が可変に設定される積分回路となる。
（可変利得増幅回路の第４構成例）
図１１は、第４構成例の可変利得増幅回路１Ｄの回路図である。可変利得増幅回路１Ｄは、ＰＭＯＳトランジスタＭＰ１～ＭＰ７、ＮＭＯＳトランジスタＭＮ１～ＭＮ４および抵抗器Ｒｒを備える。
ＰＭＯＳトランジスタＭＰ１のゲートは、電圧値Ｖｍが入力される。ＰＭＯＳトランジスタＭＰ１のソースは、ＰＭＯＳトランジスタＭＰ６のドレインと接続されている。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインと接続されている。ＰＭＯＳトランジスタＭＰ２のゲートは、電圧値Ｖｐが入力される。ＰＭＯＳトランジスタＭＰ２のソースは、ＰＭＯＳトランジスタＭＰ７のドレインと接続されている。ＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインと接続されている。
ＰＭＯＳトランジスタＭＰ３～ＭＰ７の各ソースは、電源電位Ｖddが入力される。ＰＭＯＳトランジスタＭＰ３のゲートおよびＰＭＯＳトランジスタＭＰ４のゲートは、ＰＭＯＳトランジスタＭＰ３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ３のドレインは、ＮＭＯＳトランジスタＭＮ３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ４のドレインは、ＮＭＯＳトランジスタＭＮ４のドレインに接続されている。ＰＭＯＳトランジスタＭＰ５～ＭＰ７の各ゲートおよびＰＭＯＳトランジスタＭＰ５のドレインは、バイアス電流Ｉbiasが入力される。
ＮＭＯＳトランジスタＭＮ１～ＭＮ４の各ソースは、接地電位Ｖssが入力される。ＮＭＯＳトランジスタＭＮ１，ＭＮ３の各ゲートは、ＮＭＯＳトランジスタＭＮ１のドレインに接続されている。ＮＭＯＳトランジスタＭＮ２，ＭＮ４の各ゲートは、ＮＭＯＳトランジスタＭＮ２のドレインに接続されている。
抵抗器Ｒｒは、ＰＭＯＳトランジスタＭＰ１のソースとＰＭＯＳトランジスタＭＰ２のソースとの間に設けられている。可変利得増幅回路１Ｄの出力端は、ＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ４のドレインとの接続点である。
抵抗器Ｒｒに流れる電流量Ｉｒは、その両端の電位差に比例したものとなる。ＰＭＯＳトランジスタＭＰ６，ＭＰ７それぞれに流れる電流量は互いに同じであるので、ＰＭＯＳトランジスタＭＰ１に流れる電流量はＩｒだけ増加し、ＰＭＯＳトランジスタＭＰ２の流れる電流量はＩｒだけ減少する。電流量Ｉｒが小さいうちは、これによるＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート-ソース間の電位差Ｖgsの変化は僅かである。入力電圧値の差（Ｖｐ－Ｖｍ）が小さいうちは、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の各ソースの電位は、ゲート電圧からほぼ同じＶgsだけ高くなる。したがって、抵抗器Ｒｒの両端の電位差はＶｐ－Ｖｍとなり、抵抗器Ｒｒに流れる電流量Ｉｒは下記（１０）式で表される。
Figure 0007262090000010
ＰＭＯＳトランジスタＭＰ３，ＭＰ４はカレントミラー回路を構成している。ＮＭＯＳトランジスタＭＮ１，ＭＮ３はカレントミラー回路を構成している。ＮＭＯＳトランジスタＭＮ２，ＭＮ４はカレントミラー回路を構成している。ＮＭＯＳトランジスタＭＮ１に流れる電流量は、ＰＭＯＳトランジスタＭＰ１に流れる電流量と同じであり、Ｉｒだけ増加する。ＮＭＯＳトランジスタＭＮ２に流れる電流量は、ＰＭＯＳトランジスタＭＰ２に流れる電流量と同じであり、Ｉｒだけ減少する。ＮＭＯＳトランジスタＭＮ１に流れる電流は、カレントミラー回路で折り返されて、そのままＰＭＯＳトランジスタＭＰ４に注入される電流になる。出力端から出力される電流信号の値Ｉoutは、このＰＭＯＳトランジスタＭＰ４に注入される電流と、ＮＭＯＳトランジスタＭＮ４が吸い込む電流との差分である。カレントミラー回路におけるミラー比がＢである場合には、Ｉoutは下記（１１）式で表される。
Figure 0007262090000011
抵抗器Ｒｒは、前述した合成抵抗回路の構成を有する。これにより、可変利得増幅回路１Ｄは、利得が可変に設定されるＶＩ変換回路となる。
（可変利得増幅回路の変形例）
本発明の可変利得増幅回路は、上記第１～第４の構成例の可変利得増幅回路１Ａ～１Ｄに限定されるものではなく、種々の変形が可能である。可変利得増幅回路には様々な構成があるが、多くの可変利得増幅回路は、演算増幅器および抵抗器を備えており、入力される電気信号の値および抵抗器の抵抗値に応じた値の電気信号を出力する。何れの可変利得増幅回路の構成においても本発明の合成抵抗回路を用いることができる。
１Ａ～１Ｄ…可変利得増幅回路、２Ａ～２Ｄ…合成抵抗回路、２ａ…第１端、２ｂ…第２端、２０Ａ…第１回路網、２０Ｂ…第２回路網、２０Ｃ…第３回路網、２０Ｄ…第４回路網、３０…演算増幅器、３１，３２…抵抗器、４０…演算増幅器、４１，４２…抵抗器、５０…演算増幅器、５１，５２…抵抗器、５３…容量部、Ｎ１１～Ｎ１４，Ｎ２１～Ｎ２４…ノード、Ｒ１～Ｒ１０…抵抗器、ＳＷ０～ＳＷ４…スイッチ。

Claims (6)

  1. 第１端と第２端との間に設けられた第１回路網を備え、
    前記第１回路網は、
    ノードＮ１１とノードＮ１２との間に設けられた抵抗器Ｒ１と、
    前記ノードＮ１２とノードＮ１３との間に設けられた抵抗器Ｒ２と、
    前記ノードＮ１３とノードＮ１４との間に設けられた抵抗器Ｒ３と、
    前記ノードＮ１４と前記ノードＮ１１との間に設けられた抵抗器Ｒ４と、
    前記ノードＮ１１と前記ノードＮ１３との間に設けられた抵抗器Ｒ５と、
    前記ノードＮ１４と前記ノードＮ１１との間に前記抵抗器Ｒ４に対して直列に設けられたスイッチＳＷ０と、
    前記ノードＮ１２と前記ノードＮ１３との間に前記抵抗器Ｒ２に対して直列に設けられたスイッチＳＷ１と、
    からなり、
    前記ノードＮ１２が前記第１端に接続され、
    前記ノードＮ１４が前記第２端に接続されている、
    合成抵抗回路。
  2. 前記抵抗器Ｒ１の抵抗値をｒ１とし、前記抵抗器Ｒ２の抵抗値をｒ２とし、前記抵抗器Ｒ３の抵抗値をｒ３とし、前記抵抗器Ｒ４の抵抗値をｒ４としたときに、抵抗比（ｒ３／ｒ１）と抵抗比（ｒ４／ｒ２）とが互いに等しい、
    請求項１に記載の合成抵抗回路。
  3. 前記第１端と前記第２端との間に前記第１回路網に対して並列に設けられた第２回路網を更に備え、
    前記第２回路網は、
    ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、
    前記ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、
    前記ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、
    前記ノードＮ２４と前記ノードＮ２１との間に設けられた抵抗器Ｒ９と、
    前記ノードＮ２１と前記ノードＮ２３との間に設けられた抵抗器Ｒ１０と、
    前記ノードＮ２１と前記ノードＮ２２との間に前記抵抗器Ｒ６に対して直列に設けられたスイッチＳＷ２と、
    前記ノードＮ２４と前記ノードＮ２１との間に前記抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、
    前記ノードＮ２２と前記ノードＮ２３との間に前記抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４と、
    からなり、
    前記ノードＮ２２が前記第１端に接続され、
    前記ノードＮ２４が前記第２端に接続されている、
    請求項１または２に記載の合成抵抗回路。
  4. 前記第１端と前記第２端との間に前記第１回路網に対して並列に設けられた第３回路網を更に備え、
    前記第３回路網は、
    ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、
    前記ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、
    前記ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、
    前記ノードＮ２４と前記ノードＮ２１との間に設けられた抵抗器Ｒ９と、
    前記ノードＮ２１と前記ノードＮ２３との間に設けられた抵抗器Ｒ１０と、
    前記ノードＮ２１と前記ノードＮ２３との間に前記抵抗器Ｒ１０に対して直列に設けられたスイッチＳＷ２と、
    前記ノードＮ２４と前記ノードＮ２１との間に前記抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、
    前記ノードＮ２２と前記ノードＮ２３との間に前記抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４と、
    からなり、
    前記ノードＮ２２が前記第１端に接続され、
    前記ノードＮ２４が前記第２端に接続されている、
    請求項１～３の何れか１項に記載の合成抵抗回路。
  5. 前記第１端と前記第２端との間に前記第１回路網に対して並列に設けられた第４回路網を更に備え、
    前記第４回路網は、
    ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、
    前記ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、
    前記ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、
    前記ノードＮ２４と前記ノードＮ２１との間に設けられた抵抗器Ｒ９と、
    前記ノードＮ２１と前記ノードＮ２３との間に設けられた抵抗器Ｒ１０と、
    前記ノードＮ２４と前記第２端との間に設けられたスイッチＳＷ２と、
    前記ノードＮ２４と前記ノードＮ２１との間に前記抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、
    前記ノードＮ２２と前記ノードＮ２３との間に前記抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４と、
    からなり、
    前記ノードＮ２２が前記第１端に接続されている、
    請求項１～４の何れか１項に記載の合成抵抗回路。
  6. 請求項１～５の何れか１項に記載の合成抵抗回路を備え、入力される電気信号の値および前記合成抵抗回路の合成抵抗値に応じた値の電気信号を出力する、
    可変利得増幅回路。
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