JP2009152944A5 - - Google Patents

Description

ドライバ回路１２では、例えば、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれハイレベル、ローレベルの場合、ＮＭＯＳ２２，２８がオン状態、ＮＭＯＳ２４，２６がオフ状態となり、電源Ｖ_DDからＮＭＯＳ１８，２２、終端抵抗２９、ＮＭＯＳ２８，２０を介してグランドＶ_SSに電流Ｉ_Dが流れる。一方、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれローレベル、ハイレベルの場合には上記の逆の状態となる。

上記目的を達成するために、本発明は、ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第６のトランジスタ、および、前記第４、第５のトランジスタには、前段の回路からの差動信号がそれぞれ入力され、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、前記第３もしくは第５、前記第４もしくは第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第７、第９のトランジスタ、前記抵抗素子、および、前記第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第９、第１０のトランジスタには前記第１の電源が入力され、
前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタに入力され、
外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路を提供するものである。
また、本発明は、ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第４、第５、第６のトランジスタは、前段の回路からの差動信号に応じてスイッチングし、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、オン状態の前記第３もしくは第５、前記第４もしくは第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第７、第９のトランジスタ、前記抵抗素子、および、前記第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第９、第１０のトランジスタには前記第１もしくは第２の電源が入力され、
前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタに入力され、
外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路を提供する。

ドライバ回路１２では、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれハイレベル、ローレベルの場合、ＮＭＯＳ２２，２８がオン状態、ＮＭＯＳ２４，２６がオフ状態となり、電源Ｖ_DDからＮＭＯＳ１８，２２、終端抵抗２９、ＮＭＯＳ２８，２０を介してグランドＶ_SSに電流Ｉ_Dが流れる。一方、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれローレベル、ハイレベルの場合、ＮＭＯＳ２２，２８がオフ状態、ＮＭＯＳ２４，２６がオン状態となり、電源Ｖ_DDからＮＭＯＳ１８，２６、終端抵抗２９、ＮＭＯＳ２４，２０を介してグランドＶ_SSに電流Ｉ_Dが流れる。

本発明は、基本的に以上のようなものである。
以上、本発明の出力ドライバ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

Claims (4)

1. ドライバ回路と、レプリカ回路と、オペアンプとを備え、
   前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第６のトランジスタ、および、前記第４、第５のトランジスタには、前段の回路からの差動信号がそれぞれ入力され、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
   前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、前記第３もしくは第５、前記第４もしくは第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第７、第９のトランジスタ、前記抵抗素子、および、前記第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第９、第１０のトランジスタには前記第１の電源が入力され、
   前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタに入力され、
   外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路。
2. ドライバ回路と、レプリカ回路と、オペアンプとを備え、
   前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第４、第５、第６のトランジスタは、前段の回路からの差動信号に応じてスイッチングし、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
   前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、オン状態の前記第３もしくは第５、前記第４もしくは第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第７、第９のトランジスタ、前記抵抗素子、および、前記第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第９、第１０のトランジスタには前記第１もしくは第２の電源が入力され、
   前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタに入力され、
   外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路。
3. 前記レプリカ回路のトランジスタのサイズが、前記ドライバ回路のトランジスタのサイズの１／ｎ倍（ｎは１以上の整数）であり、前記抵抗素子の抵抗値が、前記終端抵抗の抵抗値のｎ倍であることを特徴とする請求項１または２に記載の出力ドライバ回路。
4. １つの前記レプリカ回路と１つの前記オペアンプを、複数の前記ドライバ回路で共用することを特徴とする請求項１ないし３のいずれかに記載の出力ドライバ回路。