JP5375465B2 - 最大電流検出回路 - Google Patents

Description

本発明は、電流の差分を検出する電流差分回路及びこれを用いて最大電流を検出する最大電流検出回路の技術分野に関する。

特許文献１には、２つの電流を電圧に各々変換し、変換した電圧を比較することによって電流の大小を判定する技術が開示されている。
２つの電流が入力された場合に大きい方の電流を出力する最大電流検出回路に上述した技術を適用するには、上述した技術によって電流の大小を判定し、判定結果に応じて２つの電流のうち一方を出力する選択回路を用いればよい。

特開２００７−２５８２４３号公報（図１参照）

しかしながら、従来の最大電流検出回路では、選択回路が必要になるため、回路構成が複雑になる。また、選択回路において電流を切り替える場合に不連続点が発生するといった問題があった。

本発明は、上述した問題点に鑑みなされたものであり、電流の選択回路を不要とする最大電流検出回路及びこれに用いる差分電流回路を提供することを課題とする。

上述した課題を解決するため、本発明に係る最大電流検出回路は、第1入力電流が供給される第1電流入力端子と、第２入力電流が供給される第２電流入力端子と、電流出力端子と、電源線と、前記第1電流入力端子とドレインが接続され、ゲートが当該ドレインと接続され、ソースが前記電源線に接続された第１のＭＯＳトランジスタと、前記第２電流入力端子とドレインが接続され、ゲートが前記第１のＭＯＳトランジスタのゲートと接続され、ソースが前記電源線に接続された第２のＭＯＳトランジスタと、前記第２電流入力端子とドレインが接続され、ゲートが当該ドレインと接続され、ソースが前記電源線に接続された第３のＭＯＳトランジスタと、ゲートが前記第３のＭＯＳトランジスタのゲートと接続され、ソースが前記電源線に接続され、ドレインからの電流が前記電流出力端子に供給される第４のＭＯＳトランジスタと、ゲートが前記第１のＭＯＳトランジスタのゲートと接続され、ソースが前記電源線に接続され、ドレインからの電流が前記電流出力端子に供給される第５のＭＯＳトランジスタと、を備え、前記電流出力端子からは前記第１入力電流と前記第２入力電流とのうちいずれか大きい方の電流が出力されることを特徴とする。

この発明によれば、第１電流入力端子から供給される電流を第１電流Ｉ１、第２電流入力端子から供給される電流を第２電流Ｉ２としたとき、第２入力電流Ｉ２が第１入力電流Ｉ１を超えて大きい場合に、「Ｉ２−Ｉ１」が出力電流として電流出力端子から出力される一方、第２入力電流Ｉ２が第１入力電流Ｉ１以下の場合には出力電流がゼロになる。ここで、ＭＯＳトランジスタはＰチャネル型、Ｎチャネル型のどちらでもよい。

この発明によれば、第１のＭＯＳトランジスタと第５のＭＯＳトランジスタとはカレントミラー回路を構成する。このため、電流出力端子から出力される電流は、電流差分回路の出力電流に第１入力電流Ｉ１を加算したものとなる。この結果、第２入力電流Ｉ２が第１入力電流Ｉ１を超えて大きい場合に、「Ｉ２」が出力電流として電流出力端子から出力される一方、第２入力電流Ｉ２が第１入力電流Ｉ１以下の場合には出力電流が「Ｉ１」になる。
この構成によれば、電流を電圧に変換して比較しないので、電流電圧変換回路を不要にできる。また、比較のためにコンパレータを必要としない。さらに、電流を選択するためのスイッチ回路も不要である。しかも、切り替え時のスイッチングノイズが出力電流に重畳することもない。よって、本発明によれば、回路構成を大幅に簡素化しつつ、ノイズの重畳を抑圧した最大電流を出力することが可能となる。

上述した最大電流検出回路において、電流出力端子と第４のＭＯＳトランジスタとの間に第６のＭＯＳトランジスタを設け、電流出力端子と第５のＭＯＳトランジスタとの間に第７のＭＯＳトランジスタを設け、第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタのゲートには固定電位を供給してもよい。この場合には、コスコード接続を採用することができ、ミラー効果の影響を低減することができる。

また、本発明に係る最大電流検出回路は、ＭＯＳトランジスタの替わりにバイポーラトランジスタで構成することも可能である。最大電流検出回路の具体的な態様は、第1入力電流が供給される第1電流入力端子と、第２入力電流が供給される第２電流入力端子と、電流出力端子と、電源線と、前記第1電流入力端子とコレクタが接続され、ベースが当該コレクタと接続され、エミッタが前記電源線に接続された第１のバイポーラトランジスタと、前記第２電流入力端子とコレクタが接続され、ベースが前記第１のバイポーラトランジスタのベースと接続され、エミッタが前記電源線に接続された第２のバイポーラトランジスタと、前記第２電流入力端子とコレクタが接続され、ベースが当該コレクタと接続され、エミッタが前記電源線に接続された第３のバイポーラトランジスタと、ベースが前記第３のバイポーラトランジスタのベースと接続され、エミッタが前記電源線に接続され、コレクタからの電流が前記電流出力端子に供給される第４のバイポーラトランジスタと、ベースが前記第１のバイポーラトランジスタのベースと接続され、エミッタが前記電源線に接続され、コレクタからの電流が前記電流出力端子に供給される第５のバイポーラトランジスタと、を備え、前記電流出力端子からは前記第１入力電流と前記第２入力電流とのうちいずれか大きい方の電流が出力されることを特徴とする。ここで、バイポーラトランジスタはＰＮＰトランジスタであってもＮＰＮトランジスタであってもよい。

また、上述した最大電流検出回路をＮ（Ｎは２以上の整数）個備え、Ｎ個の最大電流検出回路は、カレントミラー回路を介してコスケード接続され、前記カレントミラー回路は、ある最大電流検出回路の電流出力端子と入力端子が接続され、他の最大電流検出回路の第１電流入力端子又は第２電流入力端子の一方と出力端子が接続されるものであってもよい。この場合には、入力電流の数をＮ＋１個に拡大することができる。

本実施形態に係る最大電流検出装置１Ａの回路図である。 本実施形態に係る最大電流検出装置１Ａの他の構成例を示す回路図である。 本実施形態に係る最大電流検出装置１００Ａの構成例を示すブロック図である。 本実施形態に係る最大電流検出装置１Ｂの回路図である。 本実施形態に係る最大電流検出装置１００Ｂの構成例を示すブロック図である。 変形例に係る最大電流検出装置１Ｃの回路図である。 変形例に係る最大電流検出装置１Ｄの回路図である。 変形例に係る最大電流検出装置２Ａの回路図である。 変形例に係る最大電流検出装置２Ｂの回路図である。

以下、図面を参照して本発明の実施形態について説明する。
＜第１実施形態＞
図１に、第１実施形態に係る最大電流検出回路１Ａの回路図を示す。最大電流検出回路１Ａは、電流差分回路１０Ａと第５のＰチャネルＭＯＳトランジスタＰ５とを備える。
電流差分回路１０Ａは、第１電流Ｉ１が外部から供給される第1電流入力端子Ｔｉｎ１と、第２電流Ｉ２が外部から供給される第２電流入力端子Ｔｉｎ２と、出力電流Ｉｏｕｔを外部に出力する電流出力端子Ｔｏｕｔと、高電位電源を供給する電源線Ｌａとを備える。

また、電流差分回路１０Ａは、４個のＰチャネルＭＯＳトランジスタＰ１〜Ｐ４を備える。
第１のＰチャネルＭＯＳトランジスタＰ１は、第1電流入力端子Ｔｉｎ１とドレインが接続され、ゲートがドレインと接続され、ソースが電源線Ｌａに接続される。
第２のＰチャネルＭＯＳトランジスタＰ２は、第２電流入力端子Ｔｉｎ２とドレインが接続され、ゲートが第１のＰチャネルＭＯＳトランジスタＰ１のゲートと接続され、ソースが電源線Ｌａに接続される。
第３のＰチャネルＭＯＳトランジスタＰ３は、第２電流入力端子Ｔｉｎ２とドレインが接続され、ゲートが当該ドレインと接続され、ソースが電源線Ｌａに接続される。
第４のＰチャネルＭＯＳトランジスタＰ４は、ゲートが第３のＰチャネルＭＯＳトランジスタＰ３のゲートと接続され、ソースが電源線Ｌａに接続され、ドレインからの電流が電流出力端子Ｔｏｕｔに供給される。

最大電流検出回路１Ａは、上述した電流差分回路１０Ａに加えて、ゲートが第１のＰチャネルＭＯＳトランジスタＰ１のゲートと接続され、ソースが電源線Ｌａに接続され、ドレインからの電流が電流出力端子Ｔｏｕｔに供給される第５のＰチャネルＭＯＳトランジスタＰ５とを備える。
なお、図２に示すようにカレントミラー回路１１と電流差分回路１０Ａとを組み合わせて第２電流Ｉ２の向きを逆にしてもよい。

次に、最大電流検出回路１Ａの動作について説明する。図１に示すように第３のＰチャネルＭＯＳトランジスタＰ３に流れる電流をＩ３とする。
まず、Ｉ２＞Ｉ１の場合には、第３のＰチャネルＭＯＳトランジスタＰ３はオン状態となる。このため、Ｉ３は、Ｉ３＝Ｉ２−Ｉ１となる。
一方、Ｉ２≦Ｉ１の場合、第３のＰチャネルＭＯＳトランジスタＰ３はオフ状態となる。このため、Ｉ３は、Ｉ３＝０となる。

ここで、第３のＰチャネルＭＯＳトランジスタＰ３と第４のＰチャネルＭＯＳトランジスタＰ４とは、カレントミラー回路を構成する。したがって、第４のＰチャネルＭＯＳトランジスタＰ４を流れる電流Ｉ４は以下のようになる。
Ｉ２＞Ｉ１の場合 Ｉ４＝Ｉ２−Ｉ１
Ｉ２≦Ｉ１の場合 Ｉ４＝０
すなわち、第５のＰチャネルＭＯＳトランジスタＰ５を除いた電流差分回路１０Ａの単体で考えると、この回路は、第２入力電流Ｉ２が第１入力電流Ｉ１を超えて大きい場合に、「Ｉ２−Ｉ１」を電流Ｉ４として出力する一方、第２入力電流Ｉ２が第１入力電流Ｉ１以下の場合には電流Ｉ４をゼロにする。

本実施形態では、電流差分回路１０Ａに第５のＰチャネルＭＯＳトランジスタＰ５を加えて最大電流検出回路１Ａが構成される。第５のＰチャネルＭＯＳトランジスタＰ５のゲートは第１のＰチャネルＭＯＳトランジスタＰ１のゲートと接続されるので、第５のＰチャネルＭＯＳトランジスタＰ５を流れる電流Ｉ５は、第１入力電流Ｉ１と同じ大きさとなる。ここで、出力電流Ｉｏｕｔは、Ｉｏｕｔ＝Ｉ４＋Ｉ５であるから、以下のようになる。
Ｉ２＞Ｉ１の場合 Ｉｏｕｔ＝Ｉ４＋Ｉ５＝Ｉ２−Ｉ１＋Ｉ１＝Ｉ２
Ｉ２≦Ｉ１の場合 Ｉｏｕｔ＝Ｉ４＋Ｉ５＝Ｉ１

このように、最大電流検出回路１Ａによれば、第１入力電流Ｉ１と第２入力電流Ｉ２とのうち大きい方を出力電流Ｉｏｕｔとして出力することができる。
この構成によれば、電流を電圧に変換して比較しないので、電流電圧変換回路を不要にできる。また、比較のためにコンパレータを必要としない。さらに、電流を選択するためのスイッチ回路も不要である。しかも、切り替え時のスイッチングノイズが出力電流に重畳することもない。
よって、最大電流検出回路１Ａによれば、回路構成を大幅に簡素化しつつ、ノイズの重畳を抑圧した最大電流を出力することが可能となる。

＜第２実施形態＞
図３に第２実施形態に係る最大電流検出回路１００Ａのブロック図を示す。最大電流検出回路１００Ａは、第１実施形態の最大電流検出回路１ＡをＮ（Ｎは２以上の整数）個備え、カレントミラー回路２０をＮ−１個備える。
最大電流検出回路１Ａの間はカレントミラー回路２０で接続されている。カレントミラー回路２０は、ある最大電流検出回路１Ａの電流出力端子Ｔｏｕｔと入力端子が接続され、他の最大電流検出回路１Ａの第１電流入力端子Ｔｉｎ１と出力端子が接続される。なお、出力端子と他の最大電流検出回路１Ａの第２電流入力端子Ｔｉｎ２とを接続してもよい。カレントミラー回路２０の具体的な構成は、例えば、図２に示すカレントミラー回路１１である。

このように、最大電流検出回路１Ａをカレントミラー回路２０を用いてカスケード接続すると、左から数えて第１段目の最大電流が第２段目の最大電流検出回路１Ａの第１電流入力端子Ｔｉｎ１に供給され、この電流と第２電流入力端子Ｔｉｎ２に供給される電流とが比較され、大きい方の電流が第３段目の最大電流検出回路１Ａの第１電流入力端子Ｔｉｎ１に供給される。この比較が順次繰り返されることによって、Ｎ段目の最大電流検出回路１Ａの第１電流入力端子Ｔｉｎ１には、１段目からＮ−１段目の最大電流検出回路１Ａに入力される電流のうち、最大の電流が供給される。このため、Ｎ段目の最大電流検出回路１Ａの出力端子Ｔｏｕｔから、１段目からＮ段目の最大電流検出回路１Ａに入力される電流のうち、最大の電流を出力することができる。
これによって、比較の対象となる入力電流の数を拡大することができる。この例ではＮ個の最大電流検出回路１Ａを用いるので、比較の対象となる入力電流の数はＮ＋１個となる。

＜第３実施形態＞
上述した第１及び第２実施形態では、電流差分回路１０Ａ及び最大電流検出回路１ＡをＰチャネルのＭＯＳトランジスタで構成した。第３実施形態ではＰチャネルのＭＯＳトランジスタの替わりにＮチャネルのＭＯＳトランジスタで構成する。
図４に第３実施形態に係るＮチャネルのＭＯＳトランジスタで構成した電流差分回路１０Ｂ及び最大電流検出回路１Ｂを示す。

電流差分回路１０Ｂは、電源線Ｌａの替わりに低電位電源Ｖｓｓが供給される電源線Ｌｂを用いる点、第１乃至第４のＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の替わりに第１乃至第５のＮチャネルＭＯＳトランジスタＮ１〜Ｎ４を用いる点が、電流差分回路１０Ａと相違する。
また、最大電流検出回路１Ｂは、電流差分回路１０Ａの替わりに電流差分回路１０Ｂを用いる点と、第５のＰチャネルＭＯＳトランジスタＰ５の替わりに第５のＮチャネルＭＯＳトランジスタＮ５を用いる点が、最大電流検出回路１Ａと相違する。

また、電流差分回路１０Ｂは、４個のＮチャネルＭＯＳトランジスタＮ１〜Ｎ４を備える。
第１のＮチャネルＭＯＳトランジスタＮ１は、第1電流入力端子Ｔｉｎ１とドレインが接続され、ゲートが当該ドレインと接続され、ソースが電源線Ｌｂに接続される。第２のＰチャネルＭＯＳトランジスタＮ２は、第２電流入力端子Ｔｉｎ２とドレインが接続され、ゲートが第１のＮチャネルＭＯＳトランジスタＮ１のゲートと接続され、ソースが電源線Ｌｂに接続される。第３のＮチャネルＭＯＳトランジスタＮ３は、第２電流入力端子Ｔｉｎ２とドレインが接続され、ゲートが当該ドレインと接続され、ソースが電源線Ｌｂに接続される。第４のＮチャネルＭＯＳトランジスタＮ４は、ゲートが第３のＮチャネルＭＯＳトランジスタＮ３のゲートと接続され、ソースが電源線Ｌｂに接続され、ドレインからの電流が電流出力端子Ｔｏｕｔに供給される。

最大電流検出回路１Ｂは、上述した電流差分回路１０Ｂに加えて、ゲートが第１のＮチャネルＭＯＳトランジスタＮ１のゲートと接続され、ソースが電源線Ｌｂに接続され、ドレインからの電流が電流出力端子Ｔｏｕｔに供給される第５のＮチャネルＭＯＳトランジスタＮ５を備える。

次に、最大電流検出回路１Ｂの動作について説明する。
まず、Ｉ２＞Ｉ１の場合には、第３のＮチャネルＭＯＳトランジスタＮ３はオン状態となる。このため、Ｉ３は、Ｉ３＝Ｉ２−Ｉ１となる。
一方、Ｉ２≦Ｉ１の場合、第３のＮチャネルＭＯＳトランジスタＮ３はオフ状態となる。このため、Ｉ３は、Ｉ３＝０となる。

ここで、第３のＮチャネルＭＯＳトランジスタＮ３と第４のＮチャネルＭＯＳトランジスタＮ４とは、カレントミラー回路を構成する。したがって、第４のＮチャネルＭＯＳトランジスタＮ４を流れる電流Ｉ４は以下のようになる。
Ｉ２＞Ｉ１の場合 Ｉ４＝Ｉ２−Ｉ１
Ｉ２≦Ｉ１の場合 Ｉ４＝０
すなわち、第５のＮチャネルＭＯＳトランジスタＮ５を除いた電流差分回路１０Ｂの単体で考えると、この回路は、第２入力電流Ｉ２が第１入力電流Ｉ１を超えて大きい場合に、「Ｉ２−Ｉ１」を電流Ｉ４として出力する一方、第２入力電流Ｉ２が第１入力電流Ｉ１以下の場合には電流Ｉ４をゼロにする。

本実施形態では、電流差分回路１０Ｂに第５のＮチャネルＭＯＳトランジスタＮ５を加えて最大電流検出回路１Ｂが構成される。第５のＮチャネルＭＯＳトランジスタＮ５のゲートは第１のＮチャネルＭＯＳトランジスタＮ１のゲートと接続されるので、第５のＮチャネルＭＯＳトランジスタＮ５を流れる電流Ｉ５は、第１入力電流Ｉ１と同じ大きさとなる。ここで、出力電流Ｉｏｕｔは、Ｉｏｕｔ＝Ｉ４＋Ｉ５であるから、以下のようになる。
Ｉ２＞Ｉ１の場合 Ｉｏｕｔ＝Ｉ４＋Ｉ５＝Ｉ２−Ｉ１＋Ｉ１＝Ｉ２
Ｉ２≦Ｉ１の場合 Ｉｏｕｔ＝Ｉ４＋Ｉ５＝Ｉ１

このように、最大電流検出回路１Ｂによれば、第１入力電流Ｉ１と第２入力電流Ｉ２とのうち大きい方を出力電流Ｉｏｕｔとして出力することができる。
この構成によれば、電流を電圧に変換して比較しないので、電流電圧変換回路を不要にできる。また、比較のためにコンパレータを必要としない。さらに、電流を選択するためのスイッチ回路も不要である。しかも、切り替え時のスイッチングノイズが出力電流に重畳することもない。よって、最大電流検出回路１Ｂによれば、回路構成を大幅に簡素化しつつ、ノイズの重畳を抑圧した最大電流を出力することが可能となる。
なお、第２実施形態と同様に第３実施形態の最大電流検出回路１ＢをＮ個用いて、最大電流検出回路１００Ｂを構成してもよい。図５に最大電流検出回路１００Ｂの構成を示す。
最大電流検出回路１００Ｂは、Ｎ個の最大電流検出回路１ＢがＮ−１個のカレントミラー回路３０を用いてカスケード接続される。これによって、入力電流の数をＮ＋１個に拡大することができる。

＜変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。

（１）上述した第１実施形態及び第２実施形態において最大電流検出回路１Ａの替わりに、図６に示す最大電流検出回路１Ｃを用いてもよい。最大電流検出回路１Ｃは、電流差分回路１０Ａの替わりに電流差分回路１０Ｃを用いる点、第５のＰチャネルＭＯＳトランジスタＰ５と電流出力端子Ｔｏｕｔとの間に第７のＰチャネルＭＯＳトランジスタＰ７を設けた点で相違する。さらに、電流差分回路１０Ｃは、第４のＰチャネルＭＯＳトランジスタＰ４と電流出力端子Ｔｏｕｔとの間に第６のＰチャネルＭＯＳトランジスタＰ６を設けた点を除いて、電流差分回路１０Ａと同様に構成されている。
そして、第６及び第７のＰチャネルＭＯＳトランジスタＰ６及びＰ７のゲートには固定電位Ｖｒｅｆ１が供給される。このようにカスコード接続を用いることによって、ミラー効果の影響を低減できる。

また、上述した第３実施形態において最大電流検出回路１Ｂの替わりに、図７に示す最大電流検出回路１Ｄを用いてもよい。最大電流検出回路１Ｄは、電流差分回路１０Ｂの替わりに電流差分回路１０Ｄを用いる点、第５のＮチャネルＭＯＳトランジスタＮ５と電流出力端子Ｔｏｕｔとの間に第７のＮチャネルＭＯＳトランジスタＮ７を設けた点で相違する。さらに、電流差分回路１０Ｄは、第４のＮチャネルＭＯＳトランジスタＮ４と電流出力端子Ｔｏｕｔとの間に第６のＮチャネルＭＯＳトランジスタＮ６を設けた点を除いて、電流差分回路１０Ｂと同様に構成されている。
そして、第６及び第７のＰチャネルＭＯＳトランジスタＮ６及びＮ７のゲートには固定電位Ｖｒｅｆ２が供給される。このようにカスコード接続を用いることによって、ミラー効果の影響を低減できる。

（２）上述した第１実施形態、第２実施形態、及び変形例では、差分電流回路１０Ａ及び１０Ｃ、並びに最大電流検出回路１Ａおよび１Ｃを、ＰチャネルＭＯＳトランジスタを用いて構成したが、本発明はこれに限定されるものではなく、ＰチャネルＭＯＳトランジスタの替わりにＰＮＰトランジスタを用いて構成してもよい。
例えば、最大電流検出回路１Ａは、図８に示す最大電流検出回路２Ａに置き換えることができる。最大電流検出回路２Ａの電流差分回路２０Ａにおいて、第１のＰＮＰトランジスタＴｒｐ１は、第1電流入力端子Ｔｉｎ１とコレクタが接続され、ベースが当該コレクタと接続され、エミッタが電源線Ｌａに接続される。第２のＰＮＰトランジスタＴｒｐ２は、第２電流入力端子Ｔｉｎ２とコレクタが接続され、ベースが第１のＰＮＰトランジスタＴｒｐ１のベースと接続され、エミッタが電源線Ｌａに接続される。第３のＰＮＰトランジスタＴｒｐ３は、第２電流入力端子Ｔｉｎ２とコレクタが接続され、ベースが当該コレクタと接続され、エミッタが電源線Ｌａに接続される。第４のＰＮＰトランジスタＴｒｐ４は、ベースが第３のＰＮＰトランジスタＴｒｐ３のベースと接続され、エミッタが電源線Ｌａに接続され、コレクタからの電流が電流出力端子Ｔｏｕｔに供給される。
さらに、最大電流検出回路２Ａは、ベースが第１のＰＮＰトランジスタＴｒｐ１のベースと接続され、エミッタが電源線Ｌａに接続され、コレクタからの電流が電流出力端子Ｔｏｕｔに供給される第５のＰＮＰトランジスタＴｒｐ５とを備える。

また、上述した第３実施形態、及び変形例では、差分電流回路１０Ｂ及び１０Ｄ、並びに最大電流検出回路１Ｂおよび１Ｄを、ＮチャネルＭＯＳトランジスタを用いて構成したが、本発明はこれに限定されるものではなく、ＮチャネルＭＯＳトランジスタの替わりにＮＰＮトランジスタを用いて構成してもよい。
例えば、最大電流検出回路１Ｂは、図９に示す最大電流検出回路２Ｂに置き換えることができる。最大電流検出回路２Ｂの電流差分回路２０Ｂにおいて、第１のＮＰＮトランジスタＴｒｎ１は、第1電流入力端子Ｔｉｎ１とコレクタが接続され、ベースが当該コレクタと接続され、エミッタが電源線Ｌａに接続される。第２のＮＰＮトランジスタＴｒｎ２は、第２電流入力端子Ｔｉｎ２とコレクタが接続され、ベースが第１のＮＰＮトランジスタＴｒｎ１のベースと接続され、エミッタが電源線Ｌａに接続される。第３のＮＰＮトランジスタＴｒｎ３は、第２電流入力端子Ｔｉｎ２とコレクタが接続され、ベースが当該コレクタと接続され、エミッタが電源線Ｌａに接続される。第４のＮＰＮトランジスタＴｒｎ４は、ベースが第３のＮＰＮトランジスタＴｒｎ３のベースと接続され、エミッタが電源線Ｌａに接続され、コレクタからの電流が電流出力端子Ｔｏｕｔに供給される。
さらに、最大電流検出回路２Ａは、ベースが第１のＮＰＮトランジスタＴｒｎ１のベースと接続され、エミッタが電源線Ｌａに接続され、コレクタからの電流が電流出力端子Ｔｏｕｔに供給される第５のＮＰＮトランジスタＴｒｎ５とを備える。
このように、ＭＯＳトランジスタをバイポーラトランジスタに置き換えてもよい。

本発明は、電流の大小を判定して最大電流を出力する回路に利用可能である。

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ…電流差分回路、１Ａ，１Ｂ，１Ｃ，１Ｄ，１００Ａ，１００Ｂ…最大電流検出回路、Ｐ１〜Ｐ７…ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ７…ＮチャネルＭＯＳトランジスタ、Ｔｒｐ１〜Ｔｒｐ５…ＰＮＰトランジスタ、Ｔｒｎ１〜Ｔｒｎ５…ＮＰＮトランジスタ、Ｌａ，Ｌｂ…電源線、Ｔｉｎ１…第１電流入力端子、Ｔｉｎ２…第２電流入力端子、Ｔｏｕｔ…電流出力端子。

Claims (4)

1. 第1入力電流が供給される第1電流入力端子と、第２入力電流が供給される第２電流入力端子と、電流出力端子と、電源線と、
   前記第1電流入力端子とドレインが接続され、ゲートが当該ドレインと接続され、ソースが前記電源線に接続された第１のＭＯＳトランジスタと、
   前記第２電流入力端子とドレインが接続され、ゲートが前記第１のＭＯＳトランジスタのゲートと接続され、ソースが前記電源線に接続された第２のＭＯＳトランジスタと、
   前記第２電流入力端子とドレインが接続され、ゲートが当該ドレインと接続され、ソースが前記電源線に接続された第３のＭＯＳトランジスタと、
   ゲートが前記第３のＭＯＳトランジスタのゲートと接続され、ソースが前記電源線に接続され、ドレインからの電流が前記電流出力端子に供給される第４のＭＯＳトランジスタと、
   ゲートが前記第１のＭＯＳトランジスタのゲートと接続され、ソースが前記電源線に接続され、ドレインからの電流が前記電流出力端子に供給される第５のＭＯＳトランジスタと、
   を備え、
   前記電流出力端子からは前記第１入力電流と前記第２入力電流とのうちいずれか大きい方の電流が出力される
   ことを特徴とする最大電流検出回路。
2. 前記電流出力端子と前記第４のＭＯＳトランジスタとの間に第６のＭＯＳトランジスタを設け、
   前記電流出力端子と前記第５のＭＯＳトランジスタとの間に第７のＭＯＳトランジスタを設け、
   前記第６のＭＯＳトランジスタおよび前記第７のＭＯＳトランジスタのゲートには固定電位が供給される請求項１に記載の最大電流検出回路。
3. 第1入力電流が供給される第1電流入力端子と、第２入力電流が供給される第２電流入力端子と、電流出力端子と、電源線と、
   前記第1電流入力端子とコレクタが接続され、ベースが当該コレクタと接続され、エミッタが前記電源線に接続された第１のバイポーラトランジスタと、
   前記第２電流入力端子とコレクタが接続され、ベースが前記第１のバイポーラトランジスタのベースと接続され、エミッタが前記電源線に接続された第２のバイポーラトランジスタと、
   前記第２電流入力端子とコレクタが接続され、ベースが当該コレクタと接続され、エミッタが前記電源線に接続された第３のバイポーラトランジスタと、
   ベースが前記第３のバイポーラトランジスタのベースと接続され、エミッタが前記電源線に接続され、コレクタからの電流が前記電流出力端子に供給される第４のバイポーラトランジスタと、
   ベースが前記第１のバイポーラトランジスタのベースと接続され、エミッタが前記電源線に接続され、コレクタからの電流が前記電流出力端子に供給される第５のバイポーラトランジスタと、
   を備え、
   前記電流出力端子からは前記第１入力電流と前記第２入力電流とのうちいずれか大きい方の電流が出力される
   ことを特徴とする最大電流検出回路。
4. 請求項１乃至請求項３のうちいずれか１項に記載の最大電流検出回路をＮ（Ｎは２以上の整数）個備え、
   Ｎ個の最大電流検出回路は、カレントミラー回路を介してコスケード接続され、
   前記カレントミラー回路は、ある最大電流検出回路の電流出力端子と入力端子が接続され、他の最大電流検出回路の第１電流入力端子又は第２電流入力端子の一方と出力端子が接続される、
   ことを特徴とする最大電流検出回路。

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