KR101156341B1 - 자기 바이패스 전압 레벨 변환기 회로 및 그 집적 회로 - Google Patents

자기 바이패스 전압 레벨 변환기 회로 및 그 집적 회로 Download PDF

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KR101156341B1
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마케쉬와르 코단다라만
존 씨 크리즈
버나드 엘 모리스
예후다 스무하
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에이저 시스템즈 인크
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Abstract

전압 레벨 변환기 회로는 제어 신호에 응답하여 적어도 2가지 모드 중 한 모드에서 선택적으로 동작할 수 있다. 제 1 모드에서, 전압 레벨 변환기 회로는 제 1 전압을 제공하는 제 1 전압원을 기준으로 한 입력 신호를 제 2 전압을 제공하는 제 2 전압원을 기준으로 한 출력 신호로 변환하도록 동작한다. 제 2 모드에서 전압 레벨 변환기 회로는 입력 신호를 변환하지 않고 전압 변환기 회로의 입력으로부터 전압 변환기 회로의 출력으로의 신호 경로를 제공하도록 동작한다. 제어 신호는 제 1 전압과 제 2 전압 사이의 차이를 나타낸다.

Description

자기 바이패스 전압 레벨 변환기 회로 및 그 집적 회로{SELF-BYPASSING VOLTAGE LEVEL TRANSLATOR CIRCUIT}
도 1은 본 발명의 기술들을 통합하도록 변경될 수 있는 전압 레벨 변환기 회로에 대한 개략도이고,
도 2는 도 1에 도시한 전압 레벨 변환기 회로에 사용할 수 있는 기준 회로에 대한 개략도이며,
도 3은 본 발명의 일 실시예에 따라 형성된 일례의 자기 바이패스(self-bypass) 전압 레벨 변환기 회로에 대한 개략도이고,
도 4는 도 3에 도시한 전압 레벨 변환기 회로에 사용할 수 있는 일례의 전압 변환기 셀(cell)에 대한 개략도이며,
도 5는 도 3에 도시한 전압 레벨 변환기 회로에 사용할 수 있는 일례의 전압 검출기에 대한 개략도이고,
도 6은 도 3에 도시한 전압 레벨 변환기 회로에 사용할 수 있는 일례의 기준 회로에 대한 개략도이다.
도면의 주요 부분에 대한 부호의 설명
100 : 전압 레벨 변환기 회로 102 : 인버터
104 : 전압 클램프 회로 200 : 기준 회로
300 : 전압 레벨 변환기 회로 302 : 자기 바이패스 변환기
304 : 전압 검출기 회로 306 : 기준 회로
400 : 자기 바이패스 변환기 회로 404 : 래치 회로
406 : 전압 클램프 회로 408 : 인버터
412 : 바이패스 회로 500 : 전압 검출기
502, 504 : 인버터 600 : 기준 회로
602 : 제 1 스위치 604 : 제 2 스위치
본 발명은 일반적으로 전자 회로, 보다 구체적으로는 전압 레벨 변환기 회로들(voltage level translator circuits)에 관한 것이다.
무선 핸드셋, 노트북 컴퓨터 및 PDA(personal digital assistnat)들 등의 임의의 휴대 장치들은 때로 2 이상의 다른 전압 레벨에서 동작하는 회로를 이용한다. 예를 들어, 상기 휴대 장치들에 이용된 회로는 예컨대 입력/출력(I/O) 버퍼들과 같은 회로의 한 부분은 IO 전압원에 의해 공급되는 하이 전압 레벨(예컨대, 3.3 볼트)에서 동작하는 한편, 예컨대 코어 논리회로와 같은 회로의 다른 부분은 코어 전압원에 의해 공급되는 사실상 저 전압 레벨(예를 들어, 약 1.0 볼트)에서 동작한다. 이러한 전압 레벨의 차이에 의해 때로 다수의 전압 레벨들 사이에서 인터페이스하기 위한 전압 레벨 변환기 회로를 사용할 필요가 있다.
한 회로(예를 들어, IO 버퍼)가 넓은 범위의 IO 전압원 레벨들에서 동작 될 필요가 있는 많은 응용이 있다. IO 전압원의 레벨은 특정 응용에 의해 결정될 수 있다. 일반적으로 성능의 관점에서(예를 들어, 속도, 전력 소비, 신뢰성 등) 다수의 회로들을 제조하는 것이 바람직한데, 각각의 회로는 특정 예상 동작 전압원 레벨에 각각 최적화된다. 그러나 이러한 방법은 회로들의 설계 및 제조 양면에서 비용을 크게 증가시키게 되므로 바람직하지 못하다. 따라서 위의 회로들은 통상적으로 회로 성능을 무시하고 넓은 범위의 IO 전압 레벨들을 조정할 수 있도록 설계된다. IO 전압원 레벨을 코어 전압원 레벨과 비교해 보면, 표준 전압 레벨 변환기 회로는 때로 바람직하지 못한 량의 스큐(skew)를 초래하므로 사실상 저속에서 동작하는 것으로 알려져 있다. 그러므로 통상의 전압 레벨 변환기 회로에 있어서, 회로 성능과 비용의 절충이 필요 시 된다.
따라서 종래의 전압 레벨 변환기 회로들에서 나타난 하나 이상의 문제들을 갖지 않는 다수의 전압 레벨들 사이에서 인터페이스하기 위한 개선된 전압 레벨 변환기 회로가 필요 시 된다.
본 발명은 예시의 실시예에 있어서, 예를 들어 회로의 코어 저전압원을 기준으로 한 입력 신호와 회로의 고전압원을 기준으로 한 출력 신호 사이와 같은 다수의 전압 레벨들 사이에서 인터페이스할 수 있는 전압 변환기 회로를 제공함으로써 위의 필요와 부합한다. 고전압원과 저전압원 사이의 차이를 적어도 부분적으로 기반하여 전압 변환기 회로는 입력 신호를 변환하거나 전압 레벨 변환을 하지 않고 입력으로부터 출력으로의 직접적 경로를 제공하도록 바람직하게 구성된다.
본 발명의 일 실시예에 따르면, 전압 레벨 변환기 회로는 제어 신호에 응답하여 적어도 두 가지 모드 중 하나에서 선택적으로 동작할 수 있다. 제 1 모드에서, 전압 레벨 변환기 회로는 제 1 전압을 제공하는 제 1 전압원을 기준으로 한 입력 신호를 제 2 전압을 제공하는 제 2 전압원을 기준으로 한 출력 신호로 변환하도록 동작한다. 제 2 모드에서 전압 레벨 변환기 회로는 입력 신호를 변환하지 않고 전압 변환기 회로의 입력으로부터 전압 변환기 회로의 출력으로의 신호 경로를 제공하도록 동작한다. 제어 신호는 제 1 전압과 제 2 전압 사이의 차이를 나타낸다.전압 레벨 변환기 회로는 제 1 전압과 제 2 전압 사이의 차이를 측정하여 제어 신호를 생성하도록 동작하는 전압 검출기를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 전압 레벨 변환기 회로들 중 적어도 하나는 집적 회로에 포함된다.
본 발명의 상기 및 다른 특징 그리고 장점들은 첨부 도면과 연계하여 읽을 때 예시의 실시예들의 이하의 상세한 설명으로부터 명확해 질 것이다.
본 발명을 예시의 전압 레벨 변환기 회로들을 참조하여 기술한다. 그러나 본 발명은 이들 또는 다른 임의의 특정 회로 배치로 제한되지 않음을 이해해야 할 것이다. 본 발명은 일반적으로, 특히 한 회로의 출력 신호가 기준이 되는 고 공급(전원) 전압이 상기 회로에 대한 입력 신호가 기준이 되는 코어 저전압에 값에 있어서 사실상 근접하는 경우, 소정 범위의 공급 전압 레벨들에 걸쳐 회로 성능에서의 임의의 심각한 열화를 일으키지 않고 회로의 다수의 전압 레벨들 사이에서 인터페이스하기 위한 기술들에 보다 적합하다. 본 발명의 실시예들을 상보형 금속 산화 반도체(CMOS) 제조 프로세스를 이용하여 형성될 수 있는, P-채널 금속 산화 반도체(PMOS) 및 N-채널 금속 산화 반도체(NMOS) 트랜지스터 장치들을 특히 참조하여 기술하지만, 본 발명은 그러한 트랜지스터 장치들 및/또는 그러한 제조 프로세스로 제한되지 않고, 예컨대 바이폴라 접합 트랜지스터(BJT)들 등의 다른 적합한 장치 및/또는 제조 프로세스(예컨대 바이폴라, BiCMOS, 등)가 유사하게 이용될 수 있는데, 이는 분 분야의 당업자에게는 자명하다.
도 1은 본 발명의 기술들이 이용될 수 있는 전압 레벨 변환기 회로(100)를 도시하는데, 전압 레벨 변환기 회로(100)는 예컨대 VDDCORE와 같은 저 코어 공급 전압을 기준으로 한 입력 신호들(예컨대 신호 A 및 AN)을 예컨대 VDDIO와 같은 고 공급 전압을 기준으로 한 출력 신호(Z)로 변환하는데 사용될 수 있다. 많은 응용에 있어서, 저 코어 공급 전압(VDDCORE)은 통상 약 1.0볼트이고, 고 공급 전압(VDDIO)은 통상 약 3.3 볼트이다. 그러나 본 발명은 이들 또는 다른 특정 전압 레벨들로 VDDCORE와 VDDIO의 값이 제한되지 않음을 이해해야 할 것이다. 또한, 본 발명의 기술들은 고 공급 전압(VDDIO)을 기준으로 한 입력 신호를 저 코어 공급 전압 (VDDCORE)을 기준으로 한 출력 신호로 변환하는데 이용되는데, 이는 당업자라면 이해할 수 있을 것이다.
통상적 혼합형 신호 집적 회로는 일반적으로 "고 전압" 및 "저 전압" 트랜지스터 장치들을 제공한다. 고 전압 장치들은 일반적으로 약 0.75볼트의 공칭 임계 전압을 가지며, 고 공급 전압(VDDIO)(예컨대, 약 3.3볼트)으로 동작하도록 설계되어 있다. 저 전압 장치들은 예를 들어 약 0.35볼트의, 고 전압 장치들보다 실질적으로 낮은 공칭 임계 전압을 가지며, 저 코어 공급 전압(VDDCORE(예컨대, 약 1볼트))으로 동작하도록 설계되어 있다.
입력 신호(AN)는 입력 신호(A)의 논리적 변환으로서 신호(A)가 하이 논리 레벨에 있는 경우, 신호(AN)는 로우 논리 레벨로 되고, 그 역도 성립한다. 신호(A 및 AN)는 예를 들어, 통상적 방식으로 접속된 저 전압 PMOS 트랜지스터(MIPA) 및 저 전압 NMOS 트랜지스터 장치(MINA)를 포함하는 인버터(102)에 의해 생성될 수 있다. 인터버(102)는 저 코어 전원(VDDCORE)으로부터 전력을 공급받으며, 부 전압 전원으로서 VSS를 수신한다. 전압 레벨 변환기 회로(100)는 고 공급 전압(VDDIO)으로부터 전력을 공급받으며, 부 전압 전원으로서 VSS를 수신한다. 여기서 사용되는 용어 "부 전압 전원"은 VDDIO 또는 VDDCORE와 관련한 전압 전원의 값을 일컫는 것으로 사용되고, 본 발명에서 제로 볼트 이하의 전압을 이용하는 것을 고려할지라도 불필요하게 제로 볼트 이하의 전압으로 참조되지 않는다.
전압 레벨 변환기 회로(100)는 한 쌍의 고 전압 PMOS 트랜지스터 장치(M3P1 및 MSP2)를 포함하고, 각각의 장치는 VDDIO에 접속된 소스 단자(S) 및 교차 결합 장치에서 다른 트랜지스터의 드레인 단자(D)에 접속된 하나의 트랜지스터의 게이트 단자(G)를 갖는다. 특히, M3P1의 게이트 단자는 노드(i2)에서 M3P2의 드레인 단자에 접속되고, M3P2의 게이트 단자는 노드(i1)에서 M3P1의 드레인 단자에 접속된다. 드랜지스터(M3P1 및 M3P2)는 바람직하게 전압 레벨 변환기 회로(100)의 논리적 상태를 래치하도록 동작한다. 금속 산화 반도체(MOS) 장치가 대칭적 성격을 가져서 양 방향성이 되므로, MOS 장치에서의 소스 및 드레인 지정의 할당은 기본적으로 임의적임을 이해해야 할 것이다. 따라서 여기서는 소스 및 드레인 영역을 일반적으로 각각 제 1 및 제 2 소스/드레인 영역이라고 하는데, 여기서의 "소스/드레인"은 소스 영역 또는 드레인 영역을 가리킨다.
전압 레벨 변환기 회로(100)는 또한 한 쌍의 저 전압 NMOS 트랜지스터 장치들(M1N1 및 M1N2)을 가지며, 이 장치들은 입력 신호(A 및 AN)를 수신하기 위한 게이트 단자들을 각각 포함한다. M1N1 및 M1N2의 소스 단자는 바람직하게 VSS에 접속되고, M1N1 및 M1N2의 드레인 단자는 전압 클램프 회로(104)를 거쳐 트랜지스터(M3P1 및 M3P2)의 드레인 단자에 각각 접속된다. 전압 클램프 회로(104)는 바람직하게 한 쌍의 고 전압 NMOS 트랜지스터(M3N1 및 M3N2)를 포함한다. 특히, M1N1 및 M1N2의 드레인 단자는 노드(i4 및 i3)에서 M3N1 및 M3N2의 소스 단자에 각각 접속된다. M3N1 및 M3N2의 드레인 단자는 노드(i1 및 i2)에서 M3P1 및 M3P2의 드레인 단자에 각각 접속되고, M3N1 및 M3N2의 게이트 단자는 노드(i3 및 i4)에서 드레인 전압을 소정의 전압 레벨로 클램핑하기 위한 바이어스 전압(VREF)를 제공하는 기준 전원에 접속된다. M1N1 및 M1N2는 저 전압 장치여서 일반적으로 고 공급 전압(VDDIO)을 견딜 수 없으므로, 전압 클램프 회로(104)는 노드(i1 및 i2)에서 과전압 스트레스(stress)로 인한 손상으로부터 MIN1 및 MIN2를 보호하는 전압 레벨을 제공한다. 표준 인버터로서, 함께 접속된 고 전압 PMOS 트랜지스터(M3P3) 및 고 전압 NMOS 트랜지스터(M3N3)를 포함하는 출력 단(106)은 바람직하게 노드(i1)에 접속되고, 전압 레벨 트랜지스터 회로(100)의 출력 신호(Z)를 생성한다.
도 2는 도 1에 도시한 전압 레벨 변환기 회로(100)에 사용할 수 있는 일례의 기준 회로(200)를 도시한다. 기준 회로(200)는 전압 레벨 변환기 회로(100)의 노드(i3 및 i4)에 나타나는 전압을 클램프하는데 사용된 바이어스 전압(VREF)를 제공하도록 동작한다. 도 2로부터 알 수 있는 바와 같이, 예시의 기준 회로(200)는 적층구성으로 배치된 3개의 다이오드 접속형 고 전압 NMOS 트랜지스터 장치 즉, M3NR1, M3NR2 및 M3NR3를 포함하는 단일 분압기 회로로서 구현될 수 있다. 특히, M3NR1의 게이트 및 드레인 단자는 노드(N1)에서 M3NR2의 소스 단자에 접속되고, M3NR1의 소스 단자는 VSS에 접속되고, M3NR2의 게이트 및 드레인 단자는 노드(N2)에서 M3NR3의 소스 단자에 접속되고, 그리고 M3NR3의 게이트 및 드레인 단자는 노드(N3)에서 함께 접속된다. 노드(N3)는 노드(N3)에 접속된 드레인 단자, VDDIO에 접속된 소스 단자 그리고 VSS에 접속된 게이트 단자를 갖는 고 전압 PMOS 트랜지스터 장치(M3PSW)로서 구현된 저항을 통해 VDDIO에 접속된다. 트랜지스터(M3PSW)는 바람직하게 긴 채널 장치이므로 기준 회로(200)에서의 직류(DC) 전력 소비를 제한한다. 기준 전압(VREF)은 노드(N2)에서 생성되고, 노드(N2)에서의 바이어스 전압(VREF)에서 유도되는 노이즈를 저감하도록 캐패시터(CR)가 노드(N2)와 VSS사이에 포함될 수 있다. 캐패시터(CR)의 값은 바람직하게, 감쇠될 소정 주파수 성분의 함수로서 선택된다.
전술한 바와 같이, 도 1의 전압 레벨 변환기 회로(100)가 갖는 하나의 단점은 고 공급 전압(VDDIO)과 저 코어 공급 전압(VDDCORE) 사이의 차이가 실질적으로 작아질 때(예를 들어, 약 0.7 볼트 이하) 상기 회로가 VDDIO와 VDDCORE 사이의 차이가 실질적으로 커질 때(예를 들어, 약 1 볼트 이상)와 비교하여, 바람직하지 못한 량의 스큐를 초래하여 실질적으로 저속에서 동작하는 점이다. 표준 전압 레벨 변환기의 경우, 전압 클램프 회로(예를 들어 1O4)와 대응의 기준 회로(예를 들어 200)를 포함하지 않으므로 변환기 회로의 출력은 VDDIO가 대략 VDDCORE의 트랜지스터 임계 전압이내에 있는 경우 실질적으로 느려지게 된다. 그러나 도 1의 변환기 회로의 경우, 이 회로는 기본적으로 완전히 기능을 정지한다. 따라서 본 발명의 일 특징에 따르면 하나 이상의 제어 신호들에 대응하여 적어도 두 가지 모드중 하나에서 선택적으로 동작가능한 전압 레벨 변환기 회로가 포함된다. VDDIO와 VDDCORE 사이의 차이가 특정 레벨 이상인 제 1 모드에서, 회로는 저 코어 전압(VDDCORE)을 기준으로 한 입력 신호를 고 전압(VDDIO)을 기준으로 한 출력 신호로 변환하도록 동작한다. VDDIO와 VDDCORE의 차이가 특정 레벨 이하이거나 이 특정 레벨에 있는 경우, 전압 레벨 변환기 회로는 입력 신호를 변환하지 않고 상기 회로의 입력으로부터 그 출력으로의 직접적인 신호 경로를 제공하도록 동작함으로써 기본적으로 전압 레벨 변환기 회로를 바이패스시킨다. VDDIO가 VDDCORE와 유사할 때(예를 들어, 전압 레벨 변환이 필요치 않는 경우), 전압 레벨 변환 기능을 바이패스시키기 위한 메커니즘을 제공함으로써, 스큐가 바람직하게 감소되어 전압 레벨 변환기 회로에 있어서 속도가 증가된다.
도 3은 본 발명의 예시의 실시예에 따라 형성된 일례의 전압 레벨 변환기 회로에 대한 블록도로서, 이 전압 레벨 변환기 회로(300)는 적어도 두 가지의 동작 모드중 한 모드에서 동작한다. 제 1 모드의 동작에 있어서, 전압 레벨 변환기 회로(300)의 자기 바이패스(self-bypassing) 변환기(302)는 일차적으로, 제 1 전압(이 경우 VDDCORE(예를 들어, 코어 레벨))을 제공하는 제 1 전압원을 기준으로 한 입력 신호(A)를, 제 2 전압(이 경우 VDDIO(IO 레벨) 여기서 VDDIO는 실질적으로 VDDCORE 이상)을 제공하는 제 2 전압원을 기준으로 한 출력 신호(Z)로 변환하는 기능을 한다. 본 발명의 바람직한 실시예에 있어서, VDDIO는 약 3.3 볼트이고, VDDCORE는 약 1.0볼트이다. 전압 레벨 변환기 회로(300)의 제 2 동작 모드에 있어서, 전압 레벨 변환을 하지 않고 회로의 입력과 출력 사이에 바람직하게 직접적인 신호 경로가 제공된다. 제 2 모드에서, 전압 레벨 변환기 회로(300)의 변환기(302)는 바람직하게 디스에이블된다. 따라서 이 제 2 모드는 바이패스 모드라 할 수 있다.
전압 레벨 변환기 회로(300) 동작의 특정 모드는 하나 이상의 제어 신호 예를 들어, 변환기 회로 자체에 의해 생성된 V1 및 V2에 응답하여 바람직하게 선택된다. 따라서 전압 레벨 변환기 회로(300)는 전술한 바와 같이 자기 바이패스 회로라 할 수 있다. 제어 신호(V, V2)는 바람직하게 2 개의 공급 전압(VDDIO와 VDDCORE) 사이의 차이의 함수이다.
일례의 전압 레벨 변환기 회로(300)는 회로의 동작 모드를 선택적으로 제어하는데 사용되는 제어 신호(V1 및 V2)를 생성하기 위한 전압 검출 회로(304)를 포함한다. 전압 검출 회로(304)는 바람직하게 제 1 전압 및 제 2 전압(VDDCORE 및 VDDIO)을 각각 비교하여 VDDIO가 소정 량 이하의 VDDCORE 이상인지의 여부를 나타내는 제어 신호(V1 및 V2)를 생성하도록 동작한다. 본 발명의 바람직한 실시예에 있어서, 전압 검출 회로(304)는 VDDIO가 VDDCORE 이상이고 대략 트랜지스터 임계 전압(예를 들어, 약 0.75볼트) 이하인지를 제어 신호(V1, V2)가 나타낼 수 있도록 구성된다. 그러나 본 발명은 제 1 및 제 2 전압원 사이의 특정 전압 차를 검출하는 것뿐만 아니라 두 개의 전압원들 사이만의 전압차를 검출하는 것으로 제한되지 않음을 이해해야 한다. 전압 레벨 변환기 회로(300)는 바람직하게 전술한 바와 같이 변환기(302)를 선택적으로 바이패스시키기 위한 제어 신호(V1, V2)를 이용한다.
기준 회로(306)는 이하 기술하는 바와 같이, 변환기 회로에 바이어스 신호(VREF)를 제공하도록 전압 레벨 변환기 회로(300)에 포함될 수 있다. 바이어스 신호(VREF)는 예를 들어, 도 1에 도시한 전압 레벨 변환기 회로(100)와 유사한 방식으로 변환기 회로의 입력단에 나타나는 전압을 제한하기 위해 전압 레벨 변환기 회로(300)에 포함된 전압 클램프 회로에 사용될 수 있다. 별개의 기능 블록들로서 도시했지만, 하나 이상의 블록들이 하나 이상의 다른 기능 블록들과 변경 없이 합쳐질 수 있는데 이는 당업자에는 자명하다. 예를 들어, 기준 회로(306)는 자기 바이패스 변환기(302)와 합쳐질 수 있다.
도 4는 본 발명의 일 실시예에 따라 형성된 일례의 자기 바이패스 변환기 회로(400)에 대한 개략도로서, 변환기 회로(400)는 저 코어 공급 전압(VDDCORE)을 기준으로 하는 적어도 하나의 입력 신호(예를 들어, 신호(A))를 수신하도록 구성된 입력단(402)을 포함하고, 고 공급 전압(VDDIO)을 기준으로 하고 입력 신호의 논리 상태를 나타내는 출력 신호를 적어도 일시적으로 저장하기 위한 래치 회로(404)를 포함한다. 많은 응용에 있어서, 저 코어 공급 전압(VDDCORE)은 일반적으로 약 1.0 볼트이고, 고 공급 전압은 일반적으로 약 3.3 볼트이다. 그러나 본 발명은 이들 또는 다른 특정 전압 레벨들로 VDDCORE와 VDDIO의 값이 제한되지 않음을 이해해야 할 것이다. 전압 클램프 회로(406)는 입력단(402)과 래치 회로(404) 사이에 동적으로 결합되고, 전압 클램프 회로는 적어도 부분적으로 입력단에 걸리는 전압을 제한하도록 기능한다. 변환기 회로(400)는 또한 상기 래치 회로에 저장된 출력 신호를 버퍼링하고, 실질적으로 레일 대 레일(rail-to-rail)(예를 들어 VSS 대 VDDIO) 논리 레벨들을 갖는 변환기 회로의 버퍼된 출력 신호(예를 들어, 신호(Z))를 생성하기 위해 상기 래치 회로(404)에 결합된 출력단(410)을 포함한다.
입력 신호(A)는 바람직하게, 변환기 회로(400)의 일부이거나 아닐 수 있는 인버터(408)에 공급되는데, 상기 인버터는 표준 인버터로서 구성된 저 전압 PMOS 및 NMOS 트랜지스터(M1PA 및 M1NA)를 각각 포함한다. 인버터(408)는 노드(N0)에서 입력 신호(A)에 대한 논리적 보상인 신호(AN)를 생성한다. 신호(A 및 AN)는 저 코어 공급 전압(VDDCORE)에 대해 기준으로 되는 코어 논리 신호들이다.
입력단(402)은 바람직하게 2개의 입력 신호 즉, 신호(A 및 AN)를 수신하도록 구성되되므로 차동 입력단으로 참조된다. 단일 종단(single-ended) 동작 모드에서 입력단(402)은 입력 신호(A 또는 AN)중 하나만을 수신하도록 동작함을 이해해야 할 것이다. 변환기 회로(400)는 특정 입력단 구성으로 제한되지 않지만, 입력단(402)은 바람직하게 한 쌍의 저 전압 NMOS 장치(MINI 및 MIN2)를 포함한다. 고 전압 장치에 비해 저 임계 전압(예를 들어, 약 0.35 볼트)을 갖는 저 전압 장치들은 추가적 오버드라이브(overdrive)를 갖는 입력단(402)을 제공하여 소정 범위의 프로세스, 전압 및/또는 온도(PVT) 변화에 걸쳐서 변환기 회로(400)의 적합한 동작을 보장한다. 각각의 장치(M1NI 및 M1N2)는 소스, 드레인 및 게이트를 포함하고, M1N1 및 M1N2의 소스 단자는 제 1 전압 VSS를 제공하는 제 1 전압에 접속된다. M1N1의 게이트 단자는 바람직하게 입력 신호(A)를 수신하고, M1N2의 게이트 단자는 입력 신호(AN)를 수신한다. M1N1 및 M1N2의 드레인 단자는 노드(i4 및 i3)에서 전압 클램프 회로(406)에 각각 접속된다. M1N1 및 M1N2의 각각의 크기는 변환기 회로(400)의 실질적으로 모든 예상되는 가장 나쁜 경우 PVT 환경에서 충분한 오버드라이브 성능을 제공하도록 바람직하게 선택된다.
장치(M1N1 및 M1N2)는 저 전압 장치이므로, 전압 클램프 회로(406)는 바람직하게 노드(i3 및i4)의 전압이 저 임계 장치에 대한 최대 지정 전압 제한(예를 들어, 이 실시예에서는 약 1.26 볼트)을 초과하는 것을 방지하기 위한 일차적 수단으로서 작용한다. 위와 같은 방식으로 장치(M1N1 및 M1N2)는 장치를 고장 및/또는 신뢰성 문제를 갖게 하는 전압 오버스트레스(pverstress)로부터 보호된다. 전압 클램프 회로(406)는 한 쌍의 고 전압 NMOS 트랜지스터 장치(M3N1 및 M3N2)를 포함하고, 전술한 바와 같이, 고 전압 장치는 통상적으로 소정의 집적 회로 프로세스를 위한 저 전압 장치(예를 들어, 약 0.75 볼트)에 비해 사실상 높은 임계 전압을 갖는다. 전압 클램프 회로(406)는 M3N1의 소스 단자가 노드(i4)에서 래치 회로(404)에 접속되고, M3N2의 소스 단자가 노드(i3)에서 드레인 단자에 접속되고, 그리고 M3N1 및 M3N2의 드레인 단자가 노드(i1 및 i2)에서 각각 래치 회로(404)에 접속되도록 바람직하게 구성된다. M3N1 및 M3N2의 게이트 단자는 대응의 노드(i4 및 i3)에서 전압을 선택적으로 제어하기 위해 바이어스 신호(VREF)에 바람직하게 접속된다.
변환기 회로(400)의 래치 회로(404)는 그에 제공되는 입력 신호(A 또는 AN)의 논리적 상태를 나타내는 노드(i1)에서의 전압 레벨 변환된 신호(AN')를 저장하도록 동작한다. 래치 회로(404)는 2개의 노드 즉, 노드(i1 및 i2)를 포함하므로, 이 래치 회로를 차동 래치 회로라 할 수 있다. 래치 회로(404)는 바람직하게 교차 결합 배치로 접속된 한 쌍의 고 전압 PMOS 트랜지스터(M3P1 및 M3P2)를 포함한다. 특히, 트랜지스터(M3P1 및 M3P2)의 소스 단자는 VIDDO에 접속되고, M3P1의 드레인 단자는 노드(i1)에서 게이트 단자(M3P2)의 게이트 단자에 접속되고, 그리고 M3P2의 드레인 단자는 노드(i2)에서 M3P1의 게이트 단자에 접속된다. 본 분야의 당업자라면 알 수 있는 바와 같이, 다른 래치 회로 배치도 본 발명에 의해 유사하게 구성될 수 있음을 이해해야 할 것이다.
출력단(410)은 바람직하게 노드(i1)에 결합된 입력을 가지고, 입력 신호(A 및 AN) 중 적어도 하나에 의거하여 출력 신호(Z)를 생성하도록 노드(i5)에서 출력을 갖는다. 출력단(410)은 표준 인버터로서 구성된 고전압 PMOS 트랜지스터(M3P3) 및 고 전압 NMOS 트랜지스터(M3P3)를 포함하지만, 다른 회로 구성이 본 발명에 의해 유사하게 구성될 수 있다. 특히, 트랜지스터(M3P3)의 소스 단자는 VIDDO에 접속되고, M3N3의 소스 단자는 VSS에 접속되고, 그리고 M3P3 및 M3N3의 드레인 단자는 노드(i5)에서 함께 접속되어 변환기 회로(400)의 출력을 형성한다.
전술한 바와 같이, 변환기 회로(400)는 적어도 2가지 모드중 하나에서 선택적으로 동작할 수 있다. 제 1 모드에서, 변환기 회로(400)는 바람직하게 입력단(402), 래치 회로(404) 및 전압 클램프 회로(406)를 이용하여 VDDCORE를 기준으로 한 입력 신호(A)를 VDDIO를 기준으로 한 출력 신호(Z)로 변환한다. 제 2 모드에서, 변환기 회로(400)는 전압 레벨 변환을 실행하지 않고 변환기 회로의 입력과 출력 사이의 직접적인 신호 경로를 제공하도록 바람직하게 동작한다. 제 1 모드는 예를 들어 VDDIO와 VDDCORE 사이의 차이가 임의의 특정 전압 레벨 이하인 조건에 의해 정의될 수 있다. 유사하게 제 2 모드는 특정 전압 레벨 이상이거나 그 레벨로 되는 VDDIO와 VDDCORE 사이의 차이를 나타낼 수 있다.
입력과 출력 사이의 직접적인 신호 경로를 선택적으로 제공하기 위해, 일례의 변환기 회로(400)는 바이패스 회로(412)를 포함한다. 바이패스 회로(412)는 바람직하게 입력 신호(A) 또는 다르게는 신호(AN) 그리고 노드(i1)에서 래치 회로(404)에 의해 저장된 전압 레벨 변환된 신호(AN')를 수신하도록 동작한다. 바이패스 회로(412)는 또한 전압 레벨 변환된 신호(AN'), 또는 바이패스 회로에 의해 제공된 하나 이상의 제어 신호들에 응답하여 전압 레벨 변환되지 않은 입력 신호(A)(또는 그 논리적 보상)를 선택적으로 출력하도록 동작한다. 따라서 바이패스 회로(412)는 기본적으로, 그 출력으로서 변환기 회로(400)의 동작 모드에 따라 바이패스 회로에 복수의 입력들 중 하나를 선택하기 위해 멀티플렉서로서 기능한다. 노드(i1)는 기본적으로 결선(wired)-OR 노드이고, 노드(i1)에서의 전압은 변환기 회로(400)의 동작 모드에 따라 래치 회로(404)(예를 들어, 제 1 모드에서) 또는 바이패스 회로(412)(예를 들어, 제 2 모드에서)에 의해 결정된다.
본 발명의 바람직한 실시예에 있어서, 바이패스 회로(412)는 인버터 구성에 있어서 함께 접속된 제 1 고전압 PMOS 장치(M3PBYP2) 및 제 1 고전압 NMOS 장치(M3NBYN2)를 포함하는 게이트형 인버터(gated inverter)를 포함한다. 특히, M3PBYP2 및 M3NBYN2의 게이트 단자는 입력 신호를 수신하기 위한 상기 게이트형 인버터의 입력을 형성하도록 함께 접속되고, M3PBYP2 및 M3NBYN2의 드레인 단자는 노드(i1)에 접속된 게이트형 인버터의 출력을 형성하도록 함께 접속된다. M3NBYN2의 소스 단자는 제 2 고전압 NMOS 장치(M3NBYN1)의 드레인 단자에 접속되고, M3NBYN1의 소스 단자는 VSS에 접속되고, M3NBYN1의 게이트 단자는 제 1 제어 신호(V1)를 수신한다. 유사하게 M3PBY2의 소스 단자는 제 2 고전압 PMOS 장치(M3PBYP1)의 드레인 단자에 접속되고, M3PBYP1의 소스 단자는 VDDIO에 접속되고, M3PBYP1의 게이트 단자는 제 1 제어 신호(V2)를 수신한다. 바람직하게 제어 신호(V1 및 V2)는 서로 논리적 보상 신호이므로 이에 의해 장치(M3PBYP1 및 M3NBYN1)가 소정 시간에 함께 온되거나 함께 오프된다. 장치(M3PBYP2 및 M3NBYN1)는 기본적으로, 장치(M3PBYP2 및 M3NBYN2)를 포함하는 코어 인버터에 선택적으로 전원을 넣기 위한 스위치로서 기능한다.
일례로서만 변환기 회로(400)의 기본적 동작을 이하 설명한다. 제 1 모드에서, VDDIO는 사실상 VDDCORE 이상(예를 들어, 약 0.75 볼트 또는 그 이상)이므로, 전압 레벨 변환이 필요한 것으로 가정한다. 유사하게 제 2 모드에서, VDDIO의 크기는 전압 레벨에 있어서 VDDCORE의 크기와 유사하므로(예를 들어, 약 0.75 볼트이하), 전압 레벨 변환은 필요치 않은 것으로 가정한다. 제 1 모드에서, 제어 신호(V1)는 바람직하게 로우 논리이고, 제어 신호(V2)는 하이 논리이므로 바이패스 회로(412)에 있어서 게이트형 인버터를 턴오프시킨다. 도 3에 도시한 기준 회로(306)는 바람직하게 제어 신호(V1, V2)중 적어도 하나(예를 들어, V1)를 수신하고 제 1 모드에서(예를 들어, V1이 로우 논리일 때) 바이어스 신호(VREF)를 생성하도록 동작한다. 제 2 모드에서, 제어 신호(V1)는 바람직하게 하이 논리이고, 제어 신호(V2)는 로우 논리이므로, 바이패스 회로(412)에서 게이트형 인버터를 턴온시킨다. 도 3의 기준 회로(306)는 바람직하게 바이어스 신호(VREF)를 제 2 모드에서 제로로 유도하도록 구성되므로, 변환기 회로(400)에서 전압 클램프 회로(406) 및 입력단(402)을 효과적으로 턴오프시키고 노드(i1)를 부동(float)시킨다.
제 1 모드에서 입력 신호(A)가 하이 논리일 때, 트랜지스터(M1N1)가 턴온되어 노드(i4 및 i1)를 로우로 이끈다. 로우 논리의 노드(i1)에 의해 출력 신호(Z)가 하이가 된다. 로우 논리의 노드(i1)는 또한 트랜지스터(M3P2)를 턴온시켜서 노드(i2)가 하이로 되어 트랜지스터(M3P1)를 턴오프시킨다. 신호(A)의 보상 신호인 신호(AN)는 로우 논리가 되어 트랜지스터(M1N2)를 턴오프시킨다. 턴오프되는 트랜지스터(M1N2)에 의해, 노드(i2)가 M3P2에 의해 하이가 된다. 유사하게 신호(A)가 로우 논리인 경우, 트랜지스터(M1N1)는 턴오프된다. 신호(A)의 보상 신호인 신호(AN)는 하이가 되어 트랜지스터(M1N2)를 턴오프시켜서 노드(i3 및 i2)를 로우로 이끈다. 노드(i2)가 VDDIO 이하의 대략 임계 전압으로 떨어지면, 트랜지스터(M3P1)가 턴온되어 노드(i1)를 하이로 이끌어서 트랜지스터(M3P2)를 턴오프시킨다. 하이 논리의 노드(i1)에 의해 출력 신호(Z)가 로우 논리로 된다. 로우 논리로 되는 제어 신호(V1) 및 하이 논리로 되는 제어 신호(V2)에 의해 트랜지스터(M3PBYP1 및 M3NBYN1)가 턴오프되어 바이패스 회로(412)를 디스에이블시킨다. 제 1 모드에서 바이패스 회로(412)의 게이트형 인버터가 턴오프되므로, 트랜지스터(M3PBY2 및 M3NBYN2)의 드레인 단자의 접합부가 필연적으로 부동되게 되어 노드(i1)는 래치 회로(104)에 의해 제어되게 된다.
제 2 모드에서 바이어스 신호(VREF)는 제로이므로, 전압 클램프 회로(406) 및 입력단(402)을 턴오프시켜서 노드(i1)에서 래치 회로(404)의 출력이 부동되게 된다. 그러나 하이 논리로 되는 제어 신호(V1) 및 로우 논리로 되는 제어 신호(V2)에 의해 바이패스 회로(412)가 인에이블되어 노드(i1)에서의 전압이 입력 신호(A)에 대해 논리적으로 보상된다. 노드(i1)에서의 전압은 출력단(410)에 의해 실질적으로 반전되어 입력(A)과 같은 극성을 따르게 되는 출력 신호(Z)를 생성한다. 바이패스 회로(412)를 통한 신호 경로는 입력단(402), 전압 클램프 회로(406) 및 래치 회로(404)를 통하는 신호 경로에 비해 크게 작은 스큐를 갖게 된다.
도 5는 본 발명의 예시의 실시예에 따라 형성된 일례의 전압 검출기(500)에 대한 개략도로서, 전압 검출기(500)는 도 3에 도시한 전압 레벨 변환기 회로(300)에 사용하는데 적합하지만, 다른 전압 검출 회로가 유사하게 구성될 수 있다. 예시의 전압 검출기(500)는 VDDIO와 VDDCORE 사이의 차이를 측정하고, 또한 전압 레벨 변환기 회로(300)(도 3)의 동작 모드를 선택하는데 사용되는 하나 이상의 제어 신호(V1, V2)를 생성하도록 동작한다.
전압 검출기(500)는 바람직하게 고전압 PMOS 트랜지스터 장치(MPD)를 포함하고, 이 장치는 VDDIO에 접속하는 소스 단자, VDDCORE에 접속하는 게이트 단자, 그리고 노드(i1)에서 실질적으로 고 저항(예를 들어, 10,000 옴 이상)을 갖는 저항(R)의 일단에 접속된 드레인 단자를 포함한다. 트랜지스터(MPD)를 흐르는 전류(I1)의 량은 MPD의 사이즈(예를 들어, 채널 폭 대 길이(wide-to-length,W/L) 비) 및 저항(R1)의 저항값에 의해 적어도 부분적으로 제어될 수 있다. 저항(R1)의 제 2 단부는 VSS 또는 다른 전압원에 접속될 수 있다. 일례의 전압 검출기(500)는 또한 서로 직렬 접속된 한 쌍의 표준 인버터(502 및 504)를 추가로 포함한다. 특히, 인버터(502)의 입력은 노드(N1)에 접속되고, 인버터(502)의 출력은 노드(N2)에서 인버터(504)의 입력에 접속된다. 인버터(502)의 출력은 제어 신호(V1)를 생성하고, 인버터(504)의 출력은 제어 신호(V2)를 생성한다.
VDDIO가 VDDCORE 이상이고 대략 임계 전압(예를 들어, 약 0.75 볼트) 이하와 같이 VDDCORE와 유사할 때, 트랜지스터(MPD)는 턴오프되고 따라서 전류(I1)는 제로로 된다. 노드(N1)는 저항(R1)에 의해 VSS로 유도된다. 로우 논리의 노드(N1) 에 의해 제어 신호(V1)는 하이로 되고, V1과 보상관계에 있는 제어 신호(V2)는 로우로 된다. 전술한 바와 같이, 이는 전압 레벨 변환기 회로(300)(도 3)의 제 2 동작 모드(바이패스 모드)로서 정의될 수 있다. 유사하게 VDDIO가 실질적으로 VDDCORE 이상이고 대략 임계 전압 이상인 경우, 트랜지스터(MPD)는 턴온되어 노드(N1)를 하이로 유도한다. 하이 논리의 노드(N1)에 의해 제어 신호(V1)가 로우로 되고, 제어 신호(V2)가 하이로 된다. 전술한 바와 같이, 이는 제 1 모드(정상 모드) 동작으로 정의될 수 있다. 하나의 전압 검출기(500)는 단일 집적 회로 장치에 이용될 수 있는 복수의 전압 레벨 변환기 회로를 위한 제어 신호(V1, V2)를 생성하는데 사용됨을 이해해야 할 것이다.
도 6은 본 발명의 예시의 실시예에 따라 형성된 일례의 기준 회로(600)에 대한 개략도로서, 기준 회로(600)는 도 3에 도시한 전압 레벨 변환기 회로(300)에 이용된 기준 회로(306)의 하나의 구현을 나타낸다. 그러나 본 발명은 도시한 기준 회로 배치로 제한되지 않는다. 기준 회로(600)는 도 4에 도시한 예시의 변환기 회로(400)의 노드(i3 및 i4)에서 나타나는 전압을 클램프하는데 사용되는 바이어스 신호(VREF)를 제공하도록 동작한다. 예시의 기준 회로(600)는 도 2에 도시한 기준 회로(200)와 유사하게 적층 구성으로 배치된 3 개의 다이오드 접속 고전압 NMOS 트랜지스터 장치 즉, M3NR1, M3NR2 및 M3NR3를 포함하는 단일 분압기 회로로서 구현될 수 있다. 특히, M3NR1의 게이트 및 드레인 단자는 노드(N1)에서 M3NR2의 소스 단자에 접속되고, M3NR1의 소스 단자는 VSS에 접속되고, M3NR2의 게이트 및 드레인 단자는 노드(N2)에서 M3NR3의 소스 단자에 접속되고, 그리고 M3NR3의 게이트 및 드레인 단자는 노드(N3)에서 함께 접속된다. 바이어스 신호(VREF)에 유도되는 노이즈를 저감하도록 캐패시터(CR)는 바람직하게 노드(N2)와 예를 들어 VSS 등의 교류(AC) 접지 사이에 포함될 수 있다. 캐패시터(CR)의 값은 바람직하게, 감쇠될 소정 주파수 성분의 함수로서 선택된다.
노드(N3)는 고전압 PMOS 트랜지스터 장치(M3PSW) 또는 다른 스위칭 장치로서 바람직하게 구현되는 제 1 스위치(602)를 통해 VDDIO에 접속된다. 장치(M3PSW)는 노드(N3)에 접속된 드레인 단자, VDDIO에 접속하는 소스 단자 및 도 3에 도시한 전압 검출기(304)에 의해 생성된 제 1 제어 신호(V1)에 접속하는 게이트 단자를 포함한다. 트랜지스터(M3PSW)는 바람직하게 긴 채널 장치이므로 동작중의 기준 회로(600)의 DC 전력 소비를 제한할 수 있다. 제어 신호(V1)에 의해 트랜지스터(M3PSW)를 게이팅(gating)함으로써, 적어도 기준 회로(600)의 한 부분(예를 들어, 분압기 스택)은 예를 들어 제 2 동작 모드 중과 같이 선택적으로 턴오프되어서 전압 레벨 변환이 필요시 되지 않을 때, 전압 레벨 변환기 회로에서의 전체 전력 소비를 감소시킬 수 있다.
M3PSW가 턴오프될 때, 분압기 스택에서 흐르는 전류(Iref)는 실질적으로 제로로 된다. 따라서 노드(N2)는 부동되어 노드(N2)에서 생성된 바이어스 신호(VREF)는 확인될 수 없다. M3PSW가 턴오프될 때의 바이어스 신호(VREF)를 정의하기 위해서 고전압 NMOS 장치(M3NPD) 또는 다른 스위칭 장치로서 구현되는 제 2 스위치(604)는 노드(N2)와 기준 전원, 바람직하게 VSS사이에 접속될 수 있다. 특히 M3NPD의 드레인 단자는 노드(N2)에 접속되고, M3NPD의 소스 단자는 VSS에 접속되고, 그리고 M3NPD의 게이트 단자는 제어 신호(V1)를 수신한다. 본 분야의 당업자가 알 수 있는 바와 같이, 바이어스 신호(VREF)를 특정 값으로 설정하는데 다른 회로가 사용될 수 있다. 예를 들어, PMOS 장치(도시 않음)는 노드(N2)와 VSS 사이에 접속될 수 있으며, PMOS 장치는 제 2 제어 신호(V2)에 의해 게이트된다. 제 2 스위치(604)는 바람직하게 제 1 스위치(602)가 인에이블될 때 디스에이블되고, 그 역도 성립한다.
본 분야의 당업자에게 자명한 바와 같이, 여기에 기술된 본 발명의 자기 바이패스 전압 레벨 변환 기술들은 다른 전압 레벨들간을 변환하도록 다른 회로 구성들로 사용될 수 있음을 이해해야 할 것이다. 예를 들어, 도 4에 도시된 변환기 회로(400)의 변환기 장치들의 극성들과 반대 극성을 갖는 트랜지스터 장치들을 포함하는 변환기 회로(도시 않음)가 이용될 수 있으며, 이는 본 분야의 당업자라면 이해할 수 있을 것이다.
본 발명의 전압 레벨 변환기 회로의 적어도 한 부분은 집적회로에서 구현될 수 있다. 집적 회로를 형성함에 있어서, 반도체 웨이퍼의 표면상에 복수의 동일 다이가 일반적으로 반복적인 패턴으로 제조된다. 각각의 다이는 여기서 기술한 장치를 포함하고, 다른 구조 및/또는 회로들을 포함할 수 있다. 각각의 다이는 웨이퍼로부터 절단 즉 다이싱되어 집적 회로로서 패키징된다. 본 분야의 당업자는 웨이퍼를 다이싱하고, 다이를 패키징하여 집적 회로들을 생산하는 방법을 알 수 있을 것이다. 위와 같이 제조된 집적 회로들은 본 발명의 일부라 할 것이다.
지금까지 본 발명을 일 실시예를 참조로 기술하였지만 본 발명은 이에 제한되지 않으며, 이하의 부속 청구범위의 사상 및 영역을 일탈치 않는 범위 내에서 당업자에 의해 여러 가지로 수정 및 변형 실시될 수 있다.

Claims (10)

  1. 제어 신호에 응답하여 적어도 2가지 모드 중 한 모드에서 선택적으로 동작할 수 있는 전압 레벨 변환기 회로에 있어서,
    제 1 모드에서, 상기 전압 레벨 변환기 회로는 제 1 전압을 제공하는 제 1 전압원을 기준으로 하는 입력 신호를 제 2 전압을 제공하는 제 2 전압원을 기준으로 하는 출력 신호로 변환하도록 동작하고, 그리고 제 2 모드에서 상기 전압 레벨 변환기 회로는 상기 입력 신호를 변환하지 않고 상기 전압 레벨 변환기 회로의 입력단으로부터 출력단으로의 신호 경로를 제공하도록 동작하고, 상기 제어 신호는 제 1 전압과 제 2 전압 사이의 차이를 나타내는
    전압 레벨 변환기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압과 상기 제 2 전압 사이의 차이를 측정하여 상기 제어 신호를 생성하도록 동작하는 전압 검출기를 더 포함하는
    전압 레벨 변환기 회로.
  3. 제 1 항에 있어서,
    상기 제어 신호는,
    (ⅰ) 상기 제 1 전압과 상기 제 2 전압 사이의 차이가 지정량 미만인지의 여부, 그리고
    (ⅱ) 상기 제 1 전압과 상기 제 2 전압 사이의 차이가 지정량과 같은지 여부중 적어도 하나를 나타내는
    전압 레벨 변환기 회로.
  4. 제 1 항에 있어서,
    상기 제어 신호에 응답하여 적어도 상기 제 1 모드 및 상기 제 2 모드중 하나에서 선택적으로 동작가능한 기준 회로를 더 포함하며, 상기 제 1 모드에서 상기 기준 회로는 상기 전압 레벨 변환기 회로에 바이어스 신호를 제공하도록 동작하고, 그리고 상기 제 2 모드에서 상기 기준 회로는 상기 전압 레벨 변환기 회로의 적어도 일부를 턴오프시키도록 동작하는
    전압 레벨 변환기 회로.
  5. 제 4 항에 있어서,
    상기 기준 회로는,
    상기 제 2 전압원과 제 3 전압을 제공하는 제 3 전압원 사이에 접속된 분압기(voltage divider) 회로 - 상기 제 3 전압은 상기 제 2 전압 미만이고, 상기 분압기 회로는 상기 기준 회로의 출력단에서 상기 바이어스 신호를 생성하도록 구성되고, 상기 바이어스 신호는 적어도 상기 제 2 전압의 함수임 - 와,
    상기 분압기 회로와 제 2 전압원 사이에 접속된 제 1 스위치 - 상기 제 1 스위치는 상기 제어 신호에 응답하여 상기 제 1 모드 및 상기 제 2 모드 중 적어도 하나에서 선택적으로 동작가능하고, 상기 제 1 모드에서 상기 제 1 스위치는 상기 분압기 회로를 상기 제 2 전압원에 전기적으로 접속하도록 동작하고, 그리고 제 2 모드에서 상기 제 1 스위치는 상기 제 2 전압원으로부터 상기 분압기 회로를 분리하도록 동작함 - 와,
    상기 제어 신호에 응답하여 상기 제 1 모드 및 제 2 모드 중 적어도 하나에서 선택적으로 동작가능한 제 2 스위치 - 상기 제 1 모드에서 상기 제 2 스위치가 턴오프되고, 그리고 상기 제 2 모드에서 상기 제 2 스위치는 상기 기준 회로의 출력단과 상기 제 3 전압원 사이에 전기적 접속을 제공하도록 동작함 - 를 포함하는
    전압 레벨 변환기 회로.
  6. 제 1 항에 있어서,
    상기 전압 레벨 변환기 회로는,
    상기 입력 신호를 수신하는 입력단으로서, 제 1 임계 전압을 갖는 적어도 하나의 트랜지스터 장치를 포함하는 입력단과,
    상기 입력 신호의 논리 상태를 나타내는 신호를 저장하도록 동작하는 래치 회로 - 상기 래치 회로는 제 2 임계 전압을 갖는 적어도 하나의 트랜지스터 장치를 포함하고, 상기 제 2 임계 전압은 상기 제 1 임계 전압보다 높음 - 와,
    상기 입력단과 상기 래치 회로 사이에 접속된 전압 클램프 - 상기 전압 클램프는 상기 전압 클램프에 제공된 바이어스 신호에 적어도 부분적으로 기반하여 상기 입력단에 걸리는 전압을 제한하도록 구성되고, 상기 제 2 모드에서 상기 전압 클램프는 상기 전압 레벨 변환기 회로의 적어도 일부를 턴오프시키도록 동작함 - 와,
    상기 제어 신호에 응답하여 상기 제 1 모드 및 상기 제 2 모드 중 적어도 하나에서 선택적으로 동작가능한 바이패스(bypass) 회로 - 상기 제 1 모드에서 상기 바이패스 회로의 적어도 일부는 턴오프되고, 그리고 상기 바이패스 회로에 의해 생성된 출력 신호는 상기 래치 회로에 저장된 신호와 실질적으로 동일하고, 그리고 상기 제 2 모드에서 상기 바이패스 회로는 상기 입력 신호를 수신하고, 변환을 하지않고 출력 신호를 생성하도록 동작함 - 를 포함하는
    전압 레벨 변환기 회로.
  7. 제 6 항에 있어서,
    상기 바이패스 회로는 적어도 제 1 입력단 및 제 2 입력단 그리고 출력단을 갖는 멀티플렉서 - 상기 제 1 입력단은 상기 래치 회로에 저장된 신호를 수신하고, 제 2 입력단은 상기 입력 신호를 수신하고, 상기 멀티플렉서는 상기 제어 신호에 응답하여 상기 제 1 입력단 및 상기 제 2 입력단 중 하나를 선택하여 그 선택된 입력단의 신호를 상기 멀티플렉서의 출력단으로 전달함 - 를 포함하는
    전압 레벨 변환기 회로.
  8. 제 1 항에 있어서,
    상기 제어 신호는, (ⅰ) 상기 제 1 전압과 상기 제 2 전압 사이의 차이가 트랜지스터 임계 전압 미만 인지의 여부, 및 (ⅱ) 상기 제 1 전압과 상기 제 2 전압사이의 차이가 트랜지스터 임계 전압과 같은지 여부 중 적어도 하나를 나타내는
    전압 레벨 변환기 회로.
  9. 제 2 항에 있어서,
    상기 전압 검출기는,
    상기 제 2 전압원에 접속되는 제 1 소스/드레인 단자 및 상기 제 1 전압원에 접속되는 게이트 단자를 포함하는 트랜지스터 장치와,
    제 1 단부에서 제 3 전압을 제공하는 제 3 전압원에 접속되는 부하 장치 - 상기 제 3 전압은 상기 제 1 전압 미만이고, 그리고 상기 부하 장치의 제 2 단부는 트랜지스터 장치의 제 2 소스/드레인 단자에 접속됨 - 와,
    상기 트랜지스터 장치의 제 2 소스/드레인 단자에 접속된 입력단, 및 상기 제어 신호를 생성하는 출력단을 포함하는 적어도 제 1 인버터를 포함하는
    전압 레벨 변환기 회로.
  10. 집적 회로로서,
    적어도 하나의 전압 레벨 변환기 회로를 포함하고, 상기 적어도 하나의 전압 레벨 변환기 회로는 제어 신호에 응답하여 적어도 2가지 모드 중 한 모드에서 선택적으로 동작할 수 있으며, 상기 제 1 모드에서, 상기 전압 레벨 변환기 회로는 제 1 전압을 제공하는 제 1 전압원을 기준으로 하는 입력 신호를 제 2 전압을 제공하는 제 2 전압원을 기준으로 하는 출력 신호로 변환하도록 동작하고, 그리고 제 2 모드에서 상기 전압 레벨 변환기 회로는 상기 입력 신호를 변환하지 않고 상기 전압 레벨 변환기 회로의 입력단으로부터 출력단으로의 신호 경로를 제공하도록 동작하고, 상기 제어 신호는 제 1 전압과 제 2 전압 사이의 차이를 나타내는
    집적 회로.
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