JP5273908B2 - 自己バイパス型電圧レベル変換回路 - Google Patents

Description

本発明は一般に電子回路に関し、より詳細には、電圧レベル変換回路に関する。

無線ハンドセット、ノート型コンピュータおよび携帯情報端末（ＰＤＡ）を含むある種の携帯機器は、２つ以上の異なる電圧レベルで動作する回路をしばしば使用する。例えば、そのような携帯機器で利用される回路は、回路の一部が例えば入出力（ＩＯ）バッファのように、ＩＯ電圧源によって供給され得る高い電圧レベル（例えば約３．３ボルト）で動作するように構成されることがある。一方、回路の別の一部は、例えばコア論理のように、コア電圧源によって供給され得るかなり低い電圧レベル（例えば約１．０ボルト）で動作する。この電圧レベルに差があるため、複数の電圧レベルを整合させるために、電圧レベル変換回路の使用がしばしば必要となる。

ある回路（例えばＩＯバッファ）が、広範囲のＩＯ電圧源のレベルにわたって動作することを求められる、多くの用途がある。ＩＯ電圧源のレベルは具体的な用途によって決まることがある。性能（例えば速度、電力消費、信頼性等）の見地からすれば、指定の予期されたＩＯ電圧源のレベルで動作するように個別に最適化されている回路を多数製造するのは、一般に好ましいことである。しかしながら、この方法は回路の設計および製造の両方のコストを著しく増加させるので望ましくない。したがって、そのような回路は一般に性能を犠牲にして広範囲のＩＯ電圧源のレベルに対応するように設計される。ＩＯ電圧源のレベルがコア電圧源のレベルと同程度になると、標準的な電圧レベル変換回路は、しばしば望ましくないほどの量のスキューを発生し、かなり動作が遅くなることがよく知られている。このように、従来の電圧レベル変換回路では、回路の性能とコストの間にトレード・オフが存在する。

したがって、複数の電圧レベルを整合させるための、従来の電圧レベル変換回路に見られる１つまたは複数の問題がない、改善された電圧レベル変換回路が必要とされている。

本発明は、例示の実施形態において、例えば回路の低電圧のコア電圧源を基準とする入力信号と回路の高電圧の電圧源を基準とする出力信号の間のように、複数の電圧レベルを整合させることができる電圧変換回路を提供することにより、上記の必要性を満たす。高電圧の電圧源と低電圧のコア電圧源の間の電圧差に少なくとも部分的に基づいて、この電圧変換回路は、有利には、入力信号を変換するか、または電圧レベル変換をせずに入力端から出力端への直通経路を提供するか、どちらかを行うように構成される。

本発明の一実施形態によれば、電圧レベル変換回路は、制御信号に応答して、少なくとも２つのモードのうちの１つで選択的に動作可能である。第１のモードでは、電圧レベル変換回路は第１の電圧を供給する第１の電源を基準とする入力信号を、第２の電圧を供給する第２の電源を基準とする出力信号へと変換するように動作する。第２のモードでは、電圧レベル変換回路は入力信号を変換せずに電圧変換回路の入力端から出力端への信号経路を提供するように動作する。制御信号は、第１の電圧と第２の電圧の差を示す。電圧レベル変換回路は、第１の電圧と第２の電圧の差を測定し制御信号を生成するように動作する電圧検出器を含むことができる。

本発明の別の実施形態によれば、上記の電圧レベル変換回路の少なくとも１つは集積回路に含まれる。
本発明のこれらおよび他の特徴ならびに利点は、例示の実施形態についての以下の詳細な説明を、添付図面と併せ読むことにより明らかになるであろう。

ここで、本発明を具体的な電圧レベル変換回路と関連づけて説明する。しかしながら、本発明はこれらまたは他の特定の回路構成のみには限定されないことを理解されたい。そうではなくて、本発明は、特に、回路の出力信号の基準となる高電圧源の電圧値が回路の入力信号の基準となるコア電圧源の低電圧にかなり接近している場合に、供給電圧レベルの所望の範囲にわたって、回路性能のいかなる重大な低下もなく、回路中の複数の電圧レベル間を整合させるための技術により広く適用可能である。ここでは、本発明の実施形態を、特に相補型金属酸化膜半導体（ＣＭＯＳ）製造プロセスを使用して形成できるＰ型金属酸化膜半導体（ＰＭＯＳ）およびＮ型金属酸化膜半導体（ＮＭＯＳ）のトランジスタ・デバイスに関して説明するが、本発明がそのようなトランジスタ・デバイス、および／またはそのような製造プロセスに限定されず、当業者には明らかなように、例えばバイポーラ接合トランジスタ（ＢＪＴ）等など他の適切なデバイス、および／または製造プロセス（例えばバイポーラ、ＢｉＣＭＯＳ等）も同様に使用できることを理解されたい。

図１に、本発明の技術を実施することができる電圧レベル変換回路１００を示す。電圧レベル変換回路１００は、例えばＶＤＤＣＯＲＥなどの低いコア供給電圧を基準とする入力信号（例えば信号ＡおよびＡＮ）を、例えばＶＤＤＩＯなどの高い供給電圧を基準とする出力信号Ｚに変換するために使用することができる。多くの用途では、低いコア供給電圧ＶＤＤＣＯＲＥは一般に約１．０ボルトであり、高い供給電圧ＶＤＤＩＯは一般に約３．３ボルトである。しかしながら、本発明は、ＶＤＤＣＯＲＥおよびＶＤＤＩＯとしてはこれらの電圧レベルまたは他のいかなる特定の電圧レベルにも限定されないことを理解されたい。さらに、本発明の技術は、高い供給電圧ＶＤＤＩＯを基準とする入力信号を、低いコア供給電圧ＶＤＤＣＯＲＥを基準とする出力信号に変換するために同様に使用できることを、当業者は理解するはずである。

従来の混合信号集積回路プロセスは一般に「高電圧」および「低電圧」のトランジスタ・デバイスを提供する。高電圧デバイスは、一般に約０．７５ボルトの公称しきい電圧を有し、高い供給電圧ＶＤＤＩＯ（例えば約３．３ボルト）で動作するように意図されている。低電圧デバイスは、高電圧デバイスよりかなり低い、例えば約０．３５ボルトなどの公称しきい電圧を有し、低いコア供給電圧ＶＤＤＣＯＲＥ（例えば約１．０ボルト）で動作するように意図されている。

入力信号ＡＮは、信号Ａが論理レベル・ハイのとき信号ＡＮが論理レベル・ロウとなり、その逆の場合も同様であるような、入力信号Ａの論理的反転である。信号ＡおよびＡＮは、例えば従来の方式で接続されている低電圧ＰＭＯＳトランジスタＭ１ＰＡおよび低電圧ＮＭＯＳトランジスタ・デバイスＭ１ＮＡを含むインバータ１０２によって生成することができる。インバータ１０２は、低電圧コア電源ＶＤＤＣＯＲＥおよびその負電源ＶＳＳによって給電される。電圧レベル変換回路１００は、高い供給電圧ＶＤＤＩＯおよびその負電源ＶＳＳによって給電される。本明細書で使用される用語「負電源」は、ＶＤＤＩＯまたはＶＤＤＣＯＲＥに対する電源の電圧値を相対的に言うためのものであり、本発明はゼロ・ボルト未満の電圧の使用を企図するが、この用語は必ずしもゼロ・ボルト未満の電圧を意味するものではない。

電圧レベル変換回路１００は、１対の高電圧ＰＭＯＳトランジスタ・デバイスＭ３Ｐ１およびＭ３Ｐ２を備え、それぞれのデバイスは、ＶＤＤＩＯに接続されたソース端子（Ｓ）を有し、一方のトランジスタのゲート端子（Ｇ）が他方のトランジスタのドレーン端子（Ｄ）に接続される交差結合構成になっている。具体的には、Ｍ３Ｐ１のゲート端子はノードｉ２でＭ３Ｐ２のドレーン端子に接続され、Ｍ３Ｐ２のゲート端子はノードｉ１でＭ３Ｐ１のドレーン端子に接続される。トランジスタＭ３Ｐ１およびＭ３Ｐ２は、好ましくは、電圧レベル変換回路１００の論理状態をラッチさせるように動作する。金属酸化膜半導体（ＭＯＳ）デバイスは本質的に対称であり、したがって双方向性であるので、ＭＯＳデバイスにおけるソースとドレーンの名称の割当てが基本的に任意であることを理解されたい。したがって、ソース領域およびドレーン領域は、ここで一般にそれぞれ第１および第２のソース／ドレーン領域と呼んでもよく、本文中の「ソース／ドレーン」はソース領域またはドレーン領域を意味する。

電圧レベル変換回路１００はさらに、１対の低電圧ＮＭＯＳトランジスタ・デバイスＭ１Ｎ１およびＭ１Ｎ２を備え、それぞれのデバイスはそれぞれ入力信号ＡおよびＡＮを受け取るためのゲート端子を有する。Ｍ１Ｎ１およびＭ１Ｎ２のソース端子はＶＳＳに接続されることが好ましく、Ｍ１Ｎ１およびＭ１Ｎ２のドレーン端子は、電圧クランプ回路１０４を介してそれぞれトランジスタＭ３Ｐ１およびＭ３Ｐ２のドレーン端子に接続される。電圧クランプ回路１０４は、１対の高電圧ＮＭＯＳトランジスタＭ３Ｎ１およびＭ３Ｎ２を備えることが好ましい。具体的には、Ｍ１Ｎ１およびＭ１Ｎ２のドレーン端子は、それぞれノードｉ４およびｉ３でＭ３Ｎ１およびＭ３Ｎ２のソース端子に接続される。Ｍ３Ｎ１およびＭ３Ｎ２のドレーン端子は、それぞれノードｉ１およびｉ２でＭ３Ｐ１およびＭ３Ｐ２のドレーン端子に接続され、Ｍ３Ｎ１およびＭ３Ｎ２のゲート端子は、ノードｉ３およびｉ４におけるドレーン電圧を所望の電圧レベルにクランプするためのバイアス電圧ＶＲＥＦを供給する基準電源に接続される。Ｍ１Ｎ１およびＭ１Ｎ２は低電圧デバイスであり、高い供給電圧ＶＤＤＩＯに一般に耐えることができないため、電圧クランプ回路１０４は、過電圧ストレスによる損傷からＭ１Ｎ１およびＭ１Ｎ２を保護する電圧レベルをノードｉ１およびｉ２に供給する。標準的なインバータとして相互に接続されている高電圧ＰＭＯＳトランジスタＭ３Ｐ３および高電圧ＮＭＯＳトランジスタＭ３Ｎ３を備える出力段１０６が、好ましくはノードｉ１に接続され、電圧レベル変換回路１００の出力信号Ｚを生成する。

図２に、図１に示す電圧レベル変換回路１００で使用するのに適した例示的基準回路２００を示す。基準回路２００は、電圧レベル変換回路１００のノードｉ３およびｉ４に発生する電圧をクランプするために使用されるバイアス電圧ＶＲＥＦを供給するように動作する。図２から明らかなように、例示的基準回路２００は、スタック構成に配列された３つのダイオード接続高電圧ＮＭＯＳトランジスタ・デバイス、すなわちＭ３ＮＲ１、Ｍ３ＮＲ２、Ｍ３ＮＲ３を含む簡単な分圧器回路として実施することができる。具体的には、Ｍ３ＮＲ１のゲート端子およびドレーン端子はノードＮ１でＭ３ＮＲ２のソース端子に接続され、Ｍ３ＮＲ１のソース端子はＶＳＳに接続され、Ｍ３ＮＲ２のゲート端子およびドレーン端子はノードＮ２でＭ３ＮＲ３のソース端子に接続され、Ｍ３ＮＲ３のゲート端子およびドレーン端子はノードＮ３で互いに接続されている。ノードＮ３は、ドレーン端子がノードＮ３に接続され、ソース端子がＶＤＤＩＯに接続され、ゲート端子がＶＳＳに接続された高電圧ＰＭＯＳトランジスタ・デバイスＭ３ＰＳＷとして実施された抵抗を介してＶＤＤＩＯに接続されている。トランジスタＭ３ＰＳＷは、基準回路２００中の直流（ＤＣ）電力消費を制限するために、チャネルの長いデバイスであることが好ましい。基準電圧ＶＲＥＦがノードＮ２に生成される。ノードＮ２でバイアス電圧ＶＲＥＦ中に導入されかねないノイズを低減するために、コンデンサＣＲをノードＮ２とＶＳＳの間に含んでもよい。コンデンサＣＲの値は、減衰させたい周波数成分に応じて選定することが好ましい。

前述のように、図１の電圧レベル変換回路１００の欠点の１つは、高い供給電圧ＶＤＤＩＯと低いコア電圧ＶＤＤＣＯＲＥの差がかなり小さく（例えば約０．７ボルト未満）なると、この回路はＶＤＤＩＯとＶＤＤＣＯＲＥの差がかなり大きい（例えば約１ボルトより大きい）場合に比べて、しばしば望ましくないほどの量のスキューを発生し、かなり動作が遅くなることである。標準的な電圧レベル変換器の場合、電圧クランプ回路（例えば１０４）および対応する基準回路（例えば２００）なしでは、ＶＤＤＩＯがおよそトランジスタのしきい電圧ＶＤＤＣＯＲＥ内のとき、変換回路の出力はかなり遅くなる。しかし、図１の変換回路の場合は、基本的に機能をまったく停止する。したがって、本発明の一態様によれば、１つまたは複数の制御信号に応答して少なくとも２つのモードのうちの１つで選択的に動作可能な電圧レベル変換回路が提供される。第１のモードではＶＤＤＩＯとＶＤＤＣＯＲＥの差が指定のレベルより大きく、回路は、低いコア電圧ＶＤＤＣＯＲＥを基準とする入力信号を高い電圧ＶＤＤＩＯを基準とする出力信号へと変換するように動作する。第２のモードではＶＤＤＩＯとＶＤＤＣＯＲＥの差が指定のレベル以下であり、電圧レベル変換回路は、有利には、入力信号を変換せずに回路の入力端から出力端への直接信号経路を提供するように動作し、それによって、この電圧レベル変換回路は基本的にバイパスされる。ＶＤＤＩＯがＶＤＤＣＯＲＥと同程度（例えば電圧レベル変換が不要な場合）なとき電圧レベル変換機能をバイパスする機構を提供することによって、電圧レベル変換回路内でスキューが有利に低減し速度も増加する。

図３は、本発明の例示的一実施形態に従って形成された例示的電圧レベル変換回路３００を示すブロック図である。例示的電圧レベル変換回路３００は、少なくとも２つの動作モードのうちの１つで動作する。第１の動作モードでは、電圧レベル変換回路３００中の自己バイパス型変換器３０２は、主として、この例ではＶＤＤＣＯＲＥ（例えばコア電圧レベル）である第１の電圧を供給する第１の電源を基準とする入力信号Ａを、この例ではＶＤＤＩＯ（ＩＯ電圧レベル）である第２の電圧を供給する第２の電源を基準とする出力信号Ｚへと変換するように機能する。ここでＶＤＤＩＯはＶＤＤＣＯＲＥよりかなり大きい。本発明の好ましい実施形態では、ＶＤＤＩＯは約３．３ボルトであり、ＶＤＤＣＯＲＥは約１．０ボルトである。電圧レベル変換回路３００の第２の動作モードでは、電圧レベル変換なしで、回路の入力端と出力端の間に直接信号経路が提供されることが好ましい。第２のモードでは、電圧レベル変換回路３００中の変換器３０２は無効になることが好ましい。したがって、この第２のモードはバイパス・モードとみなすことができる。

電圧レベル変換回路３００のこの特別な動作モードは、変換回路自体によって生成された１つまたは複数の制御信号、例えばＶ１およびＶ２に応答して選択されることが好ましい。したがって、前述のように、電圧レベル変換回路３００は自己バイパス型であるといえる。制御信号Ｖ１、Ｖ２は、２つの供給電圧ＶＤＤＩＯとＶＤＤＣＯＲＥの差の関数であることが好ましい。

例示的電圧レベル変換回路３００は、変換回路の動作モードを選択的に制御するために使用される制御信号Ｖ１およびＶ２を生成するための電圧検出回路３０４を含んでいる。電圧検出回路３０４は、好ましくは、第１の電圧ＶＤＤＣＯＲＥと第２の電圧ＶＤＤＩＯを比較し、ＶＤＤＩＯがＶＤＤＣＯＲＥにある所望の量の電圧を上乗せしたものを下回るか否かを表す制御信号Ｖ１およびＶ２を生成するように動作する。本発明の好ましい一実施形態では、電圧検出回路３０４は、制御信号Ｖ１、Ｖ２が、ＶＤＤＣＯＲＥにおよそトランジスタのしきい電圧（例えば約０．７５ボルト）を上乗せした電圧に対してＶＤＤＩＯがそれ未満であるか否かを示すように構成される。しかしながら、本発明は、第１の電源と第２の電源の間のなにか特定の電圧差の検出や、２つの電源のみの間の電圧差の検出に限定されるものではないことを理解されたい。前述のように、電圧レベル変換回路３００は、選択的に変換器３０２をバイパスするために、制御信号Ｖ１、Ｖ２を利用することが好ましい。

以下に説明するように、変換回路用のバイアス信号ＶＲＥＦを供給するための基準回路３０６を電圧レベル変換回路３００に含めてもよい。バイアス信号ＶＲＥＦは、図１に示す電圧レベル変換回路１００と同様の方式で、例えば電圧レベル変換回路３００に含まれ変換回路の入力段に現われる電圧を制限するための電圧クランプが使用することができる。別個の機能ブロックとして示したが、１つまたは複数のブロックは変更を加えて、または変更なしで、１つまたは複数の他の機能ブロックに統合してもよいことが、当業者には明らかであろう。例えば、基準回路３０６は自己バイパス型変換器３０２と組み合わせることができる。

図４は、本発明の一実施形態に従って形成された例示的自己バイパス型変換回路４００を示す概略図である。例示的変換回路４００は、低いコア供給電圧ＶＤＤＣＯＲＥを基準とする少なくとも１つの入力信号（例えば信号Ａ）を受け取るように構成された入力段４０２、および高い供給電圧ＶＤＤＩＯを基準とし入力信号の論理状態を表す出力信号を少なくとも一時的に保存するためのラッチ回路４０４を含んでいる。多くの用途では、低いコア供給電圧ＶＤＤＣＯＲＥは一般に約１．０ボルトであり、高い供給電圧ＶＤＤＩＯは一般に約３．３ボルトである。しかしながら、本発明は、ＶＤＤＣＯＲＥおよびＶＤＤＩＯとしてはこれらの電圧レベルまたは他のいかなる特定の電圧レベルにも限定されないことを理解されたい。電圧クランプ４０６は、入力段４０２とラッチ回路４０４の間に効果的に結合され、入力段の両端間に現われる電圧を制限するように少なくとも部分的に機能する。変換回路４００は、ラッチ回路に保存された出力信号をバッファリングするために、また、本質的にレイル・トゥ・レイル（例えばＶＳＳからＶＤＤＩＯ）の論理レベルを有する、変換回路のバッファリングされた出力信号（例えば信号Ｚ）を生成するために、ラッチ回路４０４に結合された出力段４１０も含んでいてよい。

入力信号Ａは、低電圧のＰＭＯＳトランジスタＭ１ＰＡおよびＮＭＯＳトランジスタＭ１ＮＡを備え、標準的なインバータとして構成されるインバータ４０８に供給されることが好ましい。インバータ４０８は変換回路４００の一部であってもよいし、そうでなくてもよい。インバータ４０８は、入力信号Ａの論理否定である信号ＡＮをノードＮ０に生成する。信号ＡおよびＡＮは、低電圧コア電源ＶＤＤＣＯＲＥを基準とするコア論理信号である。

入力段４０２は、２つの入力信号すなわち信号ＡおよびＡＮを受け取るように構成されることが好ましく、したがって、差動入力段と呼んでもよい。シングル・エンドの動作モードでは、入力段４０２は、入力信号ＡまたはＡＮのうち１つだけを受け取るように動作することができることを理解されたい。変換回路４００は特定の入力段構成に限定されないが、入力段４０２は１対の低電圧ＮＭＯＳデバイスＭ１Ｎ１およびＭ１Ｎ２を備えることが好ましい。高電圧デバイスに比べて低いしきい電圧（例えば約０．３５ボルト）を有する低電圧デバイスは、処理、電圧、および／または温度（ＰＶＴ）の所望の変動範囲にわたって変換回路４００の適切な動作を確実にするために、入力段４０２に追加のオーバードライブを提供する。デバイスＭ１Ｎ１およびＭ１Ｎ２はそれぞれソース、ドレーンおよびゲート端子を含み、Ｍ１Ｎ１およびＭ１Ｎ２のソース端子は、ＶＳＳである第１の電圧に接続されて第１の電圧を供給する。Ｍ１Ｎ１のゲート端子は入力信号Ａを受け取ることが好ましく、Ｍ１Ｎ２のゲート端子は入力信号ＡＮを受け取る。Ｍ１Ｎ１およびＭ１Ｎ２のドレーン端子は、それぞれノードｉ４およびｉ３で電圧クランプ４０６に接続される。Ｍ１Ｎ１とＭ１Ｎ２のそれぞれのサイズは、変換回路４００の予期されるほぼすべての最悪ケースのＰＶＴ条件下で、十分なオーバードライブ能力を提供するように選択されることが好ましい。

デバイスＭ１Ｎ１およびＭ１Ｎ２が低電圧デバイスであるので、電圧クランプ４０６は、ノードｉ３およびｉ４で電圧が低しきい電圧デバイスの指定の電圧上限（例えばこの例示的実施形態の場合は約１．２６ボルト）を越えるのを防止する主要な手段としての役割を果たすことが好ましい。このようにして、デバイスＭ１Ｎ１およびＭ１Ｎ２は、装置の故障および／または信頼性の問題を招きかねない過電圧ストレスから保護される。電圧クランプ４０６は、１対の高電圧ＮＭＯＳトランジスタ・デバイスＭ３Ｎ１およびＭ３Ｎ２を備えることが好ましい。以前に説明したように、高電圧デバイスは一般に所与の集積回路プロセス用低電圧デバイスのしきい電圧（例えば約０．７５ボルト）に比べてかなり高いしきい電圧を有する。電圧クランプ４０６は、Ｍ３Ｎ１のソース端子がノードｉ４でＭ１Ｎ１のドレーン端子に接続され、Ｍ３Ｎ２のソース端子がノードｉ３でＭ１Ｎ２のドレーン端子に接続され、Ｍ３Ｎ１およびＭ３Ｎ２の各ドレーン端子が、それぞれノードｉ１およびｉ２でラッチ回路４０４に接続されるように構成されることが好ましい。Ｍ３Ｎ１およびＭ３Ｎ２の各ゲート端子は、対応するノードｉ４およびｉ３の電圧を選択的に制御するために、バイアス信号ＶＲＥＦに接続されることが好ましい。

変換回路４００中のラッチ回路４０４は、ノードｉ１における電圧レベル変換された信号ＡＮ’を保存するように動作する。信号ＡＮ’は変換回路に供給された入力信号ＡまたはＡＮの論理状態を表す。ラッチ回路４０４は２つのノード、すなわちノードｉ１およびｉ２を含むので、このラッチ回路は差動ラッチと呼んでよい。ラッチ回路４０４は、交差結合された１対の高電圧ＰＭＯＳトランジスタＭ３Ｐ１およびＭ３Ｐ２を備えることが好ましい。具体的には、トランジスタＭ３Ｐ１およびＭ３Ｐ２のソース端子はＶＤＤＩＯに接続され、Ｍ３Ｐ１のドレーン端子はノードｉ１でＭ３Ｐ２のゲート端子に接続され、Ｍ３Ｐ２のドレーン端子はノードｉ２でＭ３Ｐ１のゲート端子に接続されている。当業者が理解し得る代替ラッチ回路の構成は、本発明によって同様に企図されることを理解されたい。

出力段４１０は、入力信号ＡおよびＡＮのうち少なくとも１つに基づいて出力信号Ｚを生成するために、ノードｉ１に結合された入力端およびノードｉ５に結合された出力端を有することが好ましい。出力段４１０は、標準的なインバータとして構成された高電圧ＰＭＯＳトランジスタＭ３Ｐ３および高電圧ＮＭＯＳトランジスタＭ３Ｎ３を備えるが、代替の回路構成も本発明によって同様に企図される。具体的には、Ｍ３Ｐ３のソース端子はＶＤＤＩＯに接続され、Ｍ３Ｎ３のソース端子はＶＳＳに接続される。トランジスタＭ３Ｐ３およびＭ３Ｎ３のゲート端子はノードｉ１で互いに接続されて出力段４１０の入力端を形成し、Ｍ３Ｐ３およびＭ３Ｎ３のドレーン端子はノードｉ５で互いに接続されて変換回路４００の出力端を形成する。

前述のように、変換回路４００は少なくとも２つのモードのうち１つで選択的に動作可能である。第１のモードでは、変換回路４００は、ＶＤＤＣＯＲＥを基準とする入力信号ＡをＶＤＤＩＯを基準とする出力信号Ｚに変換するために、入力段４０２、ラッチ回路４０４、および電圧クランプ４０６を利用することが好ましい。第２のモードでは、変換回路４００は、電圧レベル変換を行わずに、変換回路の入出力間に直接信号経路を提供するように動作することが好ましい。例えば、第１のモードは、ＶＤＤＩＯとＶＤＤＣＯＲＥの差がある指定の電圧レベル未満であるという条件によって定義することができる。同様に、第２のモードは、ＶＤＤＩＯとＶＤＤＣＯＲＥの差が指定の電圧レベル以上であることを示すといえる。

入出力間の直接信号経路を選択的に提供するために、例示的変換回路４００はバイパス回路４１２を含む。バイパス回路４１２は、入力信号Ａまたはその代わりに信号ＡＮ、ならびに電圧レベル変換されラッチ回路４０４によって保存された信号ＡＮ’をノードｉ１で受け取るように動作することが好ましい。バイパス回路４１２はさらに、バイパス回路に供給された１つまたは複数の制御信号に応答して、電圧レベル変換された信号ＡＮ’または電圧レベル変換されていない入力信号Ａ（またはその論理否定）のいずれか一方を、選択的に出力するように動作する。したがって、バイパス回路４１２は基本的に、変換回路４００の動作モードによってバイパス回路に供給された複数の入力信号のうち１つをその出力として選択するマルチプレクサとして機能する。ノードｉ１は基本的にはワイヤドＯＲノードであり、ノードｉ１の電圧は、変換回路４００の動作モードに応じて、ラッチ回路４０４（例えば第１モードのとき）またはバイパス回路４１２（例えば第２モードのとき）のいずれかによって決定される。

本発明の好ましい一実施形態では、バイパス回路４１２は、インバータ構成の中で互いに接続されている第１の高電圧ＰＭＯＳデバイスＭ３ＰＢＹＰ２および第１の高電圧ＮＭＯＳデバイスＭ３ＮＢＹＮ２を含む、ゲート制御されたインバータを備える。具体的には、Ｍ３ＰＢＹＰ２およびＭ３ＮＢＹＮ２の各ゲート端子は互いに接続されて、入力信号Ａを受け取るためのゲート制御されたインバータの入力端を形成し、Ｍ３ＰＢＹＰ２およびＭ３ＮＢＹＮ２の各ドレーン端子は互いに接続されて、ゲート制御されたインバータの出力端を形成する。この出力端はノードｉ１に接続される。Ｍ３ＮＢＹＮ２のソース端子は第２の高電圧ＮＭＯＳデバイスＭ３ＮＢＹＮ１のドレーン端子に接続され、Ｍ３ＮＢＹＮ１のソース端子はＶＳＳに接続され、また、Ｍ３ＮＢＹＮ１のゲート端子は第１の制御信号Ｖ１を受け取る。同様に、Ｍ３ＰＢＹＰ２のソース端子は第２の高電圧ＰＭＯＳデバイスＭ３ＰＢＹＰ１のドレーン端子に接続され、Ｍ３ＰＢＹＰ１のソース端子はＶＤＤＩＯに接続され、Ｍ３ＰＢＹＰ１のゲート端子は第２の制御信号Ｖ２を受け取る。制御信号Ｖ１およびＶ２は、デバイスＭ３ＰＢＹＰ１およびＭ３ＮＢＹＮ１が任意の所定時刻において両方オンかまたは両方オフとなるように、互いの論理否定とすることが好ましい。デバイスＭ３ＰＢＹＰ１およびＭ３ＮＢＹＮ１は基本的に、デバイスＭ３ＰＢＹＰ２およびＭ３ＮＢＹＮ２を備えるコア・インバータに選択的に電力を供給するためのスイッチとして機能する。

ここで、例としてのみ、変換回路４００の基本動作を説明する。第１のモードでは、ＶＤＤＩＯはＶＤＤＣＯＲＥ（例えば約０．７５ボルト以上）よりかなり高いと想定され、したがって、電圧レベル変換が必要である。同様に、第２のモードでは、ＶＤＤＩＯの大きさはＶＤＤＣＯＲＥの電圧レベルと同程度（例えば約０．７５ボルト未満）であると想定されるので、電圧レベル変換は不要である。第１のモードでは、好ましくは、制御信号Ｖ１が論理レベル・ロウであり、制御信号Ｖ２が論理レベル・ハイであり、それによって、バイパス回路４１２中のゲート制御されたインバータがオフになる。図３に示す基準回路３０６は、制御信号Ｖ１、Ｖ２のうち少なくとも１つ（例えばＶ１）を受け取り、第１のモード（例えばＶ１が論理レベル・ロウの場合）のバイアス信号ＶＲＥＦを生成するように動作することが好ましい。第２のモードでは、制御信号Ｖ１が論理レベル・ハイであり制御信号Ｖ２が論理レベル・ロウであることが好ましく、それによって、バイパス回路４１２中のゲート制御されたインバータをオンにする。図３の基準回路３０６は、バイアス信号ＶＲＥＦが第２のモードにおいてゼロへと引かれ、それによって変換回路４００中の電圧クランプ４０６および入力段４０２を効果的にオフにし、ノードｉ１がフローティング状態になるのを可能にするように構成されることが好ましい。

第１のモードでは、入力信号Ａが論理レベル・ハイのとき、トランジスタＭ１Ｎ１はオンになり、ノードｉ４およびｉ１の電圧レベルを引き下げる。ノードｉ１の電圧レベルが低いと、出力信号Ｚが強制的に論理レベル・ハイにされる。ノードｉ１の電圧レベルが低いと、さらにトランジスタＭ３Ｐ２もオンになり、それによってノードｉ２の電圧レベルが引き上げられ、トランジスタＭ３Ｐ１がオフになる。信号Ａの反転である信号ＡＮは論理レベル・ロウになり、それによってトランジスタＭ１Ｎ２がオフになる。トランジスタＭ１Ｎ２がオフになると、Ｍ３Ｐ２がノードｉ２の電圧レベルを引き上げることが可能になる。同様に、信号Ａの電圧レベルが低いと、トランジスタＭ１Ｎ１はオフになる。信号Ａの反転である信号ＡＮの電圧レベルが高くなり、それによって、トランジスタＭ１Ｎ２がオンになり、ノードｉ３およびｉ２の電圧レベルが引き下げられる。一旦、ノードｉ２の電圧レベルがＶＤＤＩＯよりおよそしきい電圧だけ低く降下すると、トランジスタＭ３Ｐ１がオンになり、それによってノードｉ１の電圧レベルが引き上げられ、トランジスタＭ３Ｐ２がオフになる。ノードｉ１の電圧レベルが高いと、出力信号Ｚが強制的に論理レベル・ロウにされる。制御信号Ｖ１が論理レベル・ロウであり、制御信号Ｖ２が論理レベル・ハイであると、トランジスタＭ３ＰＢＹＰ１およびＭ３ＮＢＹＮ１はオフになり、それによって、バイパス回路４１２は動作不能になる。第１のモードでは、バイパス回路４１２中のゲート制御されたインバータがオフになるので、トランジスタＭ３ＰＢＹＰ２およびＭ３ＮＢＹＮ２の各ドレーン端子の接続部は基本的にフローティング状態になり、したがって、ノードｉ１はラッチ回路４０４によって制御されることになる。

第２のモードでは、バイアス信号ＶＲＥＦはゼロであり、それによって、電圧クランプ４０６および入力段４０２がオフになり、ノードｉ１でラッチ回路４０４の出力がフローティング状態になることが可能になる。しかしながら、制御信号Ｖ１の電圧レベルが高く制御信号Ｖ２の電圧レベルが低いと、バイパス回路４１２は動作可能になるので、ノードｉ１の電圧は入力信号Ａの論理否定になるはずでる。その後、ノードｉ１の電圧が出力段４１０によって反転され、入力信号Ａと同じ極性に従う出力信号Ｚを生成する。バイパス回路４１２を通る信号経路は、入力段４０２、電圧クランプ４０６およびラッチ回路４０４を通る信号経路に比べて、スキューが極めて少ない。

図５は、本発明の例示的一実施形態に従って形成された例示的電圧検出器５００を示す概略図である。電圧検出器５００は図３に示す電圧レベル変換回路３００中での使用に適するが、代替の電圧検出回路も同様に企図される。例示の電圧検出器５００はＶＤＤＩＯとＶＤＤＣＯＲＥの差を測定し、電圧レベル変換回路３００の動作モードを選択するために使用される１つまたは複数の制御信号Ｖ１、Ｖ２を生成するように動作する（図３参照）。

電圧検出器５００は、ＶＤＤＩＯに接続されたソース端子、ＶＤＤＣＯＲＥに接続されたゲート端子、およびノードＮ１に結合され極めて高い抵抗値（例えば約１０，０００オームより大きい）を有する抵抗Ｒ１の第１の終端に接続されたドレーン端子を含む高電圧ＰＭＯＳトランジスタ・デバイスＭＰＤを備えることが好ましい。トランジスタＭＰＤを通って流れる電流Ｉ１の量は、ＭＰＤのサイズ（例えばチャネルの幅と長さの（Ｗ／Ｌ）比）を調整することにより、また、抵抗Ｒ１の抵抗値を調整することによっても、少なくとも部分的に制御することができる。抵抗Ｒ１の第２の終端はＶＳＳまたは代替の電圧源に接続してよい。例示的電圧検出器５００は、さらに、直列に接続された１対の標準的なインバータ５０２および５０４を備える。具体的には、インバータ５０２の入力端はノードＮ１に接続され、インバータ５０２の出力端はノードＮ２でインバータ５０４の入力端に接続される。インバータ５０２の出力は制御信号Ｖ１を生成し、インバータ５０４の出力は制御信号Ｖ２を生成する。

ＶＤＤＩＯがおよそＶＤＤＣＯＲＥにしきい電圧（例えば約０．７５ボルト）を上乗せした電圧を下回るときなど、ＶＤＤＩＯがＶＤＤＣＯＲＥと同程度になる場合、トランジスタＭＰＤはオフになり、電流Ｉ１は基本的にゼロになるはずである。ノードＮ１は抵抗Ｒ１によってＶＳＳに引き下げられることになる。ノードＮ１が論理レベル・ロウになると、強制的に制御信号Ｖ１の電圧レベルを上昇させ、Ｖ１の論理否定である制御信号Ｖ２の電圧レベルを低下させることになる。前述のように、これを電圧レベル変換回路３００の第２の動作モード（バイパス・モード）と定義することができる（図３参照）。同様に、ＶＤＤＩＯが、およそＶＤＤＣＯＲＥにしきい電圧を上乗せした電圧をかなり上回ると、トランジスタＭＰＤがオンになり、それによってノードＮ１の電圧レベルが引き上げられる。ノードＮ１が論理レベル・ハイであると、強制的に制御信号Ｖ１の電圧レベルを低下させ、制御信号Ｖ２の電圧レベルを上昇させる。前述のように、これを第１の動作モード（標準モード）と定義することができる。電圧検出器５００のような回路が、単一の集積回路装置に使用できる複数の電圧レベル変換回路用の制御信号Ｖ１、Ｖ２を生成するために使用できることを理解されたい。

図６は、本発明の例示的一実施形態に従って形成された例示的基準回路６００を示す概略図である。基準回路６００は、図３に示した電圧レベル変換回路３００中に使用される基準回路３０６の一実施形態である。しかしながら、本発明は示された基準回路構成に限定されるものではない。基準回路６００は、図４に示した例示的変換回路４００のノードｉ３およびｉ４に発生する電圧をクランプするために使用されるバイアス信号ＶＲＥＦを供給するように動作する。例示的基準回路６００は、図２に示した基準回路２００と同様に、スタック構成に配列された３つのダイオード接続高電圧ＮＭＯＳトランジスタ・デバイス、すなわちＭ３ＮＲ１、Ｍ３ＮＲ２、Ｍ３ＮＲ３を含む簡単な分圧器回路として実施することができる。具体的には、Ｍ３ＮＲ１のゲートおよびドレーン端子はノードＮ１でＭ３ＮＲ２のソース端子に接続され、Ｍ３ＮＲ１のソース端子はＶＳＳに接続され、Ｍ３ＮＲ２のゲートおよびドレーン端子はノードＮ２でＭ３ＮＲ３のソース端子に接続され、Ｍ３ＮＲ３のゲートおよびドレーン端子はノードＮ３で互いに接続されている。バイアス信号ＶＲＥＦに導入されかねないノイズを低減するために、コンデンサＣＲを、ノードＮ２と例えばＶＳＳのような交流（ＡＣ）のグランドとの間に組み込むことが好ましい。コンデンサＣＲの値は、減衰させたい周波数成分に応じて選定することが好ましい。

ノードＮ３は、好ましくは高電圧ＰＭＯＳトランジスタ・デバイスＭ３ＰＳＷまたは代替のスイッチング機構として実施された第１のスイッチ６０２を介してＶＤＤＩＯに接続される。デバイスＭ３ＰＳＷは、ノードＮ３に接続されたドレーン端子、ＶＤＤＩＯに接続されたソース端子、および図３に示した電圧検出器３０４によって生成された第１の制御信号Ｖ１に接続されたゲート端子を含む。トランジスタＭ３ＰＳＷは、動作時の基準回路６００中での直流電力消費を制限するために、チャネルの長いデバイスであることが好ましい。例えば第２の動作モード中のように電圧レベル変換が必要でない場合には、電圧レベル変換回路中の総合的な電力消費を低減するために、トランジスタＭ３ＰＳＷを制御信号Ｖ１でゲート制御することにより、基準回路６００（例えば分圧器スタック）の少なくとも一部分を選択的にオフにすることができる。

Ｍ３ＰＳＷがオフになると、分圧器スタック中を流れる電流Ｉｒｅｆは実質上ゼロになるはずである。その結果、ノードＮ２がフローティング状態になり、したがって、ノードＮ２に生成されるバイアス信号ＶＲＥＦは不定になる可能性がある。Ｍ３ＰＳＷがオフのときは、バイアス信号ＶＲＥＦを設定するために、高電圧ＮＭＯＳデバイスＭ３ＮＰＤまたは代替のスイッチング機構として実施された第２のスイッチ６０４を、ノードＮ２と基準電源、好ましくはＶＳＳの間に接続することができる。具体的には、Ｍ３ＮＰＤのドレーン端子はノードＮ２に接続され、Ｍ３ＮＰＤのソース端子はＶＳＳに接続され、Ｍ３ＮＰＤのゲート端子は制御信号Ｖ１を受け取る。当業者に周知のように、バイアス信号ＶＲＥＦを指定の値に設定するために代替回路を使用してもよい。例えば、第２の制御信号Ｖ２によってゲート制御されるＰＭＯＳデバイス（図示せず）を、ノードＮ２とＶＳＳの間に接続してもよい。好ましくは、第１のスイッチ６０２が動作可能なときは、第２のスイッチ６０４は動作不能になり、その逆も同様である。

本明細書で説明した本発明の自己バイパス型電圧レベル変換技術は、他の電圧レベルの間で変換を行うために、代替回路構成とともに使用してもよいことが、当業者には明らかなはずであることを理解されたい。例えば、図４に示す変換回路４００中のトランジスタ・デバイスとは反対の極性を有するトランジスタ・デバイスを備える変換回路（図示せず）を使用してもよいことが当業者には理解できよう。

本発明の電圧レベル変換回路の少なくとも一部は、集積回路として実施することができる。集積回路を形成する際に、複数の同一のダイが、一般に半導体ウェハ表面上の繰り返しパターンとして製造される。それぞれのダイがここに説明したデバイスを含んでおり、他の構造および／または回路を含むこともできる。個々のダイはウェハから切り離されるかまたはダイシングされ、次いで、集積回路としてパッケージングされる。当業者には、集積回路を生産するためにウェハをダイシングする方法およびダイをパッケージングする方法が分かるはずである。そのようにして製造された集積回路は本発明の一部とみなされる。

本発明の例示の実施形態を添付の図面に即してここに述べてきたが、本発明はそれらの厳密な実施形態に限定されるものではなく、また、添付の特許請求の範囲から逸脱することなく様々な他の変更および改良が当業者によって行われ得ることを理解されたい。

本発明の技術を具体化するために変更することができる電圧レベル変換回路を示す概略図である。 図１に示す電圧レベル変換回路で使用するのに適した基準回路を示す概略図である。 本発明の一実施形態によって形成された自己バイパス型電圧レベル変換回路の一例を示すブロック図である。 図３に示す電圧レベル変換回路で使用するのに適した電圧変換セルの一例を示す概略図である。 図３に示す電圧レベル変換回路で使用するのに適した電圧検出器の一例を示す概略図である。 図３に示す電圧レベル変換回路で使用するのに適した基準回路の一例を示す概略図である。

Claims (10)

1. 制御信号に応答して、少なくとも２つのモードのうち１つで選択的に動作可能な電圧レベル変換回路であって、第１のモードでは、第１の電圧を供給する第１の電源を基準とする入力信号を、第２の電圧を供給する第２の電源を基準とする出力信号へと変換するように動作し、第２のモードでは、前記入力信号を変換せずに前記電圧変換回路の入力端から出力端への信号経路を提供するように動作し、前記制御信号が前記第１の電圧と前記第２の電圧の差を表す電圧レベル変換回路。
   
2. 前記第１の電圧と前記第２の電圧の差を測定し前記制御信号を生成するように動作する電圧検出器をさらに備える請求項１に記載の回路。
   
3. 前記制御信号が、少なくとも（ｉ）前記第１および第２の電圧の差が指定量未満であるか否か、（ｉｉ）前記第１および第２の電圧の差が指定量にほぼ等しいか否かのうちの一方を表す請求項１に記載の回路。
   
4. 前記制御信号に応答して少なくとも前記第１のモードおよび前記第２のモードのうちの１つで選択的に動作可能な基準回路をさらに備え、前記第１のモードでは前記基準回路が前記電圧レベル変換回路にバイアス信号を供給するように動作し、前記第２のモードでは前記基準回路が前記電圧レベル変換回路の少なくとも一部分をオフにするように動作する、請求項１に記載の回路。
   
5. 前記基準回路が、
   前記第２の電源と第３の電圧を供給する第３の電源の間に接続された分圧器回路であって、前記第３の電圧が前記第２の電圧より低く、前記分圧器回路が前記基準回路の出力端に前記バイアス信号を生成するように構成され、前記バイアス信号が少なくとも前記第２の電圧の関数である分圧器回路と、
   前記分圧器回路と前記第２の電源の間に接続された第１のスイッチであって、前記制御信号に応答して少なくとも前記第１および第２のモードのうちの１つで選択的に動作可能であり、前記第１のモードでは前記第１のスイッチが前記分圧器回路を前記第２の電源に電気的に接続するように動作し、前記第２のモードでは前記第２の電源から分圧器回路を切り離すように動作する第１のスイッチと、
   前記制御信号に応答して少なくとも前記第１および第２のモードのうちの１つで選択的に動作可能な第２のスイッチであって、前記第１のモードではオフになり、前記第２のモードでは前記基準回路の出力端と前記第３の電源の間に電気的接続を提供するように動作する第２のスイッチとを備える請求項４に記載の回路。
   
6. 前記電圧レベル変換回路が、
   前記入力信号を受け取るための入力段であって、第１のしきい電圧を有する少なくとも１つのトランジスタ・デバイスを含む入力段と、
   前記入力信号の論理状態を表す信号を保存するように動作するラッチ回路であって、前記第１のしきい電圧より高い第２のしきい電圧を有する少なくとも１つのトランジスタ・デバイスを含むラッチ回路と、
   前記入力段と前記ラッチ回路の間に接続された電圧クランプであって、前記電圧クランプに供給されるバイアス信号に少なくとも部分的に基づいて入力段の両端間の電圧を制限するように構成され、前記第２のモードでは前記電圧変換器セルを少なくとも部分的にオフにするように動作する電圧クランプと、
   前記制御信号に応答して少なくとも前記第１および第２のモードのうちの１つで選択的に動作可能なバイパス回路であって、前記第１のモードでは、前記バイパス回路の少なくとも一部分がオフになり、前記バイパス回路によって生成された出力信号が前記ラッチ回路に保存された信号と実質上等しく、前記第２のモードでは、入力信号を受け取り、変換せずに出力信号を生成するように動作するバイパス回路とを備える請求項１に記載の回路。
   
7. 前記バイパス回路が、少なくとも第１および第２の入力端と１つの出力端を含むマルチプレクサを備え、前記第１の入力端が前記ラッチ回路に保存された信号を受け取り、前記第２の入力端が前記入力信号を受け取り、前記マルチプレクサが前記制御信号に応答して前記第１の入力信号および前記第２の入力信号の一方を選択して前記マルチプレクサの出力端に渡す請求項６に記載の回路。
   
8. 前記制御信号が、（ｉ）前記第１の電圧と前記第２の電圧の差が前記電圧検出器のトランジスタのおよそのしきい電圧より低いか否か、および（ｉｉ）前記第１の電圧と前記第２の電圧の差が前記電圧検出器のトランジスタのしきい電圧にほぼ等しいか否かの少なくとも一方を表す請求項２に記載の回路。
   
9. 前記電圧検出器が、
   前記第２の電源に接続されている第１のソース／ドレーン端子および前記第１の電源に接続されているゲート端子を含むトランジスタ・デバイスと、
   第１の終端で第３の電圧を供給する第３の電源に接続され、前記第３の電圧が前記第１の電圧より低く、第２の終端が前記トランジスタ・デバイスの第２のソース／ドレーン端子に接続されている負荷デバイスと、
   前記トランジスタ・デバイスの前記第２のソース／ドレーン端子に接続された入力端、および出力端を含む、前記制御信号を生成するための少なくとも第１のインバータとを備える請求項２に記載の回路。
   
10. 少なくとも１つの電圧レベル変換回路を備える集積回路であって、前記少なくとも１つの電圧レベル変換回路か、制御信号に応答して、少なくとも２つのモードのうちの１つで選択的に動作可能であり、第１のモードでは、前記変換回路が第１の電圧を供給する第１の電源を基準とする入力信号を、第２の電圧を供給する第２の電源を基準とする出力信号へと変換するように動作し、第２のモードでは、前記変換回路が入力信号を変換せずに前記電圧変換回路の入力端から出力端への信号経路を提供するように動作し、前記制御信号が前記第１の電圧と前記第２の電圧の差を表す集積回路。

Images