CN100568733C - 自旁路电压电平转换器电路 - Google Patents

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Abstract

本发明提供了一种电压电平转换器电路，其可以响应于控制信号而选择性地以至少两者模式中的一种操作。在第一模式中，电压电平转换器电路可有效用于将参考提供第一电压的第一源的输入信号转换成参考提供第二电压的第二源的输出信号。在第二模式中，电压电平转换器电路可有效用于提供从电压转换器电路的输入到其输出的信号路径而不转换输入信号。所述控制信号指示第一电压与第二电压之间的差。

Description

自旁路电压电平转换器电路
技术领域
本发明一般地涉及电子电路，更具体地涉及电压电平转换器电路。
背景技术
某些便携式设备，包括无线手机、笔记本电脑和个人数字助理(PDA)，经常使用在两个或更多个不同的电压电平上运行的电路系统。例如，这种便携式设备所使用的电路系统可以配置成使得电路系统的一部分例如输入/输出(IO)缓冲器在可以由IO电压源提供的较高的电压电平(例如，约3.3伏)运行，同时电路系统的另外一个部分例如核心逻辑在可以由核心电压源提供的低很多的电压电平(例如，约1.0伏)运行。电压电平的这一差通常使得需要使用电压电平转换器电路用于多个电压电平之间的接口。
在很多应用中，可能都要求电路(例如IO缓冲器)在很大的IO电压源电平范围上操作。IO电压源的电平可以由具体的应用确定。从性能观点(例如，速度、功耗、可靠性等)看，一般优选的是制造多个电路，每一个电路都被单独最优化以用于操作的特定期望IO电压源电平。但是，这种方法大大增加了电路的设计和制造成本，因此不是所期望的。所以，这种电路典型地被设计用于处理很广范围的IO电压源电平，但是会降低电路性能。众所周知，当IO电压源电平变得与核心电压源电平相当时，标准电压电平转换器电路通常产生非期望偏斜量，并且在相当缓慢的速度下操作。因此，在传统的电压电平转换器电路中，在电路性能与成本之间存在一个折衷的问题。
因此，就需要有用于在多个电压电平之间接口的改进的电压电平转换器电路，该电路没有传统电压电平转换器电路显示出的一个或多个问题。
发明内容
本发明满足了上述需求，在说明性实施例中提供了能够在多个电压电平之间、例如在参考电路的较低核心电压电源的输入信号与参考电路的较高电压电源的输出信号之间接口的电压转换器电路。至少部分地基于较高电压电源与较低核心电压电源之间的差，电压转换器电路被有利地配置成用于转换输入信号或者用于提供没有电压电平转换的从输入到输出的直接路径。
根据本发明的一个实施例，电压电平转换器电路是可以响应于控制信号而选择性地以至少两种模式中的一个操作的。在第一模式中，电压电平转换器电路被有效用于将参考提供第一电压的第一源的输入信号转换成参考提供第二电压的第二源的输出信号。在第二模式中，电压电平转换器电路被有效用于在不转换输入信号的情况下提供从电压转换器电路的输入到其输出的信号路径。控制信号指示第一电压与第二电压之间的差。电压电平转换器电路可以包括可有效用于测量第一电压与第二电压之间差并产生控制信号的电压检测器。
根据本发明的另一个实施例，上述电压电平转换器电路中的至少一个被包含在集成电路中。
参照附图，根据下面说明性实施例的详细描述，本发明的这些以及其它特征和优点将变得很清楚。
附图说明
图1是图示可以被改变成包含本发明技术的电压电平转换器电路的示意图。
图2是描绘了适用于与图1所示电压电平转换器电路一起使用的基准电路的示意图。
图3是图示根据本发明一个实施例形成的示例性自旁路电压电平转换器电路的框图。
图4是图示了适合与图3所示电压电平转换器电路一起使用的示例性电压转换器单元的示意图。
图5是图示了适合与图3所示电压电平转换器电路一起使用的示例性电压检测器的示意图。
图6是图示了适合与图3所示电压电平转换器电路一起使用的示例性基准电路的示意图。
具体实施方式
在这里将在说明性电压电平转换器电路的上下文中描述本发明。但是，应该理解，本发明不限于这些或任何其它的具体电路设置。而是，本发明可以更一般地应用于用于在电路的多个电压电平之间接口同时电路性能在期望的电源电压电平范围上没有任何显著劣化的技术，尤其是在参考电路输出信号的较高电压电源与参考电路输入信号的较低核心电源在值上基本上接近的时候。虽然本发明的实现在这里是具体参照P-沟道金属氧化物半导体(PMOS)和N-沟道金属氧化物半导体(NMOS)晶体管器件描述的，例如可以使用互补金属氧化物半导体(CMOS)制造工艺形成，但是应该理解本发明不限于这种晶体管器件和/或这种制造工艺，并且例如双极结式晶体管(BJT)等的其它合适的器件和/或制造工艺(例如，双极，BiCMOS等)可以类似使用，这对本领域的那些技术人员是很显然的。
图1图示了其中实现本发明技术的电压电平转换器电路100。电压电平转换器电路100可以被用于将参考较低核心电源电压例如VDDCORE的输入信号(例如信号A和AN)转换成参考较高电源电压例如VDDIO的输出信号Z。在许多应用中，较低核心电源电压VDDCORE典型地约为1.0伏，较高的电源电压VDDIO典型地约为3.3伏。但是，应该了解，本发明不限于VDDCORE和VDDIO的这些或任何其它具体的电压电平。此外，本发明的技术可以类似应用于将参考较高电源电压VDDIO的输入信号转换成参考较低核心电源电压VDDCORE的输出信号，如本领域技术人员将了解的。
传统的混和信号集成电路工艺典型地提供“高电压”和“低电压”晶体管器件。高电压器件一般具有约0.75伏的标称阈值电压，并且倾向于通过较高的电源电压VDDIO(例如，约3.3伏)操作。低电压器件具有显著低于高电压器件的标称阈值电压，例如约0.35伏，并且倾向于通过较低的核心电源电压VDDCORE(例如约1.0伏)操作。
输入信号AN是输入信号A的逻辑反转，因此当信号A是逻辑高电平时，信号AN是逻辑低电平，反之亦然。信号A和AN可以例如通过反相器102产生，反相器102包括以传统方式连接的低电压PMOS晶体管M1PA和低电压NMOS晶体管器件M1NA。反相器102由较低核心电源VDDCORE供电，并接收VSS参考其负电源。电源电平转换器电路100由较高电源电压VDDIO供电，并接收VSS参考其负电压电源。术语“负电压电源”在这里使用时是指相对于VDDIO或VDDCORE的电压电源的值，不一定指小于0伏的电压，虽然使用小于0伏的电压也是本发明考虑的。
电压电平转换器电路100包括高电压PMOS晶体管器件对M3P1和M3P2，每一个器件包括连接到VDDIO的源极端(S)，并且一个晶体管的栅极端(G)以交叉耦合方式连接到另一个晶体管漏极端(D)。具体地，M3P1的栅极端在节点i2被连接到M3P2的漏极端，M3P2的栅极端在节点i1被连接到M3P1的漏极端。晶体管M3P1和M3P2优选地有效地锁存电压电平转换器电路100的逻辑状态。应该了解，因为金属氧化物半导体(MOS)器件本质上是对称的，因此是双向的，所以MOS器件中源和漏极的指定分配实质上是任意的。因此，源和漏区在这里一般可以分别参考第一和第二源/漏区，其中在该上下文中“源/漏”指代源区和漏区。
电压电平转换器电路100还包括具有用于分别接收输入信号A和AN的低电压NMOS晶体管器件对M1N1和M1N2。M1N1和M1N2的源极端优选地连接到VSS，并且M1N1和M1N2的漏极端经由电压箝位电路104被分别连接到晶体管M3P1和M3P2的漏极端。电压箝位电路104优选地包括高压NMOS晶体管对M3N1和M3N2。具体地，M1N1和M1N2的漏极端分别在节点i4和i3连接到M3N1和M3N2的源极端。M3N1和M3N2的漏极端分别在节点i1和i2连接到M3P1和M3P2的漏极端，并且M3N1和M3N2的栅极端被连接到提供偏置电压VREF以将节点i3和i4处的漏极电压锁存在期望电压电平的基准源。因为M1N1和M1N2是低电压器件，所以它们一般不能承受更高的电源电压VDDIO，电压箝位电路104在节点i1和i2提供防止M1N1和M1N2由于过电压而损坏的电压电平。包括连接在一起参考标准反相器的高电压PMOS晶体管M3P3和高电压NMOS晶体管M3N3的输出级106，优选地连接到节点i1，并产生电压电平转换器电路100的输出信号Z。
图2图示了适合与图1所示电压电平转换器电路100一起使用的示例性基准电路200。基准电路200可有效用于提供偏置电压VREF，用于箝位在电压电平转换器电路100的节点i3和i4处出现的电压。根据图2很清楚，示例性基准电路200可以实现为简单的分压电路，其包括以堆叠配置排列的三个二极管连接的高压NMOS晶体管器件，即M3NR1、M3NR2和M3NR3。具体地，M3NR1的栅极端和漏极端被连接到VSS，M3NR2的栅极端和漏极端在节点N2被连接到M3NR3的源极端，M3NR3的栅极端和漏极端在节点N3连接在一起。节点N3通过被实现为高压PMOS晶体管器件M3PSW的阻抗被连接到VDDIO，所述M3PSW的漏极端连接到节点N3，源极端连接到VDDIO，栅极端连接到VSS。晶体管M3PSW优选地是长沟道器件，以限制基准电路200中的直流(DC)功耗。基准电压VREF在节点N2产生。为了减少可能在节点N2在偏置电压中引入的噪声，可以在节点N2与VSS之间包含电容器CR。电容器CR的值优选地被选为要被衰减的期望频率分量的函数。
如前所述，图1的电压电平转换器电路100的一个缺点是当较高电源电压VDDIO和较低核心电压VDDCORE之间的差变得非常小(例如，小于约0.7伏)时，电路经常产生非期望的偏斜量，且以比VDDIO与VDDCORE之间的差非常大(例如，大于约1伏)时相比非常低的速度操作。对于标准电压电平转换，在没有电压箝位电路(例如104)和对应的基准电路(例如200)的情况下，当VDDIO在转换阈值电压VDDCORE附近内时，转换器电路的输出将非常慢。但是，对于图1的转换器电路，电路实质上完全停止起作用。因此，根据本发明的一个方面，电压电平转换器电路被设置成可以响应于一个或多个控制信号而选择性在至少两者模式中的一种操作。在第一模式中，其中VDDIO与VDDCORE的差大于指定电平，电路可有效用于将参考较低核心电压VDDCORE的输入信号转换成参考较高电压VDDIO的输出信号。在第二模式中，其中VDDIO与VDDCORE之间的差小于或等于指定电平，电压电平转换器电路有利地可有效用于提供从电路的输入到其输出的直接信号路径而不转换输入信号，从而基本上旁路了电压电平转换器电路。通过提供用于在VDDIO与VDDCORE相当时(例如在不要求电压电平转换时)旁路电压电平转换功能的机制，在电压电平转换器电路中，偏斜被有利地减少并且速度被增加。
图3是描绘根据本发明说明性实施例形成的示例性电压电平转换器电路300的框图。示例性电压电平转换器电路300可以在至少两者操作模式中的一种下操作。当在第一操作模式中时，电压电平转换器电路300中的自旁路转换器302主要的作用是将参考提供第一电压的第一源的输入信号A(其在该情况下为VDDCORE(例如核心电平))转换成参考提供第二电压的第二源的输出信号Z(其在该情况下为VDDIO(IO电平))，其中VDDIO远大于VDDCORE。在本发明的优选实施例中，VDDIO约为3.3伏，VDDCORE约为1.0伏。在电压电平转换器电路300的第二操作模式中，没有电压电平转换，直接信号路径优选地设置在电路的输入和输出之间。在第二模式中，电压电平转换器电路300中的转换器302优选地被禁用。该第二模式因此可以看作是旁路模式。
优选地响应于由转换器电路自身产生的一个或多个控制信号例如V1和V2来选择电压电平转换器电路300的具体操作模式。结果，电压电平转换器电路300可以说是自旁路的，如前所述。控制信号V1、V2优选地是两个电源电压VDDIO与VDDCORE之间差的函数。
示例性电压电平转换器电路300包括电压检测电路304，用于产生用于选择性控制转换器电路操作模式的控制信号V1和V2。电压检测电路304优选地可有效用于分别比较第一和第二电压VDDCORE和VDDIO，并且产生表示VDDIO比VDDCORE的高出量是否小于期望量的控制信号V1和V2。在本发明的优选实施例中，电压检测电路304比VDDCORE的高出量小于约晶体管阈值电压(例如约0.75伏)。但是，应该理解，本发明不限于检测第一和第二源之间的任何具体电压差，也不限于检测仅仅两个源之间的电压差。电压电平转换器电路300优选地利用控制信号V1、V2来选择性地旁路转换器302，如前所述。
基准电路306可以包含在电压电平转换器电路300中，用于为转换器电路提供偏置信号VREF，如将在下面描述的。该偏置信号VREF可以例如由包含在电压电平转换器电路300中的电压箝位器使用，用于以类似于图1所示电压电平转换器电路100的方式限制在转换器电路的输入级上出现的电压。虽然示为单独的功能块，但是一个或多个块可以有修改或无修改地与一个或多个其它的功能块中集成，这对本领域的技术人员是很清楚的。例如，基准电路306可以与自旁路转换器302组合。
图4是描绘根据本发明一个实施例形成的示例性自旁路转换器电路400的示意图。示例性转换器电路400包括：输入级402，其被配置用于接收参考较低核心电源电压VDDCORE的至少一个输入信号(例如信号A)；以及锁存电路404，用于至少暂时存储参考较高电源电压VDDIO、并表示输入信号逻辑状态的输出信号。在许多应用中，较低核心电源电压VDDCORE典型地约为1.0伏，较高电源电压VDDIO典型地约为3.3伏。但是，应该了解，本发明不限于VDDCORE和VDDIO的这些或任何其它的具体电压电平。电压箝位器406被有效地耦合在输入级402与锁存电路404之间，电压箝位器至少部分用于限制在输入级上出现的电压。转换器电路400还可以包括耦合到锁存电路404的输出级410，用于缓冲存储在锁存电路中的输出信号，并用于产生转换器电路的具有基本上轨对轨(rail-to-rail)(例如VSS到VDDIO)逻辑电平的缓冲后的输出信号(例如信号Z)。
输入信号A优选地被提供给被配置成标准反相器的反相器408，其可以看作是转换器电路400的一部分也可以不这么看，其包括低压PMOS晶体管M1PA和和NMOS晶体管M1NA。反相器408在节点N0产生为输入信号A的逻辑补的信号AN。信号A和AN是参考相对于较低核心电源VDDCORE的核心逻辑信号。
输入级402优选地配置用于接收两个输入信号即信号A和AN，因此可以称为差分输入级。应该理解，在单端操作模式下，输入级402可以有效用于仅接收输入信号A或AN中的一个。虽然转换器电路400不限于具体的输入级配置，但是输入级402优选地包括一对低压NMOS器件M1N1和M1N2。具有与高压器件相比较低的阈值电压(例如约0.35伏)的低压器件，提供具有额外过驱动(overdrive)的输入级402，以确保转换器电路400在工艺、电压和/或温度(PVT)的期望变化范围上的正常操作。器件M1N1和M1N2中的每一个包括源极端、漏极端和栅极端，并且M1N1和M1N2的源极端连接到提供第一电压的第一电压即VSS。M1N1的栅极端优选地接收输入信号A，M1N2的栅极端接收输入信号AN。M1N1和M1N2的漏极端分别在节点i4和i3被连接到电压箝位器406。M1N1和M1N2各自的尺寸优选地被选择为用以在转换器电路400的基本上所有能预料的最坏情况PVT边缘下提供足够的过驱动能力。
因为器件M1N1和M1N2是低压器件，所以电压箝位器406优选地参考用于防止节点i3和i4处的电压超过低阈值器件的最大指定电压极限(例如，在该示例性实施例中约为1.26伏)的主要装置。在这种方式下，可以防止器件M1N1和M1N2可能导致器件故障和/或可靠性问题的过电压。电压箝位器406优选地包括一对高压NMOS晶体管器件M3N1和M3N2。如前面说明的，对于给定的集成电路工艺，高压器件典型地具有显著高于低压器件的阈值电压(例如约0.75伏)。电压箝位器406优选地被配置成使得M3N1的源极端在节点i4被连接到M1N1的漏极端，M3N2的源极端在节点i3被连接到M1N2的漏极端，M3N1和M3N2的漏极端分别在节点i1和i2被连接到锁存电路404。M3N1和M3N2的栅极端优选地被连接到偏置信号VREF用于选择性地控制在相应节点i4和i3处的电压。
转换器电路400中的锁存电路404可有效用于存储在节点i1处的电压电平转换后的信号AN’，其表示呈示给转换器电路的输入信号A或AN的逻辑状态。因为锁存电路404包括两个节点即节点i1和i2，所以锁存电路可以被称为差分锁存。锁存电路404优选地包括以交叉耦合排列连接的一对高压PMOS晶体管M3P1和M3P2。具体地，晶体管M3P1和M3P2的源极端被连接到VDDIO，M3P1的漏极端在节点i1被连接到M3P2的栅极端，M3P2的漏极端在节点i2被连接到M3P1的栅极端。应该理解，本发明也类似地设想了本领域技术人员可以知道的可替换锁存电路排列。
输出级410优选地具有耦合到节点i1的输入和在节点i5的输出，用于基于输入信号A和AN中的至少一个产生输出信号Z。输出级410包括配置成标准反相器的高压PMOS晶体管M3P3和高压NMOS晶体管M3N3，但是可替换的电路配置也类似地由本发明设想。具体地，M3P3的源极端连接到VDDIO，M3N3的源极端连接到VSS。晶体管M3P3和M3N3的栅极端在节点i1连接在一起以形成输入级410的输入，并且M3P3和M3N3的漏极端在节点i5被连接在一起以形成转换器电路400的输出。
如前所述，转换器电路400可以选择性地以至少两种模式中的一个操作。当在第一模式中，转换器电路400优选地利用输入级402、锁存电路404以及电压箝位器406来将参考VDDCORE的输入信号A转换成参考VDDIO的输出信号Z。当在第二模式下，转换器电路400优选地可有效提供在转换器电路的输入与输出之间的直接信号路径而不进行电压电平转换。第一模式可以例如由VDDIO与VDDCORE之间的差小于某个指定电压电平的条件来定义。类似地，第二模式可以指示VDDIO与VDDCORE之间的差大于或等于指定电压电平。
为了选择性地提供输入与输出之间的直接信号路径，示例性转换器电路400包括旁路电路412。旁路电路412优选地可有效用于接收输入信号A或者可替换地，信号AN，以及在节点i1由锁存电路404存储的电压电平转换后的信号AN’。旁路电路412还可以有效用于响应于呈现给旁路电路的一个或多个控制信号，来选择性地输出电压电平转换后的信号AN’或者未进行电压电平转换的输入信号A(或者其逻辑补)。因此，旁路电路412实质上参考多路复用器，用于根据转换器电路400的操作模式选择呈现给旁路电路的多个输入信号中的一个参考其输出。节点i1实质上是硬连线OR节点，使得节点i1处的电压根据转换器电路400的操作模式由锁存电路404(例如在第一模式中)或者由旁路电路412(例如，在第二模式中)确定。
在本发明的优选实施例中，旁路电路412包括选通反相器，其包括以反相器配置连接在一起的第一高压PMOS器件M3PBYP2和第一高压NMOS器件M3NBYN2。具体地，M3PBYP2和M3NBYN2的栅极端被连接在一起以形成用于接收输入信号A的选通反相器的输入，M3PBYP2和M3NBYN2的漏极端被连接在一起以形成连接到节点i1的选通反相器的输出。M3NBYN2的源极端被连接到第二高压NMOS器件M3NBYN1的漏极端，M3NBYN1的源极端被连接到VSS，M3NBYN1的栅极端接收第一控制信号V1。类似地，M3PBYP2的源极端被连接到第二高压PMOS器件M3PBYP1的漏极端，M3PBYP1的源极端连接到VDDIO，M3PBYP1的栅极端接收第二控制信号V2。优选地，控制信号V1和V2是彼此的逻辑补，使得器件M3PBYP1和M3NBYN1在任何给定时间两者同时开或关的。器件M3PBYP1和M3NBYN1实质上的作用是用于选择性给包括器件M3PBYP2和M3NBYN2的核心反相器供电的开关。
下面将仅仅通过实例的方式来描述转换器电路400的基本操作。假设在第一模式中，VDDIO显著高于VDDCORE(例如，大于或等于约0.75伏)，因此需要电压电平转换。类似地，假设在第二模式中，就电压电平而言VDDIO的幅度与VDDCORE的幅度相当(例如，小于约0.75伏)，从而不需要电压电平转换。在第一模式中，控制信号V1优选地是逻辑低，控制信号V2是逻辑高，从而截止旁路电路412中的选通反相器。图3中示出的基准电路306在第一模式中(例如在V1是逻辑低时)优选地可有效用于接收控制信号V1、V2中的至少一个(例如V1)，并且用于产生偏置信号VREF。在第二模式中，控制信号V1优选地是逻辑高，控制信号V2是逻辑低，从而导通旁路电路412中的选通反相器。图3的基准电路306优选地被配置成使得偏置信号VREF在第二模式中被拉到0，从而有效地截止了转换器电路400中的电压箝位器406和输入级402，并允许节点i1浮动。
在第一模式中，当输入信号A为逻辑高时，晶体管M1N1将导通，从而将节点i4和i1拉低。为低的节点i1迫使输出信号Z为逻辑高。为低的节点i1还选通晶体管M3P2，从而将节点i2拉高，并截止晶体管M3P1。为信号A的补的信号AN将是逻辑低，从而截止晶体管M1N2。晶体管M1N2截止后，节点i2被允许由M3P2拉高。类似地，当信号A为低时，晶体管M1N1截止。为信号A的补的信号AN将为高，从而导通晶体管M1N2，并将节点i3和i2拉低。一旦节点i2下降到约低于VDDIO的阈值电压，晶体管M3P1就选通，从而将节点i1拉高，并截止晶体管M3P2。为高的节点i1强制输出信号Z为逻辑低。当控制信号V1为逻辑低并且控制信号V2为逻辑高时，晶体管M3PBYP1和M3BNYN1截止，从而禁用旁路电路412。在第一模式中，因为旁路电路412中的选通反相器截止，所以晶体管M3PBYP2和M3NBYN2的漏极端的结点实质上将浮动，因此节点i1将被锁存电路404控制。
在第二模式中，偏置信号VREF为0，从而截止了电压箝位器406和输入级402，并允许节点i1处锁存电路404的输出浮动。但是，在控制信号V1为高且控制信号V2为低时，旁路电路412被使能，使得节点i1处的电压将是输入信号A的逻辑补。节点i1处的电压随后被输出级410反相，以产生与输入A遵从相同极性的输出信号Z。与通过输入级402、电压箝位器406和锁存电路404的信号路径相比，通过旁路电路412的信号路径具有小很多的偏斜。
图5是描绘根据本发明说明性实施例形成的示例性电压检测器500的示意图。电压检测器500可以适用于在图3所示的电压电平转换器电路300中使用，不过可替换的电压检测电路系统也被类似构想。示例性电压检测器500可有效用于测量VDDIO与VDDCORE之间的差，并用于产生用于选择电压电平转换器电路300(见图3)操作模式的一个或多个控制信号V1、V2。
电压检测器500优选地包括高电压PMOS晶体管器件MPD，其包括连接到VDDIO的源极端、连接到VDDCORE的栅极端和在节点N1连接到电阻器R1第一端的漏极端，电阻器R1具有与其相关联的非常高的电阻(例如大于约10,000欧姆)。流经晶体管MPD的电流I1的量可以至少部分地由MPD的尺寸(例如沟道的宽长(W/L)比)以及电阻器R1的电阻控制。电阻器R1的第二端可以连接到VSS或者可替换的电压源。示例性电压检测器500还包括彼此串联连接的一对标准反相器502和504。具体地，反相器502的输入被连接到节点N1，反相器502的输出在节点N2被连接到反相器504的输入。反相器502的输出产生控制信号V1，反相器504的输出产生控制信号V2。
当VDDIO与VDDCORE相当时，例如当VDDIO比VDDCORE高出小于约阈值电压(例如约0.75伏)时，晶体管MPD将截止，电流I1将基本上为0。节点N1将被电阻器R1拉到VSS。为逻辑低的节点N1将迫使控制信号V1为高，并且为V1的逻辑补的控制信号V2将为低。如前所述，这可以被定义为电压电平转换器电路300(见图3)的第二操作模式(旁路模式)。类似地，当VDDIO比VDDCORE的高出量远大于约阈值电压时，晶体管MPD导通，从而将节点N1拉高。为高的节点N1迫使控制信号V1为低，并使控制信号V2为高。如前所述，这可以被定义为第一操作模式(正常模式)。将理解，一个这样的电压检测器500可以被用于为多个电压电平晶体管电路产生控制信号V1、V2，其可以在单个集成电路器件中使用。
图6是描绘根据本发明说明性实施例形成的示例性基准电路600的示意图。基准电路600是在图3所示电压电平转换器电路300中使用的基准电路306的一种实现。但是，本发明不限于所示的基准电路的布置。基准电路600可有效用于提供偏置信号VREF，该信号用于箝制在图4所示说明性转换器电路400的节点i3和i4处出现的电压。示例性基准电路600，类似于图2中描绘的基准电路200，可以被实现为包括以堆叠配置排列的三个二极管连接高电压NMOS晶体管器件即M3NR1、M3NR2和M3NR3的简单分压电路。具体地，M3NR1的栅极和漏极端在节点N1被连接到M3NR2的源极端，M3NR1的源极端被连接到VSS，M3NR2的栅极和漏极端在节点N2被连接到M3NR3的源极端，M3NR3的栅极和漏极端在节点N3被连接在一起。为了减少可能被引入到偏置信号VREF中的噪声，电容器CR优选地被包含在节点N2与交流(AC)地，例如VSS之间。电容器CR的值优选地被选择为将被衰减的期望频率分量的函数。
节点N3通过优选地被实现为高压PMOS晶体管器件M3PSW或者可替换的开关布置的第一开关602被连接到VDDIO。器件M3PSW包括连接到节点N3的漏极端、连接到VDDIO的源极端和连接到由图3所示电压检测器304产生的第一控制信号V1的栅极端。晶体管M3PSW优选地是长沟道器件，从而在被激活时用于限制基准电路600中的DC功耗。通过使用控制信号V1选通晶体管M3PSW，基准电路600的至少一部分(例如分压器堆)可以例如在第二操作模式期间被选择性地截止，以在不需要电压电平转换时减少电压电平转换器电路中的总功耗。
当M3PSW截止时，流经分压器堆的电流Iref将基本上为0。结果，节点N2将浮动，因此在节点N2产生的偏置信号VREF可能是不确定的。为了定义M3PSW截止时的偏置信号VREF，被实现为高压NMOS器件M3NPD或可替换开关配置的第二开关604可以被连接在节点N2与优选为VSS的基准源之间。具体地，M3NPD的漏极端被连接到节点N2，M3NPD的源极端被连接到VSS，M3NPD的栅极端接收控制信号V1。可替换电路系统可以被用来将偏置信号VREF设定到指定值，如本领域技术人员了解的。例如，PMOS器件(未示出)可以被连接在节点N2与VSS之间，使得PMOS器件被第二控制信号V2选通。当第一开关602被使能时，第二开关604优选地被禁用，反之亦然。
将理解，这里描述的本发明的自旁路电压电平转换技术可以与用于在其它电压电平之间转换的可替换电路配置一起使用，这对本领域技术人员将是很清楚的。例如，可以使用包括极性与图4中描绘转换器电路400的晶体管器件极性相反的晶体管器件的转换器电路(未示出)，这对本领域技术人员来说也是容易理解的。
本发明的电压电平转换器电路的至少一部分可以以集成电路实现。在形成集成电路时，典型地在半导体晶片的表面上以重复图案制造多个相同的管芯。每一个管芯包括这里描述的器件，并且可以包括其它结构和/或电路。单个模被从晶片上切掉或者切成块，然后被封装成集成电路。本领域的技术人员将了解如何切割晶片和封装模来制成集成电路。这样制造的集成电路被认为是本发明的一部分。
虽然在这里已经参照附图描述了本发明的说明性实施例，但是将理解，本发明不限于这些精确的实施例，而是可以由本领域的技术人员对其做出各种其它的改变和改进，而不脱离本所附权利要求的范围。

Claims (10)

1.一种可以响应于控制信号而选择性地以至少两种模式之一操作的电压电平转换器电路，其中，在第一模式中，所述转换器电路可有效用于将参考提供第一电压的第一源的输入信号转换成参考提供第二电压的第二源的输出信号，在第二模式中，所述转换器电路可有效用于提供从电压转换器电路的输入到其输出的信号路径而不转换输入信号，所述控制信号指示所述第一电压与所述第二电压之间的差。
2.权利要求1的电路，还包括电压检测器，该电压检测器可有效用于测量所述第一电压与所述第二电压之间的差并用于产生控制信号。
3.权利要求1的电路，其中，所述控制信号指示以下两者中的至少一个：(i)所述第一和第二电压之间的差是否小于指定量；以及(ii)所述第一和第二电压之间的差是否约等于所述指定量。
4.权利要求1的电路，还包括基准电路，该基准电路可以响应于所述控制信号而选择性地以至少所述第一和第二模式之一操作，其中，在所述第一模式中，所述基准电路可有效用于向所述电压电平转换器电路提供偏置信号，在所述第二模式中所述基准电路可有效用于切断电压电平转换器电路的至少一部分。
5.权利要求4的电路，其中，所述基准电路包括：
分压电路，其连接在所述第二源与提供第三电压的第三源之间，所述第三电压小于所述第二电压，所述分压电路被配置以在基准电路的输出处产生偏置信号，所述偏置信号是第二电压的函数；
第一开关，连接到所述分压电路与所述第二源之间，所述第一开关可以响应于所述控制信号而选择性地以至少所述第一和第二模式之一操作，其中，在所述第一模式中，所述第一开关可有效用于将所述分压电路电连接到所述第二源，在所述第二模式中，所述第一开关可有效用于将所述分压电路从所述第二源上断开；以及
第二开关，其可以响应于所述控制信号而选择性地以至少所述第一和第二模式之一操作，其中，在所述第一模式中，第二开关被切断，在所述第二模式中，所述第二开关可有效用于提供所述基准电路所述输出与所述第三源之间的电连接。
6.权利要求1的电路，其中，所述电压电平转换器电路包括：
输入级，用于接收所述输入信号，所述输入级包括具有与其相关联的第一阈值电压的至少一个晶体管器件；
锁存电路，其可有效用于存储表示所述输入信号逻辑状态的信号，所述锁存电路包括具有与其相关联的第二阈值电压的至少一个晶体管器件，所述第二阈值电压大于所述第一阈值电压；
电压箝位器，连接在所述输入级与所述锁存电路之间，所述电压箝位器被配置来至少部分地基于呈现给所述电压箝位器的偏置信号来限制在所述输入级上的电压，其中，在所述第二模式中，所述电压箝位器可以有效用于切断所述电压转换器单元的至少一部分；以及
旁路电路，其可以响应于控制信号而选择性地以至少所述第一模式和第二模式之一操作，其中，在所述第一模式中，所述旁路电路的至少一部分被切断，并且由所述旁路电路产生的输出信号基本上等于存储在所述锁存电路中的信号，并且在所述第二模式中，所述旁路电路可有效用于接收所述输入信号并产生输出信号而不转换。
7.权利要求6的电路，其中，所述旁路电路包括多路复用器，该多路复用器包括至少第一和第二输入和输出，所述第一输入接收存储在所述锁存电路中的信号，所述第二输入接收所述输入信号，所述多路复用器响应于所述控制信号选择所述第一输入和所述第二输入中的一个以传递到所述多路复用器的输出。
8.权利要求1的电路，其中，所述控制信号指示以下两者中的至少一个：(i)所述第一电压和所述第二电压之间的差是否小于约晶体管阈值电压；以及(ii)所述第一电压和所述第二电压之间的差是否约等于晶体管阈值电压。
9.权利要求2的电路，其中，所述电压检测器包括：
晶体管器件，其包括连接到所述第二源的第一源极/漏极端和连接到所述第一源的栅极端；
负载器件，其在第一端连接到提供第三电压的第三源，所述第三电压小于所述第一电压，所述负载器件的第二端连接到所述晶体管器件的第二源极/漏极端；以及
第一反相器，其包括连接到所述晶体管器件的第二源极/漏极端的输入以及用于产生所述控制信号的输出。
10.一种集成电路，包括：
至少一个电压电平转换器电路，所述至少一个电压电平转换器电路可以响应于控制信号而选择性地以至少两者模式之一操作，其中，在第一模式中，所述转换器电路可有效用于将参考提供第一电压的第一源的输入信号转换成参考提供第二电压的第二源的输出信号，在第二模式中，所述转换器电路可有效用于提供从所述电压转换器电路的输入到其输出的信号路径而不转换输入信号，所述控制信号指示所述第一电压与所述第二电压之间的差。
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