JPH075208A - 電流減算回路 - Google Patents
電流減算回路Info
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- JPH075208A JPH075208A JP14389693A JP14389693A JPH075208A JP H075208 A JPH075208 A JP H075208A JP 14389693 A JP14389693 A JP 14389693A JP 14389693 A JP14389693 A JP 14389693A JP H075208 A JPH075208 A JP H075208A
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- current mirror
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Abstract
(57)【要約】
【目的】 入力電流とデジタル制御された電流との減算
を行なうカレントミラーを用いた電流減算回路を提供す
ること。 【構成】 入力電流Ｉinを入力する第１回路ブロック４
のカレントミラー回路と、制御電流入力端２を共通と
し、かつ第１回路ブロック４のカレントミラー回路の出
力端に電流出力端を共通に接続した第２回路ブロック５
のM1,…,Mnのカレントミラー回路と、電流入力端を第１
回路ブロック４のカレントミラー回路の電流出力端及び
カレントミラー回路M1,…,Mnの共通電流出力端に接続し
た第３回路ブロック６のカレントミラー回路とから構成
される。
を行なうカレントミラーを用いた電流減算回路を提供す
ること。 【構成】 入力電流Ｉinを入力する第１回路ブロック４
のカレントミラー回路と、制御電流入力端２を共通と
し、かつ第１回路ブロック４のカレントミラー回路の出
力端に電流出力端を共通に接続した第２回路ブロック５
のM1,…,Mnのカレントミラー回路と、電流入力端を第１
回路ブロック４のカレントミラー回路の電流出力端及び
カレントミラー回路M1,…,Mnの共通電流出力端に接続し
た第３回路ブロック６のカレントミラー回路とから構成
される。
Description
【０００１】
【産業上の利用分野】本発明は半導体トランジスタ素子
を用いて構成されるカレントミラー回路（基準電流と等
しい負荷電流を独立した電位にある負荷抵抗に供給する
定電流源回路）を組み合わせたアナログ電流演算回路に
関するものであり、更に詳しくは、アナログ電流の加算
及び減算のうち一方をのうち一方ををおこなうアナログ
電流減算回路カレントミラーを用いた電流減算回路に関
するものである。
を用いて構成されるカレントミラー回路（基準電流と等
しい負荷電流を独立した電位にある負荷抵抗に供給する
定電流源回路）を組み合わせたアナログ電流演算回路に
関するものであり、更に詳しくは、アナログ電流の加算
及び減算のうち一方をのうち一方ををおこなうアナログ
電流減算回路カレントミラーを用いた電流減算回路に関
するものである。
【０００２】
【従来の技術】カレントミラーを用いた電流減算回路と
しては、図４に示したものが一般的に知られている(特
開平２ー２２６８１６）。
しては、図４に示したものが一般的に知られている(特
開平２ー２２６８１６）。
【０００３】かかる回路においては、第１回路ブロック
のカレントミラー回路４に入力される電流をＩin及び第
２回路ブロックのカレントミラー回路５’に入力される
電流をＩrとし、それぞれのカレントミラー回路の電流
ゲインをＡ0及びＡ1とすると、第３回路ブロックのカレ
ントミラー回路６’の入力電流は、 Ａ0Ｉin−Ａ1Ｉr であり、同じく電流出力Ｉoutは、 Ｉout＝Ａ2（Ａ0Ｉin−Ａ1Ｉr） …（１） となる。但し、Ａ２は第３回路ブロックのカレントミラ
ー回路６’の電流ゲインである。
のカレントミラー回路４に入力される電流をＩin及び第
２回路ブロックのカレントミラー回路５’に入力される
電流をＩrとし、それぞれのカレントミラー回路の電流
ゲインをＡ0及びＡ1とすると、第３回路ブロックのカレ
ントミラー回路６’の入力電流は、 Ａ0Ｉin−Ａ1Ｉr であり、同じく電流出力Ｉoutは、 Ｉout＝Ａ2（Ａ0Ｉin−Ａ1Ｉr） …（１） となる。但し、Ａ２は第３回路ブロックのカレントミラ
ー回路６’の電流ゲインである。
【０００４】
【発明が解決しようとする課題と発明の目的】しかしな
がら、このような従来の技術では、入力電流Ｉinから任
意の電流値を減算しようとした場合、それぞれのカレン
トミラー回路のトランジスタサイズが決められると電流
ゲインが決まってしまうので、（１）式からわかるよう
にＩｒを変化させる必要がある。Ｉｒはアナログ値であ
るので、制御がデジタルに比べ難しいという問題点があ
った。
がら、このような従来の技術では、入力電流Ｉinから任
意の電流値を減算しようとした場合、それぞれのカレン
トミラー回路のトランジスタサイズが決められると電流
ゲインが決まってしまうので、（１）式からわかるよう
にＩｒを変化させる必要がある。Ｉｒはアナログ値であ
るので、制御がデジタルに比べ難しいという問題点があ
った。
【０００５】本発明は、このような従来の技術が有する
問題点に着目してなされたもので、減算する電流をデジ
タル的に制御することができるようにした電流減算回路
を提供することを目的としている。
問題点に着目してなされたもので、減算する電流をデジ
タル的に制御することができるようにした電流減算回路
を提供することを目的としている。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
めの本発明の要旨とするところを以下に示す。
めの本発明の要旨とするところを以下に示す。
【０００７】［１］ 半導体トランジスタ素子を用いて
構成され、基準電流と等しい負荷電流を独立した電位に
ある負荷抵抗に供給する定電流源回路を組み合わせたカ
レントミラー回路を複数個並列に接続してなり、アナロ
グ電流演算回路において、更に詳しくは、アナログ電流
の加算及び減算のうち一方をのうち一方ををおこなうア
ナログ電流減算回路において、３つの回路ブロックから
構成され、第１の回路ブロック（４）は、１個のカレン
トミラー回路及び第１の電流入力端子（１）から構成さ
れ、該第１の電流入力端子（１）は該カレントミラー回
路の電流入力端に接続されており、第２の回路ブロック
（５）は、第１の回路ブロック（４）のカレントミラー
回路に用いたトランジスタの導伝特性（Ｐ型またはＮ
型）とは反対の導伝特性（Ｐ型に対してはＮ型、同様に
Ｎ型に対してはＰ型）を示すn個のカレントミラー回路
（M1,…,Mn）及び第２の電流入力端子（２）から構成さ
れ、該カレントミラー回路M1,…,Mnの各電流出力端が共
通に第１回路ブロック（４）のカレントミラー回路の電
流出力端接続され、該カレントミラー回路M1,…,Mnは、
ゲート又はベースを電流入力端とし、該電流入力端を共
通にし、デジタル信号で電流が流れなくする手段を有
し、該カレントミラー回路M1,…,Mnの該共通電流入力端
には第２の電流入力端子（２）が接続されており、第３
回路ブロック（６）は、第２回路ブロック（５）のカレ
ントミラー回路に用いたトランジスタの導伝特性（Ｐ型
またはＮ型）と同じの導伝特性（Ｐ型に対してはＰ型、
同様にＮ型に対してはＮ型）を示す１個のカレントミラ
ー回路及び電流出力端子（３）から構成され、該カレン
トミラー回路の電流出力端には該電流出力端子（３）が
接続され、該カレントミラー回路の電流入力端には、第
１回路ブロック（４）のカレントミラー回路の電流出力
端及びカレントミラー回路M1,…,Mnの共通出力端とが共
通に接続されていることを特徴とする電流減算回路に存
ずる。
構成され、基準電流と等しい負荷電流を独立した電位に
ある負荷抵抗に供給する定電流源回路を組み合わせたカ
レントミラー回路を複数個並列に接続してなり、アナロ
グ電流演算回路において、更に詳しくは、アナログ電流
の加算及び減算のうち一方をのうち一方ををおこなうア
ナログ電流減算回路において、３つの回路ブロックから
構成され、第１の回路ブロック（４）は、１個のカレン
トミラー回路及び第１の電流入力端子（１）から構成さ
れ、該第１の電流入力端子（１）は該カレントミラー回
路の電流入力端に接続されており、第２の回路ブロック
（５）は、第１の回路ブロック（４）のカレントミラー
回路に用いたトランジスタの導伝特性（Ｐ型またはＮ
型）とは反対の導伝特性（Ｐ型に対してはＮ型、同様に
Ｎ型に対してはＰ型）を示すn個のカレントミラー回路
（M1,…,Mn）及び第２の電流入力端子（２）から構成さ
れ、該カレントミラー回路M1,…,Mnの各電流出力端が共
通に第１回路ブロック（４）のカレントミラー回路の電
流出力端接続され、該カレントミラー回路M1,…,Mnは、
ゲート又はベースを電流入力端とし、該電流入力端を共
通にし、デジタル信号で電流が流れなくする手段を有
し、該カレントミラー回路M1,…,Mnの該共通電流入力端
には第２の電流入力端子（２）が接続されており、第３
回路ブロック（６）は、第２回路ブロック（５）のカレ
ントミラー回路に用いたトランジスタの導伝特性（Ｐ型
またはＮ型）と同じの導伝特性（Ｐ型に対してはＰ型、
同様にＮ型に対してはＮ型）を示す１個のカレントミラ
ー回路及び電流出力端子（３）から構成され、該カレン
トミラー回路の電流出力端には該電流出力端子（３）が
接続され、該カレントミラー回路の電流入力端には、第
１回路ブロック（４）のカレントミラー回路の電流出力
端及びカレントミラー回路M1,…,Mnの共通出力端とが共
通に接続されていることを特徴とする電流減算回路に存
ずる。
【０００８】［２］ 半導体トランジスタ素子を用いて
構成され、基準電流と等しい負荷電流を独立した電位に
ある負荷抵抗に供給する定電流源回路を組み合わせたカ
レントミラー回路を複数個並列に接続してなり、アナロ
グ電流演算回路において、更に詳しくは、アナログ電流
の加算及び減算のうち一方をのうち一方ををおこなうア
ナログ電流減算回路において、３つの回路ブロックから
構成され、第１の回路ブロック（４）は、１個のカレン
トミラー回路及び第１の電流入力端子（１）から構成さ
れ、該第１の電流入力端子（１）は該カレントミラー回
路の電流入力端に接続されており、第２の回路ブロック
（５）は、第１の回路ブロック（４）のカレントミラー
回路に用いたトランジスタの導伝特性（Ｐ型またはＮ
型）とは反対の導伝特性（Ｐ型に対してはＮ型、同様に
Ｎ型に対してはＰ型）を示すn個のカレントミラー回路
（M1,…,Mn）及び第２の電流入力端子（２）から構成さ
れ、該カレントミラー回路M1,…,Mnの各電流出力端が共
通に第１回路ブロック（４）のカレントミラー回路の電
流出力端接続され、該カレントミラー回路M1,…,Mnは、
ゲート又はベースを電流入力端とし、該電流入力端を共
通にし、デジタル制御信号b1,…,bnにより切換えること
のでき、biが“１”であれば電流入力端側、ｂiが
“０”であれば負電源側に切換えることのできるスイッ
チS1,…,Snを有し、該カレントミラー回路M1,…,Mnの該
共通電流入力端には第２の電流入力端子（２）が接続さ
れており 、第３回路ブロック（６）は、第２回路ブロ
ック（５）のカレントミラー回路に用いたトランジスタ
の導伝特性（Ｐ型またはＮ型）と同じの導伝特性（Ｐ型
に対してはＰ型、同様にＮ型に対してはＮ型）を示す１
個のカレントミラー回路及び電流出力端子（３）から構
成され、該カレントミラー回路の電流出力端には該電流
出力端子（３）が接続され、該カレントミラー回路の電
流入力端には、第１回路ブロック（４）のカレントミラ
ー回路の電流出力端及びカレントミラー回路M1,…,Mnの
共通出力端とが共通に接続されていることを特徴とする
電流減算回路に存ずる。
構成され、基準電流と等しい負荷電流を独立した電位に
ある負荷抵抗に供給する定電流源回路を組み合わせたカ
レントミラー回路を複数個並列に接続してなり、アナロ
グ電流演算回路において、更に詳しくは、アナログ電流
の加算及び減算のうち一方をのうち一方ををおこなうア
ナログ電流減算回路において、３つの回路ブロックから
構成され、第１の回路ブロック（４）は、１個のカレン
トミラー回路及び第１の電流入力端子（１）から構成さ
れ、該第１の電流入力端子（１）は該カレントミラー回
路の電流入力端に接続されており、第２の回路ブロック
（５）は、第１の回路ブロック（４）のカレントミラー
回路に用いたトランジスタの導伝特性（Ｐ型またはＮ
型）とは反対の導伝特性（Ｐ型に対してはＮ型、同様に
Ｎ型に対してはＰ型）を示すn個のカレントミラー回路
（M1,…,Mn）及び第２の電流入力端子（２）から構成さ
れ、該カレントミラー回路M1,…,Mnの各電流出力端が共
通に第１回路ブロック（４）のカレントミラー回路の電
流出力端接続され、該カレントミラー回路M1,…,Mnは、
ゲート又はベースを電流入力端とし、該電流入力端を共
通にし、デジタル制御信号b1,…,bnにより切換えること
のでき、biが“１”であれば電流入力端側、ｂiが
“０”であれば負電源側に切換えることのできるスイッ
チS1,…,Snを有し、該カレントミラー回路M1,…,Mnの該
共通電流入力端には第２の電流入力端子（２）が接続さ
れており 、第３回路ブロック（６）は、第２回路ブロ
ック（５）のカレントミラー回路に用いたトランジスタ
の導伝特性（Ｐ型またはＮ型）と同じの導伝特性（Ｐ型
に対してはＰ型、同様にＮ型に対してはＮ型）を示す１
個のカレントミラー回路及び電流出力端子（３）から構
成され、該カレントミラー回路の電流出力端には該電流
出力端子（３）が接続され、該カレントミラー回路の電
流入力端には、第１回路ブロック（４）のカレントミラ
ー回路の電流出力端及びカレントミラー回路M1,…,Mnの
共通出力端とが共通に接続されていることを特徴とする
電流減算回路に存ずる。
【０００９】［３］ 半導体トランジスタ素子を用いて
構成され、基準電流と等しい負荷電流を独立した電位に
ある負荷抵抗に供給する定電流源回路を組み合わせたカ
レントミラー回路を複数個並列に接続してなり、アナロ
グ電流演算回路において、更に詳しくは、アナログ電流
の加算及び減算のうち一方をのうち一方ををおこなうア
ナログ電流減算回路において、３つの回路ブロックから
構成され、第１の回路ブロック（４）は、１個のカレン
トミラー回路及び第１の電流入力端子（１）から構成さ
れ、該第１の電流入力端子（１）は該カレントミラー回
路の電流入力端に接続されており、第２の回路ブロック
（５）は、第１の回路ブロック（４）のカレントミラー
回路に用いたトランジスタの導伝特性（Ｐ型またはＮ
型）とは反対の導伝特性（Ｐ型に対してはＮ型、同様に
Ｎ型に対してはＰ型）を示すn個のカレントミラー回路
（M1,…,Mn）及び第２の電流入力端子（２）から構成さ
れ、該カレントミラー回路M1,…,Mnの各電流出力端が共
通に第１回路ブロック（４）のカレントミラー回路の電
流出力端接続され、該カレントミラー回路M1,…,Mnは、
ゲート又はベースを電流入力端とし、該電流入力端を共
通にし、デジタル信号で電流が流れなくする手段を有
し、該カレントミラー回路M1,…,Mnの該共通電流入力端
には第２の電流入力端子（２）が接続されており 、第
３回路ブロック（６）は、第２回路ブロック（５）のカ
レントミラー回路に用いたトランジスタの導伝特性（Ｐ
型またはＮ型）と反対の導伝特性（Ｐ型に対してはＮ
型、同様にＮ型に対してはＰ型）を示す１個のカレント
ミラー回路及び電流出力端子（３）から構成され、該カ
レントミラー回路の電流出力端には該電流出力端子
（３）が接続され、該カレントミラー回路の電流入力端
には、第１回路ブロック（４）のカレントミラー回路の
電流出力端及びカレントミラー回路M1,…,Mnの共通出力
端とが共通に接続されていることを特徴とする電流減算
回路に存ずる。
構成され、基準電流と等しい負荷電流を独立した電位に
ある負荷抵抗に供給する定電流源回路を組み合わせたカ
レントミラー回路を複数個並列に接続してなり、アナロ
グ電流演算回路において、更に詳しくは、アナログ電流
の加算及び減算のうち一方をのうち一方ををおこなうア
ナログ電流減算回路において、３つの回路ブロックから
構成され、第１の回路ブロック（４）は、１個のカレン
トミラー回路及び第１の電流入力端子（１）から構成さ
れ、該第１の電流入力端子（１）は該カレントミラー回
路の電流入力端に接続されており、第２の回路ブロック
（５）は、第１の回路ブロック（４）のカレントミラー
回路に用いたトランジスタの導伝特性（Ｐ型またはＮ
型）とは反対の導伝特性（Ｐ型に対してはＮ型、同様に
Ｎ型に対してはＰ型）を示すn個のカレントミラー回路
（M1,…,Mn）及び第２の電流入力端子（２）から構成さ
れ、該カレントミラー回路M1,…,Mnの各電流出力端が共
通に第１回路ブロック（４）のカレントミラー回路の電
流出力端接続され、該カレントミラー回路M1,…,Mnは、
ゲート又はベースを電流入力端とし、該電流入力端を共
通にし、デジタル信号で電流が流れなくする手段を有
し、該カレントミラー回路M1,…,Mnの該共通電流入力端
には第２の電流入力端子（２）が接続されており 、第
３回路ブロック（６）は、第２回路ブロック（５）のカ
レントミラー回路に用いたトランジスタの導伝特性（Ｐ
型またはＮ型）と反対の導伝特性（Ｐ型に対してはＮ
型、同様にＮ型に対してはＰ型）を示す１個のカレント
ミラー回路及び電流出力端子（３）から構成され、該カ
レントミラー回路の電流出力端には該電流出力端子
（３）が接続され、該カレントミラー回路の電流入力端
には、第１回路ブロック（４）のカレントミラー回路の
電流出力端及びカレントミラー回路M1,…,Mnの共通出力
端とが共通に接続されていることを特徴とする電流減算
回路に存ずる。
【００１０】
【作用】第２回路ブロック（５）のカレントミラー回路
M1,…,Mnをオン／オフすることで、第２回路ブロック
（５）に Ｉin−nＩr（nはディジタル入力を数値化した数） の電流を流し、アナログ出力電流として、 Ｉin−nＩr を得るものである。
M1,…,Mnをオン／オフすることで、第２回路ブロック
（５）に Ｉin−nＩr（nはディジタル入力を数値化した数） の電流を流し、アナログ出力電流として、 Ｉin−nＩr を得るものである。
【００１１】
【実施例】本発明を図面を参照して説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】第１の電流入力端子１に入力される電流を
Ｉinとし、第２の電流入力端子２に入力される電流をＩ
rとする。３は電流出力端子である。
Ｉinとし、第２の電流入力端子２に入力される電流をＩ
rとする。３は電流出力端子である。
【００１４】ここで第１回路ブロック４のカレントミラ
ー回路の電流ゲインをＡ0とする。また、第２回路ブロ
ック５のカレントミラー回路M1,…,Mnの電流ゲインをＡ
1,…,Ａnとする。このとき、第１回路ブロック４のカレ
ントミラー回路の出力端には、 Ａ0Ｉin の電流が流れる。b1,…,bnはデジタル制御信号である。
該デジタル制御信号で制御されカレントミラートランジ
スタM1,…,Mnは、biが論理的に“１”であれば物理的に
オン、まったく同様にして“０”であればオフとなる。
ー回路の電流ゲインをＡ0とする。また、第２回路ブロ
ック５のカレントミラー回路M1,…,Mnの電流ゲインをＡ
1,…,Ａnとする。このとき、第１回路ブロック４のカレ
ントミラー回路の出力端には、 Ａ0Ｉin の電流が流れる。b1,…,bnはデジタル制御信号である。
該デジタル制御信号で制御されカレントミラートランジ
スタM1,…,Mnは、biが論理的に“１”であれば物理的に
オン、まったく同様にして“０”であればオフとなる。
【００１５】したがって、n個のカレントミラー回路M1,
…,Mnの出力電流の和Ｉ2は、
…,Mnの出力電流の和Ｉ2は、
【００１６】
【数１】
【００１７】したがって、第３回路ブロック６のカレン
トミラー回路には、
トミラー回路には、
【００１８】
【数２】
【００１９】の電流が入力される。
【００２０】このとき、出力電流として、
【００２１】
【数３】
【００２２】が出力される。
【００２３】このとき， Ａ1＝Ａ2＝…＝Ａn＝１ であれば（４）式は，
【００２４】
【数４】
【００２５】となり、入力電流のＡ倍から（ｂiが
“１”である個数）×Ｉrの電流を減算してＡn+1倍して
出力する回路となっている。
“１”である個数）×Ｉrの電流を減算してＡn+1倍して
出力する回路となっている。
【００２６】また、Ａiが２進の重み付けをされている
場合、たとえば、 Ａ1＝１、Ａ2＝２1、Ａ3＝２2、Ａ4＝２3…、Ａn＝２
ｎ−１ である場合、 （nビットの２進数に応じた値）×Ir の電流を減算することになる。
場合、たとえば、 Ａ1＝１、Ａ2＝２1、Ａ3＝２2、Ａ4＝２3…、Ａn＝２
ｎ−１ である場合、 （nビットの２進数に応じた値）×Ir の電流を減算することになる。
【００２７】また、電流の制御は図２に示した第２の実
施例で、デジタル制御信号b1,…,bnによりスイッチS1,
…,Snを切換えることでも実現できる。このときbiが
“１”であれば電流入力端側、biが“０”であれば負電
源側にスイッチSiを切換えることで図１と同様な機能が
実現できる。
施例で、デジタル制御信号b1,…,bnによりスイッチS1,
…,Snを切換えることでも実現できる。このときbiが
“１”であれば電流入力端側、biが“０”であれば負電
源側にスイッチSiを切換えることで図１と同様な機能が
実現できる。
【００２８】図１および図２の実施例において（４）式
であらわされる電流が出力されるのは（４）式の右辺が
正のときであり、｛bi｝に対して所定の演算が実行され
るのは、
であらわされる電流が出力されるのは（４）式の右辺が
正のときであり、｛bi｝に対して所定の演算が実行され
るのは、
【００２９】
【数５】
【００３０】のときである。
【００３１】そうでないときには電流は出力されない。
【００３２】図１および図２の実施例は入力電流からデ
ジタル制御された電流値を減算する回路であったが、逆
にデジタル制御された電流値から入力電流を減算するた
めには、図３に示した第３の実施例で対応できる。
ジタル制御された電流値を減算する回路であったが、逆
にデジタル制御された電流値から入力電流を減算するた
めには、図３に示した第３の実施例で対応できる。
【００３３】この実施例では、出力電流Ｉoutは
【００３４】
【数６】
【００３５】となることは容易にわかる。
【００３６】以上述べたように本発明によれば、入力電
流とディジタル制御された電流との減算を行うことがで
きるカレントミラーを用いた減算回路を提供することが
できる。
流とディジタル制御された電流との減算を行うことがで
きるカレントミラーを用いた減算回路を提供することが
できる。
【００３７】このとき、（４）式で、 Ａ0=Ａn+1=１ とすれば、入力電流とディジタル制御された電流との減
算結果を実行する。また、 Ａ0=１，Ａn+1=ａ とすれば、入力電流とディジタル制御された電流との減
算結果をａ倍する乗算機能を付加することができる。
算結果を実行する。また、 Ａ0=１，Ａn+1=ａ とすれば、入力電流とディジタル制御された電流との減
算結果をａ倍する乗算機能を付加することができる。
【００３８】また、 Ａ0=ｂ, Ａn+1=１ とすれば、入力電流をc倍した電流とデジタル制御され
た電流との減算結果をd倍する機能を付加できる。この
ように、本発明では、入力電流とデジタル制御された電
流との単純な減算だけでなく、各種の定数倍する機能を
容易に付加することができる。
た電流との減算結果をd倍する機能を付加できる。この
ように、本発明では、入力電流とデジタル制御された電
流との単純な減算だけでなく、各種の定数倍する機能を
容易に付加することができる。
【００３９】
【発明の効果】本発明によれば、入力電流とデジタル制
御された電流との減算を行なうことができるカレントミ
ラーを用いた減算回路を提供することができる。また、
入力電流や出力電流を定数倍する機能も付加することが
できる。
御された電流との減算を行なうことができるカレントミ
ラーを用いた減算回路を提供することができる。また、
入力電流や出力電流を定数倍する機能も付加することが
できる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】従来例を示す回路図である。
１ 第１の電流入力端子 ２ 第２の電流入力端子 ３ 電流出力端子 ４ 第１回路ブロック ５ 第２回路ブロック M1,…,Mn 第２回路ブロックのカレントミラー回路 ６ 第３回路ブロック
Claims (3)
- 【請求項１】 半導体トランジスタ素子を用いて構成さ
れ、基準電流と等しい負荷電流を独立した電位にある負
荷抵抗に供給する定電流源回路を組み合わせたカレント
ミラー回路を複数個並列に接続してなり、アナログ電流
演算回路において、更に詳しくは、アナログ電流の加算
及び減算のうち一方をのうち一方ををおこなうアナログ
電流減算回路において、 ３つの回路ブロックから構成され、 前記第１の回路ブロックは、 １個のカレントミラー回路及び第１の電流入力端子から
構成され、該第１の電流入力端子は該カレントミラー回
路の電流入力端に接続されており 、 前記第２の回路ブロックは、 前記第１の回路ブロックのカレントミラー回路に用いた
トランジスタの導伝特性（Ｐ型またはＮ型）とは反対の
導伝特性（Ｐ型に対してはＮ型、同様にＮ型に対しては
Ｐ型）を示すn個のカレントミラー回路（M1,…,Mn）及
び第２の電流入力端子から構成され、 該カレントミラー回路M1,…,Mnの各電流出力端が共通に
前記第１回路ブロックのカレントミラー回路の電流出力
端接続され、 該カレントミラー回路M1,…,Mnは、ゲート又はベースを
電流入力端とし、該電流入力端を共通にし、デジタル信
号で電流が流れなくする手段を有し、 該カレントミラー回路M1,…,Mnの該共通電流入力端には
第２の電流入力端子が接続されており 、 第３回路ブロックは、 前記第２回路ブロックのカレントミラー回路に用いたト
ランジスタの導伝特性（Ｐ型またはＮ型）と同じの導伝
特性（Ｐ型に対してはＰ型、同様にＮ型に対してはＮ
型）を示す１個のカレントミラー回路及び電流出力端子
から構成され、 該カレントミラー回路の電流出力端には該電流出力端子
が接続され、 該カレントミラー回路の電流入力端には、前記第１回路
ブロックのカレントミラー回路の電流出力端及び前記カ
レントミラー回路M1,…,Mnの前記共通出力端とが共通に
接続されていることを特徴とする電流減算回路。 - 【請求項２】 半導体トランジスタ素子を用いて構成さ
れ、基準電流と等しい負荷電流を独立した電位にある負
荷抵抗に供給する定電流源回路を組み合わせたカレント
ミラー回路を複数個並列に接続してなり、アナログ電流
演算回路において、更に詳しくは、アナログ電流の加算
及び減算のうち一方をのうち一方ををおこなうアナログ
電流減算回路において、 ３つの回路ブロックから構成され、 前記第１の回路ブロックは、 １個のカレントミラー回路及び第１の電流入力端子から
構成され、該第１の電流入力端子は該カレントミラー回
路の電流入力端に接続されており 、 前記第２の回路ブロックは、 前記第１の回路ブロックのカレントミラー回路に用いた
トランジスタの導伝特性（Ｐ型またはＮ型）とは反対の
導伝特性（Ｐ型に対してはＮ型、同様にＮ型に対しては
Ｐ型）を示すn個のカレントミラー回路（M1,…,Mn）及
び第２の電流入力端子から構成され、 該カレントミラー回路M1,…,Mnの各電流出力端が共通に
前記第１回路ブロックのカレントミラー回路の電流出力
端接続され、 該カレントミラー回路M1,…,Mnは、ゲート又はベースを
電流入力端とし、該電流入力端を共通にし、デジタル制
御信号b1,…,bnにより切換えることのでき、biが“１”
であれば電流入力端側、biが“０”であれば負電源側に
切換えることのできるスイッチS1,…,Snを有し、 該カレントミラー回路M1,…,Mnの該共通電流入力端には
第２の電流入力端子が接続されており 、 第３回路ブロックは、 前記第２回路ブロックのカレントミラー回路に用いたト
ランジスタの導伝特性（Ｐ型またはＮ型）と同じの導伝
特性（Ｐ型に対してはＰ型、同様にＮ型に対してはＮ
型）を示す１個のカレントミラー回路及び電流出力端子
から構成され、 該カレントミラー回路の電流出力端には該電流出力端子
が接続され、 該カレントミラー回路の電流入力端には、前記第１回路
ブロックのカレントミラー回路の電流出力端及び前記カ
レントミラー回路M1,…,Mnの前記共通出力端とが共通に
接続されていることを特徴とする電流減算回路。 - 【請求項３】 半導体トランジスタ素子を用いて構成さ
れ、基準電流と等しい負荷電流を独立した電位にある負
荷抵抗に供給する定電流源回路を組み合わせたカレント
ミラー回路を複数個並列に接続してなり、アナログ電流
演算回路において、更に詳しくは、アナログ電流の加算
及び減算のうち一方をのうち一方ををおこなうアナログ
電流減算回路において、 ３つの回路ブロックから構成され、 前記第１の回路ブロックは、 １個のカレントミラー回路及び第１の電流入力端子から
構成され、該第１の電流入力端子は該カレントミラー回
路の電流入力端に接続されており 、 前記第２の回路ブロックは、 前記第１の回路ブロックのカレントミラー回路に用いた
トランジスタの導伝特性（Ｐ型またはＮ型）とは反対の
導伝特性（Ｐ型に対してはＮ型、同様にＮ型に対しては
Ｐ型）を示すn個のカレントミラー回路（M1,…,Mn）及
び第２の電流入力端子から構成され、 該カレントミラー回路M1,…,Mnの各電流出力端が共通に
前記第１回路ブロックのカレントミラー回路の電流出力
端接続され、 該カレントミラー回路M1,…,Mnは、ゲート又はベースを
電流入力端とし、該電流入力端を共通にし、デジタル信
号で電流が流れなくする手段を有し、 該カレントミラー回路M1,…,Mnの該共通電流入力端には
第２の電流入力端子が接続されており 、 第３回路ブロックは、 前記第２回路ブロックのカレントミラー回路に用いたト
ランジスタの導伝特性（Ｐ型またはＮ型）と反対の導伝
特性（Ｐ型に対してはＮ型、同様にＮ型に対してはＰ
型）を示す１個のカレントミラー回路及び電流出力端子
から構成され、 該カレントミラー回路の電流出力端には該電流出力端子
が接続され、 該カレントミラー回路の電流入力端には、前記第１回路
ブロックのカレントミラー回路の電流出力端及び前記カ
レントミラー回路M1,…,Mnの前記共通出力端とが共通に
接続されていることを特徴とする電流減算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14389693A JPH075208A (ja) | 1993-06-15 | 1993-06-15 | 電流減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14389693A JPH075208A (ja) | 1993-06-15 | 1993-06-15 | 電流減算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH075208A true JPH075208A (ja) | 1995-01-10 |
Family
ID=15349578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14389693A Pending JPH075208A (ja) | 1993-06-15 | 1993-06-15 | 電流減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH075208A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011058986A (ja) * | 2009-09-11 | 2011-03-24 | Yamaha Corp | 電流差分回路及び最大電流検出回路 |
| JP2011058987A (ja) * | 2009-09-11 | 2011-03-24 | Yamaha Corp | 最小電流検出回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134628A (ja) * | 1983-12-23 | 1985-07-17 | Toshiba Corp | Ａ／ｄ変換器 |
| JPS6239445A (ja) * | 1985-05-04 | 1987-02-20 | シエラー―プラスト・アクチエンゲゼルシャフト | ビンケ−ス |
| JPH02226816A (ja) * | 1989-02-28 | 1990-09-10 | Mitsubishi Electric Corp | アナログ・デジタル変換方式 |
-
1993
- 1993-06-15 JP JP14389693A patent/JPH075208A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134628A (ja) * | 1983-12-23 | 1985-07-17 | Toshiba Corp | Ａ／ｄ変換器 |
| JPS6239445A (ja) * | 1985-05-04 | 1987-02-20 | シエラー―プラスト・アクチエンゲゼルシャフト | ビンケ−ス |
| JPH02226816A (ja) * | 1989-02-28 | 1990-09-10 | Mitsubishi Electric Corp | アナログ・デジタル変換方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011058986A (ja) * | 2009-09-11 | 2011-03-24 | Yamaha Corp | 電流差分回路及び最大電流検出回路 |
| JP2011058987A (ja) * | 2009-09-11 | 2011-03-24 | Yamaha Corp | 最小電流検出回路 |
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