JPS60134628A

JPS60134628A - Ａ／ｄ変換器

Info

Publication number: JPS60134628A
Application number: JP24353183A
Authority: JP
Inventors: Manabu Ishibe; 石部　学
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-12-23
Filing date: 1983-12-23
Publication date: 1985-07-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は変換精度の高い積分型のＡ／Ｄ変換器に関する
。

〔発明の技術的背景とその問題点〕

第１図は従来ｉり知られた２スロ一プ積分型のＡ／Ｄ変
換器の概略構成図である。このＡ／Ｄ変換器は、帰還回
路に積分用のコンデンサ１を設けた差動増幅器２を主体
とする積分器を備え、す７７’　／ｌ／　スイッチ３を
介して所定のサンプリング期間、入力抵抗４を介してア
ナログ信号ｖｉｎを入力すると共に、入力抵抗５を介し
て電＃６から所定のオフセット電圧を入力し、これを前
記コンデンサ１に保持するものとなっている。

尚、図中７は積分器の帰還抵抗であり、前記アナログ信
号Ｖ１ｎは、前記抵抗４，７の抵抗値比で決定される定
数を乗じた電圧値に、抵抗５゜７の抵抗値比で決定され
る定数を乗じたオフセット電圧を加算した値として前記
コンデンサ１に保持される。また上記オフセット電圧は
、アナログ信号の入力中心レベルをシフトする為のもの
である。

しかして、前記コンデンサ１に入力アナログ電圧に相当
した値が保持されると、前記サンプルスイッチ３がＯＦ
Ｆされ、電流スイッチ８，９が順にＯＮされる。゛電流
スイッチ８は、電流源１Ｏからの第１の電流を前記増幅
器２に供給し、また電流スイッチ９は電流源１１からの
第２の電流を増幅器２に供給して前記コンデンサ１に保
持された信号値を積分するものである。このとき、前記
増幅器２の出力（積分値）は、第１および第２の比較器
１２．１３によって、それぞれ所定の参照し々ルと比較
されており、その比較結果は制御回路１４にて監視され
ている。

尚、上記参照レベルは、電源１５が発生する基準電位、
および接地電位として定められている。

上記制御回路１４は、前記第１および第２の電流スイッ
チ８，９の０Ｎ−ＯＦＦを制御して前記第１の電流によ
る積分を積分値が第１の比較器１２による参照し々ルに
達する迄行わせ、その後前記第２の電流による積分を上
記第２の比較器１３による参照レベルに達する迄行わせ
ている。カウンタ１６，１７は、上記第１および第２の
電流による積分時間を、前記制御回路１４の制御の下で
、クロックジェネレータ１８が発生する一定周期のクロ
ック信号を計数することで、それぞれめている。

このとき、前記第２の電流源１１が出力する一定電流値
は、第１の電流源１２が出力する一定電流値の１／２ｎ
　（ｎ　：正の整数）に設定されており、前記カウンタ
１６により第１の電流による積分時間がｍビットのディ
ジタル・データとして、またカウンタ１７により第２の
電流による積分時間がｎビットのディジタル・データと
してめられるようになっている。従って、カウンタ１６
が得るｍビットのディジタル・データは、前記第１およ
び第２の電流の比により、カウンタ１７がめるｎビット
のディジタル・データのＬＳＢに比して２ｎ倍の重みを
持つことになり、結局ことにｍビットの上位データおよ
びｎビットの下位データからなる前記アナログ信号のデ
ィジタル変換結果が得られることになる。

ところで、このように構成されたの変換器において、そ
の変換処理時間を最も短く設定できる条件は、周知のよ
うに（ｍ　＝　ｎ　）のときであり、一般にその動作条
件を上記の如く定めている。ところが、最近ではい変換
器の利用分野が拡がるにつれて、変換ビット数の増大と
、変換精度の向上が強く望まれるようになってきた。こ
のような要求を受けて、前記第１図に示５− す構成のψ変換器の変換ビット数を多くした場合、必然
的に前記第１および第２の電流源の電流比を大きく設定
することが必要となる。

然し乍ら、このような大きな電流比を前記第１および第
２の電流源１０．１１に高精度に設定することは非常に
困難であり、問題があった。

即ち、この種の集積回路化されるＡ／Ｄ変換器にあって
は、電流源の電流値設定は、チップ上に同時集積される
抵抗体のトリミングや、その配置φ組合せ等によって行
われる。しかし、このような調整法にも限界があり、必
要な精度を確保することは甚だ困難である。しかもＩＣ
１！！造工程上で上記調整を行うことは生産効率の低下
を招来する。この為、従来では前記電流比を成る一定値
以下に抑えているが、この結果下位ビット数ｎが制限さ
れ、上位ビ、ｙト数ｍが増大するので、変換処理時間が
長くなると云う問題があった。またこのような問題は３
スロ一プ以上の積分型の変換器にあっては、更に顕著に
我われ１結局変換精度の向上が望めないと云う不６一具合があった。

〔発明の目的〕

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、複数の電流源に対する電流比を
大きく、且つ高精度に設定して、短時間に高精度な変換
処理を可能とする積分型のＡ／Ｄ変換器を提供すること
にある。

〔発明の概要〕

本発明は、複数の電流源を用いてアナログ入力信号を順
に積分し、各電流による積分時間をそれぞれ計数してデ
ィジタル・変換データをめる多段スロープ積分型のい変
換器にあって、前記電流源を電流値可変型の構成とし、
所定のアナログ基準信号に対する前記各電流による積分
を、積分時間を異ならせて行わしめ、これらの各ディジ
タル変換データを相互に比較して前記複数の電流源の電
流比の誤差をめ、これを較正する手段を設けたものであ
る。

〔発明の効果〕

かくして本発明によれば、複数の電流源からの省電流に
よってそれぞれめられる上位ビットデータと下位ビット
データのビット数の組合せを、前記各電流による積分時
間を変更して異ならせて同一のアナログ基準信号に対す
るディジタル変換データをそれぞれめ、これらのデータ
を相互に比較することによって前記複数の電流源の電流
比誤差をめることができる。この情報に従って上記電流
源の電流値を較正し、前記積分時間を異ならせてめられ
るディジタル変換データが相互に等しくなるようにする
ことにより、ここに上記電流比を高精度に設定すること
が可能となる。

これ故、変換ビット数が大きい場合であっても、上記電
流比を高精度に設定し、精度の高いディジタル変換を高
速度に行うことが可能となる。しかも従来のようにチッ
プ上の抵抗体をトリミング調整する等の工程が不要なの
で、その生産性が高い。また、温度変化や電源電圧変動
等に起因して電流比が変動した場合であっても、これを
効果的に較正することができるので、常に安定にＡ／Ｄ
変換処理を高精度に行うことができる。更には多段スロ
ープ積分型のい変換器を構成する場合であっても、各段
の電流比をそれぞれ高精度に設定し得るので、結局、変
換ビット数の多い場合であっても、高速に、且つ精度良
＜　Ａ／Ｄ変換を行い得る等の実用上多大なる効果が奏
せられる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例につき説明する
。

第２図は実施例に係るの変換器の概略構成図であり、第
１図に示す従来のの変換器と同一構成部分には同一符号
を付して示しである。

このＡ／ｌ）変換器が特徴とするところは、第１の電流
源１０が電流可変型のもので構成され、且つ制御回路１
４が前記比較器１２．１３の出力のみならずカウンタ１
６の計数値をも入力して前記電流スイッチ８，９０オン
・オフ（切替タイミング）を制御する構成となっている
点である。

９− また下位ビット計数用のカウンタ１７の桁上り出力は、
前記カウンタ１６または新たに設けられたカウンタ１９
により計数されるようになっており、これらの各カウン
タ１６．１７゜１９の各計数値（ディジタルデータ）は
、演算器２Ｏにそれぞれ与えられる。この演算器２０は
、一定のアナログ基準信号の入力条件下で、後述するよ
うに前記制御回路１４が電流スイ。

チ８，９の切替えタイミングを異らせたときに前記カウ
ンタ１６，１７，１９に得られるディジタル・データを
相互に比較して、前記電流源１０．１１が出力する電流
の電流比誤差をめるものである。この演算器２０でめら
れる電流比誤差に従って、電流制御回路２１は、前記第
１の電流源１０の電流値を可変調整している。

次にこのように構成されたＡ／Ｄ変換器の動作につき説
明する。

アナログ信号ｖｉｎに対するディジタル変換処理は、第
１図に示す従来のＡ／Ｄ変換器と全く同様にして行われ
る。しかして、とのＡ／Ｄ変換器１０− における電流源１０．１１の電流比の較正処理は、その
入力端子に一定電圧からなる所定のアナログ基準信号ｖ
Ｒを入力して行われる。

今、上記アナログ基準信号ｖ１１を入力してサンプル・
スイッチ３を所定のサンプリング期間導通させると、コ
ンデンサ１には、上記アナログ基準信号ｖＲとオフセッ
ト電圧とによって定まる電圧（−Ｖ。）が第３図中、特
性ａに示す如く光電・保持される。このコンデンサ１の
充電電圧は、前記各抵抗４，５．７の比、およびコンデ
ンサ１の容量によって定まる回路定数に従って、電圧値
（−Ｖ。）に漸近し、前記所定のサンプリング期間にお
いて、前記アナログ基準電圧Ｖρ電圧値に対応した上記
電圧値（−Ｖｏ）に達する。

このようにして入力保持されるアナログ基準電圧（Ｖｏ
）に対して、先ず通常のディジタル変換動作が行われる
。即ち、制御回路１４の制御の下で電流スイッチ８が導
通され、電流源１０からの電流■１を用いた前記アナロ
グ基準電圧（−Ｖ。）の積分が第３図中、特性すに示す
如く行われる。

そして、この積分処理によって、コンデンサ１の積分値
（積分器の出力）が、電源１５によって定められる参照
レベルに達したとき、比較器１２によりこれを検出して
、制御回路１４はクロックジェネレータ１８の発生する
クロックに同期して前記電流スイッチ８に代えて電流ス
イッチ９を付勢する。この電流スイッチ８，９の切替え
によって、今度は前記電流源１ノからの電流Ｉｓを用い
た積分処理が、第３図中、特性Ｃに示すように前記電流
■１を用いた積分に引続いて行われる。そして、この電
流■８を用いた積分は、前記比較器１３による積分値の
比較検出により、該積分値が零レベルに達する迄、行わ
れる。

このとき、制御回路１４の制御の下で、カウンタ１６は
前記電流■、による積分時間を、りロックジェネレータ
１８からの一層周期ｔｃｋのクロックを計数してめてお
り、またカウンタ１７は前記電流Ｉ８による積分時間を
上記クロックの計数によりめている。尚、このとき前記
電流Ｉ８は、電流■、の約１／２ｎ　に定められており
、カウンタ１７がｎビットの計数を行うものとすると、
カウンタ１７は２ｎ個のクロック計数によって桁上り出
力を発生する。そして、この桁上り出力数Ｎ１は、カウ
ンタ１６に加えられるとともにカウンタ１９により計数
されるようになっている。

しかして、このようなディジタル変換処理が行われたと
きの、カウンタ１６，１７の各計数値をＬｌ、Ｓｌ　と
し、コンデンサ１の容量をＣとした場合、前記アナログ
基準電圧Ｖ。は、次のように示すことができる。

そして、このようにしてめられた各カウンタ１６．１７
，１９の各計数値Ｌ１　ｙ　８１　ｙ　Ｎ１は演算器２
Ｏに与えられると共に、制御回路１４に登録される。

１３− しかるのち、次のステップとして、再度前記アナログ基
準信号ｖ８を入力し、その入力保持されたアナログ基準
電圧Ｖ。の積分処理を、前記電流ＩＬによる積分時間を
異らせて行わしめる。この場合、制御回路１４は、カウ
ンタ１６の計数値が、前回求められた計数値Ｌ１から、
カウンタ１９による計数値を引いた値から、所定の整数
Ｊだけ少い数に達する迄、行わせる。つまり、前記参照
レベルに到達するまでの計数値（積分時間）　ＬＸを得
る以前の（ＬｔＪ）なる計数値を得た時点で、電流スイ
ッチ８，９の切替を行わしめる。従って、第３図中、特
性ｄで示すように、電流Ｉ８による積分開始時刻が早く
なり、またその積分時間が長くなる。そして、この電流
■８　による積分処理も、前記積分値が零に達する照性
われる。

しかして、このときに前記カウンタ１６゜１７．１９に
それぞれ得られる計数値をＬ２゜８２、Ｎ２とすると、
前記アナログ基準電圧Ｖ。は同様にして次のように示さ
れる。

１４− Ｖｏ−”（（Ｌ２　Ｎ＋）１１＋（８ｇ＋２”Ｎ２）Ｉ
Ｂ）−・・（２）にこで、電流■１による積分期間は、Ｌ２−Ｎ２　＝　Ｌｔ　−Ｎｌ　−Ｊなる関係を有することから、前記第（２）式は次のよう
に整理することができる。

ｖｏ””Ｊ（Ｌｔ　Ｎｌ　Ｊ）ＩＬ十（Ｓ２＋２°・Ｎ
ｚ）　Ｉ　Ｂ　）　・−”　（３）しかして、このよう
にしてめられる上記第（１）（３）式は、共に同じアナ
ログ基準信号ｖＲについてめられたものであるから、こ
れらの間に等号が成立することになる。従って、これら
の関係から、前記電流ＩＬ、Ｉ、の比を次のようにめる
ことができる。

前記演算器２θは、このような電流比をめ、その値と、
本来設定すべき電流比２ｎとを比較参照して、電流比誤
差を算出している。この電流比誤差に基づいて、前記電
流源１Ｏの電流値が調整され、その較正が行われる。

第４図は電流源１０．１１の構成例を示すもので、例え
ばベースを固定バイアスされたトランジスタＴＲとエミ
ッタ抵抗Ｒ０とからなる単位電流源を複数個用いて構成
される。そして、第１の電流源１０は、例えばディジタ
ル変換データのＬＳＢに相当した単位電流源を（２”−
１−ｋ　）個用い、そのうちの２に個をスイッチＳＷを
介して選択的に働かせるように構成される。

かくして、このように構成された電流源１０゜１１によ
れば、第１の電流源１０の電流を電流源１１の電流値単
位で調整することが可能となるので、結局その電流比を
（１／２ｎ±１）の精度で高精度に定めることが可能と
なる。

以上のように、本実施例に係るＡ７’Ｄ変換器によれば
、２つの電流ＩＬ、　Ｉ、を用いた積分処理の積分時間
を異らせたときにめられるディジタル変換結果から、上
記電流の比をめ、更にその誤差をめて電流値を較正する
ので、所望とする電流比を高精度に設定することができ
る。

これ故、精度の高いディジタル変換が可能となる。また
上位ビット数と下位ビット数を等しくし、電流比が大き
くなった場合でも、その精度を高めることができるので
、結局高精度なディジタル変換を高速に行うことが可能
となる。更には温度変化等に起因してい変換器の動作特
性が変動した場合であっても、これによる電流比変動を
較正できるので、常に信頼性の高いディジタル変換を安
定に行うことができる等の実用上多大なる効果が奏せら
れる。

尚、本発明は上記実施例にのみ限定されるものではない
。例えば第３図に示す如く構成される３スロ一プ積分型
ＯＡ／Ｄ変換器についても同様に実施することができる
。この３スロ一グ積分型のい変換器は、３つの電流ＩＬ
、ＩＭ、Ｉ８　を用いて第６図に示す如く積分動作する
ものであり、電流スイッチ２２、電流ＩＭを出力する電
流源２３、その電流ＩＭによる積分時間を計数するカウ
ンタ２４と、その桁上りカウンタ２５を加えて構成され
る。また図中２６は、電源２７が発生する参照レベルと
積分値出力とを比較する比較器である。

ここで、前記電流ＩＬ、　Ｉつ、■８は、上位ビット、
中位ビット、下位ビットのディジタル変換をそれぞれ行
う為の積分処理に用いられるもので、例えば電流■つは
、電流■、の”／２ｔＫ、”！　タＭ、　Ｒ■８は電流
■つの１／２ｐにそれぞれ設定される。そして、これら
の各積分時間の計数により、カウンタ１６，２４，１７
にはにビット、ｔビット、ｐビットのディジタルデータ
がそれぞれ得られるようになっている。

しかして、このように構成されたい変換器において、前
記比較器１２，１３．２６による積分値のレベル検出に
基づく電流スイッチ８゜９．２２の切替えによって行わ
れる積分動作時に、カウンタ１６，２４．１７に得られ
る計数値をＬｌ　、Ｍｌ、Ｓｌとし、桁上げカウンタ２
５゜１９に得られる計数値をに１．Ｎ１　としたとき、
前記アナログ基準電圧Ｖ。は次のように示される。

＋（Ｓ１＋２９−Ｎ１）　Ｉ　、　）・・（５）しかる
のち、電流■、から電流ＩＭへの切替タイミングを、５
１個のクロ、り分だけ先に行わしめ、且つ電流■つから
電流Ｉ８への切替タイミングを前回のタイミングから０
１個のクロック分だけ先に行わしめて、同様に各計数値
を得る。更に同様にして、前記切替タイミングをクロッ
ク数にして５２個、および６２個分異ならせたときの、
各計数値をそれぞれめる。このような動作時におけるア
ナログ基準電圧Ｖ。との関係は次のようになる。

＋（Ｓ２＋２ｐ−Ｎ２）Ｉｓ）　・・・・・・（６）こ
れらの関係により、前述した実施例と同様に、電流■８
の電流■１および電流■ＭＫ対する電流比としてめるこ
とができる。これ故、この結果を用いて、電流源１０．
２３の電流値を較正し、それらの間の電流比を高精度に
設定することが可能となる。

更には、４スロ一７″積分型のＡ／Ｄ変換器にあっても
、同様にして電流比を高精度に設定することができるこ
とは、云うまでもない。

その他、本発明はその要旨を逸脱しない範囲で種々変形
して実施することができる。

【図面の簡単な説明】

第１図は従来のめ変換器の概略構成図、第２図は本発明
の一実施例に係るめ変換器の概略構成図、第３図は実施
例における積分動作を示す図、第４図は電流源の構成例
を示す図、第５図は３スロ一グ積分型の変換器における
本発明の実施例を示す図、第６図は第５図に示すの変換
器の積分動作を示す図である。１−・コンデンサ、２・・・差動増幅器、３・・・サン
プルスイッチ、８，９，２２・・・電流スイッチ、１０
．１１．２３・・・電流源、１２．１３．２６・・・比
較器、１４・・・制御回路、１６，１７．２４・・・カ
ウンタ、１９．２５・・・桁上リカウンタ、１８・・・
クロックジェネレータ、２０・・・演算回路、２１・・
・電流制御回路。出願人代理人　弁理士　鈴　江　武　彦２１−

Claims

【特許請求の範囲】

（１）所定のサンプリング期間にアナログ信号を入力し
て保持すると共に、複数の電流源からの電流を順に切替
え入力して上記入力保持したアナログ信号値を所定のレ
ベルまで積分する積分器と、この積分器の前記各電流に
よる積分時間をそれぞれ計数する複数のカウンタと、前
記積分器に所定のアナログ基準信号を入力保持させると
共に、この入力保持されたアナログ基準信号値を前記複
数の電流の切替タイミングを異ならせて積分動作させて
上記各電流による積分時間を前記カウンタによりめ、こ
れらの積分時間を相互に比較して前記複数の電流源が供
給する電流値を較正する手段とを具備したことを特徴と
するＡ／Ｄ変換器。
（２）複数の電流源が供給する電流値を較正する手段は
、上記各電流源の電流値の比を２ｎ（ｒ＋　：正の整数
）に設定するものである特許請求の範囲第１項記載のＡ
／Ｄ変換器。
（３）複数の電流源が供給する電流の切替タイミングは
、積分器の積分器レベルが予め定められたレベルに達し
たときに行われるものであって、上記切替タイミングの
可変設定は、上記積分器の積分値レベルが予め定められ
たレベルに達するタイミングを基準として所定の時間を
ずらして設定されるものである特許請求の範囲第１項記
載のＡ／Ｄ変換器。