JPS63189022A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPS63189022A JPS63189022A JP2057087A JP2057087A JPS63189022A JP S63189022 A JPS63189022 A JP S63189022A JP 2057087 A JP2057087 A JP 2057087A JP 2057087 A JP2057087 A JP 2057087A JP S63189022 A JPS63189022 A JP S63189022A
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- bits
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- voltage
- bit
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000003491 array Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル符号に変換するＡ／
Ｄ （アナログ−ディジタル）変換装置に関し、特に高
速の変換が可能で集積回路化に適した構造に関するもの
でおる。
Ｄ （アナログ−ディジタル）変換装置に関し、特に高
速の変換が可能で集積回路化に適した構造に関するもの
でおる。
従来ナログ信号をディジタル符号に高速で変換（Ａ／Ｄ
変換）する装置として全並列形のＡ／Ｄ変換器が知られ
ている。全並列型のＡ／Ｄ変換器は、分解能をＮビット
としたとき２Ｎ個の電圧比較器を用いて変換を行なうも
のでおる。しかし分解能を増加しようとすると、必要と
なる電圧比較器の数が大きくなりすぎて実用的でない。
変換）する装置として全並列形のＡ／Ｄ変換器が知られ
ている。全並列型のＡ／Ｄ変換器は、分解能をＮビット
としたとき２Ｎ個の電圧比較器を用いて変換を行なうも
のでおる。しかし分解能を増加しようとすると、必要と
なる電圧比較器の数が大きくなりすぎて実用的でない。
そこで第２図に示すような直並列比較方式のＡ／Ｄ変換
器が用いられる。このＡ／Ｄ−換器の動作の概要を説明
する。
器が用いられる。このＡ／Ｄ−換器の動作の概要を説明
する。
図において、１は入力アナログ信号（■・）の入力端子
、２は基準電圧（Ｖ ）の入力端子、３はサンプルホ
ールド回路、４はＮビットの全並列形Ａ／Ｄ変換器、５
は全並列形Ａ／Ｄ変換器４よりのＮビット上位ディジタ
ル符号出力、６はＮビットのＤ／Ａ変換器、７は２Ｎの
利得を有する差動増幅器、８は全並列比較方式Ａ／Ｄ変
換器、９は全並列比較方式Ａ／Ｄ変換器８よりの下位デ
ィジタル符号出力である。
、２は基準電圧（Ｖ ）の入力端子、３はサンプルホ
ールド回路、４はＮビットの全並列形Ａ／Ｄ変換器、５
は全並列形Ａ／Ｄ変換器４よりのＮビット上位ディジタ
ル符号出力、６はＮビットのＤ／Ａ変換器、７は２Ｎの
利得を有する差動増幅器、８は全並列比較方式Ａ／Ｄ変
換器、９は全並列比較方式Ａ／Ｄ変換器８よりの下位デ
ィジタル符号出力である。
入力端子１よりの入力アナログ信号（Ｖｉｎ）はサンプ
ルホールド回路３に入力される。サンプルホールド回路
３の出力は上位用のＡ／Ｄ変換変換器４で上位ビットの
Ａ／Ｄ変換を受け、そのディジタル出力端子５に出力さ
れると同時に、Ｄ／Ａ変換器６に加えられる。次に差動
増幅器７でＤ／換器８に加えられ、下位ビットのＡ／Ｄ
変換を受け、下位ディジタル出力端子９より出力される
。
ルホールド回路３に入力される。サンプルホールド回路
３の出力は上位用のＡ／Ｄ変換変換器４で上位ビットの
Ａ／Ｄ変換を受け、そのディジタル出力端子５に出力さ
れると同時に、Ｄ／Ａ変換器６に加えられる。次に差動
増幅器７でＤ／換器８に加えられ、下位ビットのＡ／Ｄ
変換を受け、下位ディジタル出力端子９より出力される
。
しかしながら、上記構成の直並列方式のＡ／Ｄ変換器で
は、入力サンプルホールド回路３、および上位ビットを
得るためのＡ／Ｄ変換器４およびＤ／Ａ変換器６が共に
、最終分解能と等しいかそれ以上の精度、この場合２Ｎ
ビツトの精度を必要とする。さもないと下位ビットのＡ
／Ｄ変換器８の出力コード９の誤差が非常に大きくなっ
てしまうからである。このような制約条件はプリント基
板上に組み立てる場合部品の選択、調製を行なうことに
より解決できるが、全体を集積回路で構成する場合には
、部品の選択や、製作後の調整が不可能であるため、大
幅な歩留りの低下を伴ってしまう。このため集積回路に
は向かなかった。
は、入力サンプルホールド回路３、および上位ビットを
得るためのＡ／Ｄ変換器４およびＤ／Ａ変換器６が共に
、最終分解能と等しいかそれ以上の精度、この場合２Ｎ
ビツトの精度を必要とする。さもないと下位ビットのＡ
／Ｄ変換器８の出力コード９の誤差が非常に大きくなっ
てしまうからである。このような制約条件はプリント基
板上に組み立てる場合部品の選択、調製を行なうことに
より解決できるが、全体を集積回路で構成する場合には
、部品の選択や、製作後の調整が不可能であるため、大
幅な歩留りの低下を伴ってしまう。このため集積回路に
は向かなかった。
この発明は、上記直並列形のＡ／Ｄ変換器の欠点を除去
し、製作後の調整が不要であり、高速かつ高精度のＡ／
Ｄ変換装置を比較的少ないハードウェア量で実現し得る
ようにすることを目的とするものである。
し、製作後の調整が不要であり、高速かつ高精度のＡ／
Ｄ変換装置を比較的少ないハードウェア量で実現し得る
ようにすることを目的とするものである。
本発明のＡ／Ｄ変換装置は、ｎビットのＡ／Ｄ変換を行
なう電荷比較形の第１のＡ／Ｄ変換器と、上記第１のＡ
／Ｄ変換器によるｎビットのＡ／Ｄ変換終了時における
、上記第１のＡ／Ｄ変換器の容量アレイの共通接続端子
の電圧を２ｎ倍に増幅する増幅器と、この増幅器の出力
に対し、ｍビットのＡ／Ｄ変換を行なう並列形の第２の
Ａ／Ｄ変換器とを備え、上記第１のＡ／Ｄ変換器の出力
を上位ｎビットの出力とし、上記第２のＡ／Ｄ変換器の
出力を下位ｍビットの出力とするものである。
なう電荷比較形の第１のＡ／Ｄ変換器と、上記第１のＡ
／Ｄ変換器によるｎビットのＡ／Ｄ変換終了時における
、上記第１のＡ／Ｄ変換器の容量アレイの共通接続端子
の電圧を２ｎ倍に増幅する増幅器と、この増幅器の出力
に対し、ｍビットのＡ／Ｄ変換を行なう並列形の第２の
Ａ／Ｄ変換器とを備え、上記第１のＡ／Ｄ変換器の出力
を上位ｎビットの出力とし、上記第２のＡ／Ｄ変換器の
出力を下位ｍビットの出力とするものである。
電荷比較形のＡ／Ｄ変換器においては、そのＡ／Ｄ変換
の終了時に容量アレイの共通接続端子に、入力アナログ
信号■ｉｏとｎビットのＡ／Ｄ変換出力■ の差に必た
るＶｉｎ ’Ｄが現われる。
の終了時に容量アレイの共通接続端子に、入力アナログ
信号■ｉｏとｎビットのＡ／Ｄ変換出力■ の差に必た
るＶｉｎ ’Ｄが現われる。
この電圧を２°倍して、ｍビットの全並列比較形のＡ／
Ｄ変換器に入力するとＶｉｏ−ＶＤに対するｍビットの
Ａ／Ｄ変換出力が得られる。これらを組合わせることに
よりｎ＋ｍビットのＡ／Ｄ変換が得られる。
Ｄ変換器に入力するとＶｉｏ−ＶＤに対するｍビットの
Ａ／Ｄ変換出力が得られる。これらを組合わせることに
よりｎ＋ｍビットのＡ／Ｄ変換が得られる。
第１図は本発明一実施例のＡ／Ｄ （アナログ・ディジ
タル）変換装置を示したもので、図示の例のＡ／Ｄ変換
装置は、９ビツトのＡ／Ｄ変換装置である。
タル）変換装置を示したもので、図示の例のＡ／Ｄ変換
装置は、９ビツトのＡ／Ｄ変換装置である。
第１図において、Ａ／Ｄ変換装置は、アナログ入力端子
１０１、クロック入力端子１０２、基準電圧入力端子１
０３、電荷比較形Ａ／Ｄ変換器１０４、増幅器１０５、
全並列形Ａ／Ｄ変換器１０６およびＡ／Ｄ変換器のディ
ジタル符号出力端子１１５とを備えている。
１０１、クロック入力端子１０２、基準電圧入力端子１
０３、電荷比較形Ａ／Ｄ変換器１０４、増幅器１０５、
全並列形Ａ／Ｄ変換器１０６およびＡ／Ｄ変換器のディ
ジタル符号出力端子１１５とを備えている。
電荷比較形Ａ／Ｄ変換器１０４は、３ビツトのＡ／Ｄ変
換器で、容量アレイを構成する単位容量Ｃと、この単位
容量Ｃの１倍、２倍、４倍に重み付けされた容量値を有
する複数の容量１Ｃ１２Ｃ１４Ｃと、複数のスイッチ’
１０８ａ、１０８ｂ。
換器で、容量アレイを構成する単位容量Ｃと、この単位
容量Ｃの１倍、２倍、４倍に重み付けされた容量値を有
する複数の容量１Ｃ１２Ｃ１４Ｃと、複数のスイッチ’
１０８ａ、１０８ｂ。
１０８Ｇと、高入力インピーダンスを有する電圧比較器
１０９と、制御回路１１１と、アナログ信号入力端子１
０１よりのアナログ信号をサンプリングするスイッチ１
０６と、容量アレイＣ，１Ｃ１２Ｃ１４Ｃの上部電極を
共通結合しているラインＬ１と、このラインＬ１に接続
されているスイッチ１０７とを備えている。
１０９と、制御回路１１１と、アナログ信号入力端子１
０１よりのアナログ信号をサンプリングするスイッチ１
０６と、容量アレイＣ，１Ｃ１２Ｃ１４Ｃの上部電極を
共通結合しているラインＬ１と、このラインＬ１に接続
されているスイッチ１０７とを備えている。
増幅器１０５は高入力インピーダンスを有し、ラインＬ
の電圧を２３倍（８倍）に増幅する機能を有する。
の電圧を２３倍（８倍）に増幅する機能を有する。
全並列Ａ／Ｄ変換器１０６は、例えば６ビツトＡ／Ｄ変
換器で、６４個の抵抗ストリングにより構成され、基準
電圧を６４分割する分圧器１１２と、分圧器１１２の各
タップの電圧と増幅器１０５の出力電圧を比較する６４
個の電圧比較器１１３と、比較器１１３よりの６３個の
比較器出力により６ビツ１〜出力を得るための制御回路
１１４とを備えている。
換器で、６４個の抵抗ストリングにより構成され、基準
電圧を６４分割する分圧器１１２と、分圧器１１２の各
タップの電圧と増幅器１０５の出力電圧を比較する６４
個の電圧比較器１１３と、比較器１１３よりの６３個の
比較器出力により６ビツ１〜出力を得るための制御回路
１１４とを備えている。
次に本発明の実施例の動作を第３図のタイミング図を参
照して説明する。この第３図は、ラインＬ１の電位の変
化を示したものでおる。まず、スイッチ１０６をアナロ
グ入力端子１０１側に接続し、スイッチ１０８ａ、１０
８ｂ、１０８Ｃをす１，７ ぺて図面上左側に倒して
コンデンサＣ１１Ｃ。
照して説明する。この第３図は、ラインＬ１の電位の変
化を示したものでおる。まず、スイッチ１０６をアナロ
グ入力端子１０１側に接続し、スイッチ１０８ａ、１０
８ｂ、１０８Ｃをす１，７ ぺて図面上左側に倒して
コンデンサＣ１１Ｃ。
２Ｃ１４Ｃを入力電圧Ｖｉｏに接続し、スイッチ１０７
を接地側にすることによってＣ，１Ｃ。
を接地側にすることによってＣ，１Ｃ。
２Ｃ１４Ｃを入力電圧Ｖｉｏで充電する（第３図、１ｏ
〜ｔ２）。
〜ｔ２）。
次に、スイッチ１０７をオフにしてからスイッチ１０６
を接地側に倒すとラインＬ１の電圧Ｖ。
を接地側に倒すとラインＬ１の電圧Ｖ。
は、−Ｖｉｎとなる（第３図１２〜ｔ３）。
次にスイッチ１０８Ｇのみ接地側から基準電圧側に倒す
とＶ、はＣ１１Ｃ１２と４Ｃとの分圧により、１／２Ｖ
、１３ｆだけ変化して−ｖｉｎ＋ｖｒｅｆ／２となる。
とＶ、はＣ１１Ｃ１２と４Ｃとの分圧により、１／２Ｖ
、１３ｆだけ変化して−ｖｉｎ＋ｖｒｅｆ／２となる。
従ってＶ Ｈｎ ＞ Ｖ ｒｅ（／ ２ならばＶａ＜Ｑ
、 ｖｉｎくｖｒｅｆ ／２ならＧ、ｆＶ＞Ｏとなるの
で比較器１０９で判定して制御回路１１１でＭＳＢ （
ａｌ）を決定する。そしてスイッチ１０８Ｇの状態を決
定する。例えば、Ｖ、＜Ｏならばそのまま、■８〉Ｏな
らばスイッチ１０８Ｇをもとにもどす（第３図１３〜ｔ
５）。
、 ｖｉｎくｖｒｅｆ ／２ならＧ、ｆＶ＞Ｏとなるの
で比較器１０９で判定して制御回路１１１でＭＳＢ （
ａｌ）を決定する。そしてスイッチ１０８Ｇの状態を決
定する。例えば、Ｖ、＜Ｏならばそのまま、■８〉Ｏな
らばスイッチ１０８Ｇをもとにもどす（第３図１３〜ｔ
５）。
次にスイッチ１０８ｂを接地側より基準電圧側に倒すと
Ｖａの変化は１／４Ｖ、ｅ丁となる。即ち、スイッチ’
１０８Ｇがｖｒｅｆ側に入ったままの場合は、Ｖ ＝
−Ｖｉｎ＋３／４Ｖ、、ｆとなり、ラインチ１０８ｃが
接地側に戻されている場合は、Ｖａ＝−Ｖｉ、＋１／４
Ｖ、。ｊとなり、比較器１０っで正負を判定して制御回
路１１１で第２ビツト（ａ２）を決定しく第３図１５〜
ｔ７）、スイッチ１０８ｂの状態を定める。
Ｖａの変化は１／４Ｖ、ｅ丁となる。即ち、スイッチ’
１０８Ｇがｖｒｅｆ側に入ったままの場合は、Ｖ ＝
−Ｖｉｎ＋３／４Ｖ、、ｆとなり、ラインチ１０８ｃが
接地側に戻されている場合は、Ｖａ＝−Ｖｉ、＋１／４
Ｖ、。ｊとなり、比較器１０っで正負を判定して制御回
路１１１で第２ビツト（ａ２）を決定しく第３図１５〜
ｔ７）、スイッチ１０８ｂの状態を定める。
次に、スイッチ１０８ａを接地側から基準電圧側に切り
換えると、Ｖａの変化はＣｌ２Ｃ１４Ｃと１Ｃとの分圧
により１／８Ｖｒｅｆとなる。前と同様にコンパレータ
’１０９で正負を判定して制御回路１１１で第３ビツト
（ａ３）を決定しく第３図１７〜ｔ９）、スイッチ１０
８ａの状態を定める。 第３ビツトを決定し終った時点
での比較器１０６の入力電圧とする。この入力電圧が全
並列形Ａ／Ｄ変換器の電圧比較器群１１３の下から数え
てに番目とに＋１番目の間の値を示したとすると、次式
が成り立つ、 ・２Ｃ十ａ３・Ｃ＋Ｃ）・・・・・・（２）従って、 １ ＋ −） ＝ Ｏ・・・・・・（３）従って、（３
）式よりｋの値をバイナリ−数に変換することにより、
入力電圧に対応したディジタル符号の下位ビットｂ１〜
ｂ６が得られることが分かる。この変換は制御回路１１
４によって行なわれる。これらの下位ビットは制御回路
１１１からの上位ビットａ１、ａ２、ａ、３、と組合わ
されて、入力電圧に対応したディジタル符号となる。
換えると、Ｖａの変化はＣｌ２Ｃ１４Ｃと１Ｃとの分圧
により１／８Ｖｒｅｆとなる。前と同様にコンパレータ
’１０９で正負を判定して制御回路１１１で第３ビツト
（ａ３）を決定しく第３図１７〜ｔ９）、スイッチ１０
８ａの状態を定める。 第３ビツトを決定し終った時点
での比較器１０６の入力電圧とする。この入力電圧が全
並列形Ａ／Ｄ変換器の電圧比較器群１１３の下から数え
てに番目とに＋１番目の間の値を示したとすると、次式
が成り立つ、 ・２Ｃ十ａ３・Ｃ＋Ｃ）・・・・・・（２）従って、 １ ＋ −） ＝ Ｏ・・・・・・（３）従って、（３
）式よりｋの値をバイナリ−数に変換することにより、
入力電圧に対応したディジタル符号の下位ビットｂ１〜
ｂ６が得られることが分かる。この変換は制御回路１１
４によって行なわれる。これらの下位ビットは制御回路
１１１からの上位ビットａ１、ａ２、ａ、３、と組合わ
されて、入力電圧に対応したディジタル符号となる。
このようにして、アナログ・ディジタル変換が行なわれ
る。
る。
第４図に本発明の第２の実施例を、第５図にその動作を
示す。第１の実施例との差異は基準電圧（■ｒｅｆ ）
ヲ１ ／ ２ ニ分圧’ｉ分圧器１１０をｍＵけ、こ
の分圧器出力をそれぞれ電圧比較器１０９、増幅器１０
５の正入力端子側に接続することにより、比較器１０９
、増幅器１０５を単一電源で使用できるようにしたこと
でおり、従って電圧比較器１０５の入力電圧はＶ、。ｆ
／２を基準に変化し、第５図のような動作となる。この
場合、次式が成立つ。
示す。第１の実施例との差異は基準電圧（■ｒｅｆ ）
ヲ１ ／ ２ ニ分圧’ｉ分圧器１１０をｍＵけ、こ
の分圧器出力をそれぞれ電圧比較器１０９、増幅器１０
５の正入力端子側に接続することにより、比較器１０９
、増幅器１０５を単一電源で使用できるようにしたこと
でおり、従って電圧比較器１０５の入力電圧はＶ、。ｆ
／２を基準に変化し、第５図のような動作となる。この
場合、次式が成立つ。
＝Ｏ・・・・・・（４）
４Ｃ＋ａ２−２０＋ａ１ − Ｃ十〇）−−−−−−（
５）従って、 〔発明の効果〕 以上のように、本発明によれば、ｎビットの電荷比較形
Ａ／Ｄ変換器を用いて上位ｎビットのディジタル出力を
得た後、電荷比較形Ａ／Ｄ変換器の容量アレイの共通接
続端子の電圧を２°倍に増幅してこれをｍビットの全並
列形Ａ／Ｄ変換器を用いてｍビットのディジタル出力を
得、上記電荷比較形Ａ／Ｄ変換器のｎピッｌ−の出力を
上位ｎビットとし、上記全並列形Ａ／Ｄ変換器のｍビッ
トの出力を下位ｍビットとし、ｎ十ｍビットのディジタ
ル出力を得ている。
５）従って、 〔発明の効果〕 以上のように、本発明によれば、ｎビットの電荷比較形
Ａ／Ｄ変換器を用いて上位ｎビットのディジタル出力を
得た後、電荷比較形Ａ／Ｄ変換器の容量アレイの共通接
続端子の電圧を２°倍に増幅してこれをｍビットの全並
列形Ａ／Ｄ変換器を用いてｍビットのディジタル出力を
得、上記電荷比較形Ａ／Ｄ変換器のｎピッｌ−の出力を
上位ｎビットとし、上記全並列形Ａ／Ｄ変換器のｍビッ
トの出力を下位ｍビットとし、ｎ十ｍビットのディジタ
ル出力を得ている。
従来は上位ビットのＡ／Ｄ変換器出力をＤ／Ａ変換して
入力信号との差をとり、この差の電圧を増幅して後、下
位ピッ１〜を得るためのＡ／Ｄ変換器に入力していたが
、本発明によれば、電荷比較形Ａ／Ｄ変換器によるＡ／
Ｄ変換終了時の容量アレイの共通接続端子の電圧を直接
増幅して下位ビットを得るためのＡ／Ｄ変換器に入力す
るだけでよいので、誤差の入り込む可能性も少なく、ま
た高速である特徴を有する全並列形を用いることにより
高速性も保たれる。
入力信号との差をとり、この差の電圧を増幅して後、下
位ピッ１〜を得るためのＡ／Ｄ変換器に入力していたが
、本発明によれば、電荷比較形Ａ／Ｄ変換器によるＡ／
Ｄ変換終了時の容量アレイの共通接続端子の電圧を直接
増幅して下位ビットを得るためのＡ／Ｄ変換器に入力す
るだけでよいので、誤差の入り込む可能性も少なく、ま
た高速である特徴を有する全並列形を用いることにより
高速性も保たれる。
また、従来のように、製作後の調整等が少く、集積回路
化に適している。ざらに、ハードウェアの量も全体とし
て少くすることができる。
化に適している。ざらに、ハードウェアの量も全体とし
て少くすることができる。
また、電荷比較形Ａ／Ｄ変換器を用いることによりサン
プルホールド回路も不要となる。
プルホールド回路も不要となる。
第１図は本発明一実施例のＡ／Ｄ変換装置を示す回路図
、 第２図は従来のＡ／Ｄ変換装置の一例を示すブロック図
、 第３図は第１図の装置の動作を示すタイムチャート、 第４図は本発明の他の実施例を示す回路図、第５図は第
４図の装置の動作を示すタイムチャートである。 １０４・・・電荷比較形Ａ／Ｄ変換器、１０５・・・増
幅器、１０６・・・全並列形Ａ／Ｄ変換器。
、 第２図は従来のＡ／Ｄ変換装置の一例を示すブロック図
、 第３図は第１図の装置の動作を示すタイムチャート、 第４図は本発明の他の実施例を示す回路図、第５図は第
４図の装置の動作を示すタイムチャートである。 １０４・・・電荷比較形Ａ／Ｄ変換器、１０５・・・増
幅器、１０６・・・全並列形Ａ／Ｄ変換器。
Claims (1)
- 【特許請求の範囲】 ｎビットのＡ／Ｄ変換を行なう電荷比較形の第１のＡ／
Ｄ変換器と、 上記第１のＡ／Ｄ変換器によるｎビットの Ａ／Ｄ変換の終了時における、上記第１のＡ／Ｄ変換器
の容量アレイの共通接続端子の電圧を２＾ｎ倍に増幅す
る増幅器と、 この増幅器の出力に対し、ｍビットのＡ／Ｄ変換を行な
う並列形の第２のＡ／Ｄ変換器と を備え、上記第１のＡ／Ｄ変換器の出力を上位ｎビット
の出力とし、上記第２のＡ／Ｄ変換器の出力を下位ｍビ
ットの出力とするｍ＋ｎビットのＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057087A JPS63189022A (ja) | 1987-02-02 | 1987-02-02 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057087A JPS63189022A (ja) | 1987-02-02 | 1987-02-02 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63189022A true JPS63189022A (ja) | 1988-08-04 |
Family
ID=12030849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057087A Pending JPS63189022A (ja) | 1987-02-02 | 1987-02-02 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63189022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036126A (ja) * | 1989-05-17 | 1991-01-11 | Sgs Thomson Microelectron Srl | 高速アナログ―デジタル変換器 |
-
1987
- 1987-02-02 JP JP2057087A patent/JPS63189022A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036126A (ja) * | 1989-05-17 | 1991-01-11 | Sgs Thomson Microelectron Srl | 高速アナログ―デジタル変換器 |
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