JPS61182332A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPS61182332A JPS61182332A JP2165285A JP2165285A JPS61182332A JP S61182332 A JPS61182332 A JP S61182332A JP 2165285 A JP2165285 A JP 2165285A JP 2165285 A JP2165285 A JP 2165285A JP S61182332 A JPS61182332 A JP S61182332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は積分方式Ａ／Ｄ変換回路に係り１％にディジタ
ルオーディオ用モノリシックＩＣに好適な、コンパレー
タレベル無調整のＡ／Ｄ変換回路に関する。
ルオーディオ用モノリシックＩＣに好適な、コンパレー
タレベル無調整のＡ／Ｄ変換回路に関する。
従来のディジタルオーディオ用１６ビツトＡ／Ｄ変換回
路は、特開昭５７−１３３７２０に記載のように１重み
づけされた電流源で順次積分を行うことにより、比較的
低い周波数のクロック信号を使用することがで診、モノ
リシックＩＣ化を可能とした。
路は、特開昭５７−１３３７２０に記載のように１重み
づけされた電流源で順次積分を行うことにより、比較的
低い周波数のクロック信号を使用することがで診、モノ
リシックＩＣ化を可能とした。
積分方式Ａ／Ｄ変換回路は、積分容量および積分用電流
のバラツキにより変換ゲインのバラツキを生じるため絶
対精度を得る変換器には適していないが、単調整と直線
性に優れているためディジタルオーディオ等の相対精度
だけが重要な変換器には適した回路である。
のバラツキにより変換ゲインのバラツキを生じるため絶
対精度を得る変換器には適していないが、単調整と直線
性に優れているためディジタルオーディオ等の相対精度
だけが重要な変換器には適した回路である。
−個の積分用電流源で変換を行う単純な積分方式の場合
、変換時間１０μｓ２分解能１６ピツトとすると必要と
されるクロック周波数ｆＣＬＫはｆｃｔｒ：≧（２−１
）／１０μｓ ＝ ６．５ＧＨｚと、非常て高い周波数
となり実現性がない。
、変換時間１０μｓ２分解能１６ピツトとすると必要と
されるクロック周波数ｆＣＬＫはｆｃｔｒ：≧（２−１
）／１０μｓ ＝ ６．５ＧＨｚと、非常て高い周波数
となり実現性がない。
２縦続積分方式の場合は、積分用電流源を２個設け、そ
の重みづけの比を２′：１とするとｆＣＬＫ≧（（２”
−ｔ ）＋（２’−１））／４ｏμｓ ＝ ６３．８
ＭＨｚとなり、クロック周波数を大幅に低減できる効果
がある。反面、２縦続積分方式では２個の比較器を設け
ろ必要があり、その比較器の比較レベルは上位９ビツト
カウンタの最大カウント数が（２＠−１）、下位７ビツ
トカウンタの最大カウント数が（２’−１）となるよう
に設定される。
の重みづけの比を２′：１とするとｆＣＬＫ≧（（２”
−ｔ ）＋（２’−１））／４ｏμｓ ＝ ６３．８
ＭＨｚとなり、クロック周波数を大幅に低減できる効果
がある。反面、２縦続積分方式では２個の比較器を設け
ろ必要があり、その比較器の比較レベルは上位９ビツト
カウンタの最大カウント数が（２＠−１）、下位７ビツ
トカウンタの最大カウント数が（２’−１）となるよう
に設定される。
この比較レベルの設定は精晩を得るために重要であり、
２個の比較レベルの間隔が狭くなりすぎろと、下位カウ
ンタの最大カウント数が（２−１）以下となり直線性が
劣化する。また間隔が広くなりすぎろと、下位カウンタ
のカウント数は（２’−１）以上となり、上位カウンタ
にキ丁す−アップを行っても、やがて変換時間が不足し
てやけり変換直線性は劣化する。
２個の比較レベルの間隔が狭くなりすぎろと、下位カウ
ンタの最大カウント数が（２−１）以下となり直線性が
劣化する。また間隔が広くなりすぎろと、下位カウンタ
のカウント数は（２’−１）以上となり、上位カウンタ
にキ丁す−アップを行っても、やがて変換時間が不足し
てやけり変換直線性は劣化する。
また、２個の比較レベルが正しく設定されていても積分
用電流値や積分容量値が基準値から変化すれば、上述と
同様に直線性が劣化する。
用電流値や積分容量値が基準値から変化すれば、上述と
同様に直線性が劣化する。
積分方式Ａ／Ｄ変換器の変換ゲインのバラツキΔｖｏは
Δｔ＠ΔＩ
Δ”＝ｊＣ
で表される。Δｔは時間軸のバラツキであるが。
これは水晶発振器等の使用により無視できるので、変換
ゲインのバラツキは容量値と電流値のバラツキに起因す
る。変換ゲインが大きくなることは比較レベルの間隔が
狭くなることと等価であり、小さくなることは間隔が広
くなることに相当するからである。
ゲインのバラツキは容量値と電流値のバラツキに起因す
る。変換ゲインが大きくなることは比較レベルの間隔が
狭くなることと等価であり、小さくなることは間隔が広
くなることに相当するからである。
したがって縦続積分方式のＡ／Ｄ変換器では。
変換ゲインのバラツキに応じて比較器の比較レベルを調
整する必要があった。
整する必要があった。
またクロック信号の不要輻射等の妨害を避け。
かつＩＣ化を容易にするため、より低いクロック周波数
を使用したい場合には、縦続分割数を多くする方法が有
効である。この場合重みづけ電流源の比精度が厳しくな
るが、トリミング等の方法で解決で譚る。しかし分割数
を多くした分だけ比較器及び比較レベルの調整がふえ、
複雑になるという問題がある。従来のシステムでは、変
換ゲインに応じて、歪率最少（リニアリティ・最良）と
なる点に調整を行っており、比較器の比較レベルの無調
整化については配慮されていなかった。
を使用したい場合には、縦続分割数を多くする方法が有
効である。この場合重みづけ電流源の比精度が厳しくな
るが、トリミング等の方法で解決で譚る。しかし分割数
を多くした分だけ比較器及び比較レベルの調整がふえ、
複雑になるという問題がある。従来のシステムでは、変
換ゲインに応じて、歪率最少（リニアリティ・最良）と
なる点に調整を行っており、比較器の比較レベルの無調
整化については配慮されていなかった。
本発明の目的は、上記した問題点を解決した比較器の比
較レベルを無調整とし、かつ必要とするクロック周波数
を低減したディジタルオーディオ用Ａ／Ｄ変換モノリシ
ックＩＣを提供することにある。
較レベルを無調整とし、かつ必要とするクロック周波数
を低減したディジタルオーディオ用Ａ／Ｄ変換モノリシ
ックＩＣを提供することにある。
縦続積酋方式Ａ／Ｄコンバータ比較レベルの直線性保持
範囲を明らかにし、積分方式Ａ／Ｄコンバータの比較器
比較レベルと積分電流値の相対関係圧着目して、Ａ／Ｄ
コンバータＩＣにおいて比較レベルを初期設定する際に
、ＩＣ内基準電圧源に比例した比較レベル電圧と積分電
流を得ることにより、基準電圧のバラツキおよびドリフ
）Ｋ対して比較レベルと積分電流を追従させ直線性の劣
化を防ぐことにより無調整化を図った。
範囲を明らかにし、積分方式Ａ／Ｄコンバータの比較器
比較レベルと積分電流値の相対関係圧着目して、Ａ／Ｄ
コンバータＩＣにおいて比較レベルを初期設定する際に
、ＩＣ内基準電圧源に比例した比較レベル電圧と積分電
流を得ることにより、基準電圧のバラツキおよびドリフ
）Ｋ対して比較レベルと積分電流を追従させ直線性の劣
化を防ぐことにより無調整化を図った。
以下６本発明の一実施例を第１図により説明する。第１
図は、クロック周波数を低減するために１６ビツトのデ
ィジタルデータを上位６ピノト、中位５ビツト、下位５
ビツトの３分割にして変換を行い、かつ３個の電圧比較
器の比較レベルを無調整とした３縦続積分方式Ａ／Ｄ変
換回路のブロック図であり、第２図はその動作を示すタ
イミング図である。
図は、クロック周波数を低減するために１６ビツトのデ
ィジタルデータを上位６ピノト、中位５ビツト、下位５
ビツトの３分割にして変換を行い、かつ３個の電圧比較
器の比較レベルを無調整とした３縦続積分方式Ａ／Ｄ変
換回路のブロック図であり、第２図はその動作を示すタ
イミング図である。
第１図において１．１１はアナログ電圧入力端子。
１２ 、１３は抵抗、１４はサンプリング用スイッチ、
１１５は積分容量、１６は高入力インピーダンスオペア
ンプ、 １８は反転バッファである。２１〜２３は第１
〜第３の比較器、２４〜２６は第１〜第３のカウンタ、
２７は第２のカウンタから第１のカウンタべのキャリー
アップ、２８は第３のカウンタから１第２のカウンタへ
のキャリーアップを示す。３１〜３３は第１〜第３の電
流スイッチ、２９は各カウンタおよび各電流スイッチを
制御する制御回路であり、２０はクロック信号入力端子
、７〜９はカウンタ２４〜２６にクロック信号を入力す
るゲート回路である。４０は基準電圧源である定電圧電
源回路、８０は基準電圧源４０の電圧を分割する電圧分
割回路、７０は基準電圧源４０の電圧に応じた電流に変
換する電圧−電流変換回路、５０は電圧−電流変換回路
７０の出力電流値を基量電流とし。
１１５は積分容量、１６は高入力インピーダンスオペア
ンプ、 １８は反転バッファである。２１〜２３は第１
〜第３の比較器、２４〜２６は第１〜第３のカウンタ、
２７は第２のカウンタから第１のカウンタべのキャリー
アップ、２８は第３のカウンタから１第２のカウンタへ
のキャリーアップを示す。３１〜３３は第１〜第３の電
流スイッチ、２９は各カウンタおよび各電流スイッチを
制御する制御回路であり、２０はクロック信号入力端子
、７〜９はカウンタ２４〜２６にクロック信号を入力す
るゲート回路である。４０は基準電圧源である定電圧電
源回路、８０は基準電圧源４０の電圧を分割する電圧分
割回路、７０は基準電圧源４０の電圧に応じた電流に変
換する電圧−電流変換回路、５０は電圧−電流変換回路
７０の出力電流値を基量電流とし。
２：２：１即ち１０２４ ： ３２ ： １に重みづげ
された積分用電流源である。
された積分用電流源である。
第２図だおいて、１７はバッファ１８の出力電圧波形で
ある。１０１に示すサンプリング期間だけ。
ある。１０１に示すサンプリング期間だけ。
サンプリングスイッチ１４が閉となり、入力端子１１の
アナログ電圧が積分容量１５とオペアンプ１６で構成さ
れた積分器に入力され、積分器出力電圧はＶｌとなる。
アナログ電圧が積分容量１５とオペアンプ１６で構成さ
れた積分器に入力され、積分器出力電圧はＶｌとなる。
次にスイッチ１４は１０２０期間開とし、電流スイッチ
３１を閉とすることにより。
３１を閉とすることにより。
１０２４倍に重みづけされた電流が積分器の積分容量か
ら引かれ、積分器出力電圧は急速に上昇し。
ら引かれ、積分器出力電圧は急速に上昇し。
比較器２１の比較電圧ＣＬＨに達すると電流スイッチ３
１は開となる。この期間１０３を第１０カウンタ２４で
計数する。次にスイッチ３２を閉とし、第２の比較器２
２の比較電圧ＣＬＭになるまでの期間１０４を第２０カ
ウンタ２５で計数する。次にスイッチ３３を閉とし、第
３の比較器の比較電圧 ＣＬＬになるまでの期間１０５
を第３のカウンタ２６で計数する。この後２４の値、２
５の値、２６の値゛を縦続接続した１６ビツトの値がデ
ィジタル変換値となる。以上が動作の概要であるが１次
に比較器２１〜２３の比較レベルＣＬＨ，ＣＬＭ、ＣＬ
Ｌの設定範囲について説明する。
１は開となる。この期間１０３を第１０カウンタ２４で
計数する。次にスイッチ３２を閉とし、第２の比較器２
２の比較電圧ＣＬＭになるまでの期間１０４を第２０カ
ウンタ２５で計数する。次にスイッチ３３を閉とし、第
３の比較器の比較電圧 ＣＬＬになるまでの期間１０５
を第３のカウンタ２６で計数する。この後２４の値、２
５の値、２６の値゛を縦続接続した１６ビツトの値がデ
ィジタル変換値となる。以上が動作の概要であるが１次
に比較器２１〜２３の比較レベルＣＬＨ，ＣＬＭ、ＣＬ
Ｌの設定範囲について説明する。
比較器の比較レベルの範囲は重みづげされた積分用電流
比とクロック周波数及び変換時間によって決定される。
比とクロック周波数及び変換時間によって決定される。
カウンタを上位６ビツト。
中位５ビツト、下位５ビツトの構成にすると積分用電流
源の電流比は２：２：１となり、変換時間を１０μｓと
するとクロック周波数ｆｃＬＫはｆｃＬＫ≧（（２°−
１）＋（２’−１）＋（２’−１））／ｌｏμＳ＝ １
２．５ ＭＨｚ となる。−力出力デイジタル値のＩＬＳＢに相当する入
力アナログ電圧をΔとすると各比較レベルの、関係は次
のようになる。
源の電流比は２：２：１となり、変換時間を１０μｓと
するとクロック周波数ｆｃＬＫはｆｃＬＫ≧（（２°−
１）＋（２’−１）＋（２’−１））／ｌｏμＳ＝ １
２．５ ＭＨｚ となる。−力出力デイジタル値のＩＬＳＢに相当する入
力アナログ電圧をΔとすると各比較レベルの、関係は次
のようになる。
ＣＬＭ≧ＣＬＬ 十（２’−１）・Δ
ＣＬＨ≧ＣＬＭ ＋ （２’−１）・２°・３以上より
ＣＤＬ＝ＣＬＭ−ＣＬＬ≧３１・Δ
ＣＤＭ二ＣＬＨ−ＣＬＭ≧３１−７・ΔとなＩ：）ＣＤ
Ｌ 、ＣＤＭの最少値が決まる。
Ｌ 、ＣＤＭの最少値が決まる。
また第１のカウンタのカウント数をＮＨ，第２のカウン
タのカウント数をＮＭ、＠３のカウンタのカウント数を
ＮＬ、各カウンタのカウント数の合計をΣＮとすると ΣＮ ＝ Ｅ％ＪＨ＋ ＮＭ −ト ＮＬまた
。７’ＣＬＫ ＝ １４ＭＨｚとすると、変換時間内に
許容されるカウント数は ΣＮ≦１０μｓ／（１／１４ＭＨｚ）＝ １４０ＣＬＫ
となる。ΣＮが最大となるのは、ＣＤＭ、ＣＤＬが最大
となった時であり、第２カウンタから第１のカウンタへ
のキャリーアップを１とするとＮＨ＝ （２’−１）−
１＝ ６２ となり、ＣＤＬおよびＣＤ Ｍの変化の割合をＸとする
と ＮＭ＝３１・２“・Δ・Ｘ／２゛・Δ ＮＬ ＝ ３１・Δ・Ｘ／Δ となる。
タのカウント数をＮＭ、＠３のカウンタのカウント数を
ＮＬ、各カウンタのカウント数の合計をΣＮとすると ΣＮ ＝ Ｅ％ＪＨ＋ ＮＭ −ト ＮＬまた
。７’ＣＬＫ ＝ １４ＭＨｚとすると、変換時間内に
許容されるカウント数は ΣＮ≦１０μｓ／（１／１４ＭＨｚ）＝ １４０ＣＬＫ
となる。ΣＮが最大となるのは、ＣＤＭ、ＣＤＬが最大
となった時であり、第２カウンタから第１のカウンタへ
のキャリーアップを１とするとＮＨ＝ （２’−１）−
１＝ ６２ となり、ＣＤＬおよびＣＤ Ｍの変化の割合をＸとする
と ＮＭ＝３１・２“・Δ・Ｘ／２゛・Δ ＮＬ ＝ ３１・Δ・Ｘ／Δ となる。
ΣＮ ＝ ６２＋３１Ｘ＋３１Ｘ≦１４０よりＸ≦１．
２６ したがって ＣＤＬ≦３１・Δ・Ｘ＝３９Δ ＣＤＭ≦３１・２“Δ・Ｘ ＝ １２４８Δとなり最大
値が求められる。最大値と最小値の中点を設定値とすれ
ば ＣＤＬ＝３５Δ ＣＤＭ＝１１２０Δ となり、およそ±１１％以内の比較レベルの変化は許容
範囲内であり、リニアリティの劣化はないことカーわか
る。即ち積分容債、積分電流等の変換ゲインと比較レベ
ルの相対バラツキが±１１％以下であれば、リニアリテ
ィは劣化しない。
２６ したがって ＣＤＬ≦３１・Δ・Ｘ＝３９Δ ＣＤＭ≦３１・２“Δ・Ｘ ＝ １２４８Δとなり最大
値が求められる。最大値と最小値の中点を設定値とすれ
ば ＣＤＬ＝３５Δ ＣＤＭ＝１１２０Δ となり、およそ±１１％以内の比較レベルの変化は許容
範囲内であり、リニアリティの劣化はないことカーわか
る。即ち積分容債、積分電流等の変換ゲインと比較レベ
ルの相対バラツキが±１１％以下であれば、リニアリテ
ィは劣化しない。
一方、一般の集積回路（ＩＣ）における変換ゲイン、比
較器比較レベルのバラツキはおよそ次のようである。
較器比較レベルのバラツキはおよそ次のようである。
定電圧電源の電圧値のバラツキ：±１０％、ＩＣ２内の
抵抗値の絶対値バラツキ：±２０％、ＩＣに外付けする
容量のバラツキ：±５％であり、変換ゲインのバラツキ
は合計±３５％にもなる。第３図は本発明の具体回路例
であるが第３図に示すように、基準電流を決める抵抗７
２をＩＣの外付とすれば、±１％穆度の抵抗が容易に使
えるので変換ゲインのバラツキは±１６％におさえるこ
とができる。さらに比較器の比較レベルを作る電圧分割
回路８０を電流を決定する基準電圧源４０に従属させて
設ければ、±１０％の定電圧電源電圧値のバラツキは相
対バラツキとしてキャンセルさせることができる。抵抗
８１ 、８２ 、８３の比精度を±５％にとれば、変換
ゲインと比較電圧の相対バラツキは±１１％以内にする
ことができ無調整化が可能となる。第３図において、８
９がＣＬＬ、８８がＣＬＭ、８７がＣＬＨである。
抵抗値の絶対値バラツキ：±２０％、ＩＣに外付けする
容量のバラツキ：±５％であり、変換ゲインのバラツキ
は合計±３５％にもなる。第３図は本発明の具体回路例
であるが第３図に示すように、基準電流を決める抵抗７
２をＩＣの外付とすれば、±１％穆度の抵抗が容易に使
えるので変換ゲインのバラツキは±１６％におさえるこ
とができる。さらに比較器の比較レベルを作る電圧分割
回路８０を電流を決定する基準電圧源４０に従属させて
設ければ、±１０％の定電圧電源電圧値のバラツキは相
対バラツキとしてキャンセルさせることができる。抵抗
８１ 、８２ 、８３の比精度を±５％にとれば、変換
ゲインと比較電圧の相対バラツキは±１１％以内にする
ことができ無調整化が可能となる。第３図において、８
９がＣＬＬ、８８がＣＬＭ、８７がＣＬＨである。
と、ニア） で、ＣＬＬ＝ＯＶ、ＣＬＭ＝２ｍＶ、ＣＬ
Ｈ＝６４ｍＶとすると、基準電圧源４０の出力電圧は通
常２〜３ｖであるため、抵抗８１と抵抗８３の比は１０
００（＠ Ｋもなり、±５％の精度を得るのは容易では
ない。
Ｈ＝６４ｍＶとすると、基準電圧源４０の出力電圧は通
常２〜３ｖであるため、抵抗８１と抵抗８３の比は１０
００（＠ Ｋもなり、±５％の精度を得るのは容易では
ない。
同一サイズの抵抗をシリーズ接続、パラレル接続して比
を得ることは可能であるが１回路規模が大芦くなりあま
り得策ではない。
を得ることは可能であるが１回路規模が大芦くなりあま
り得策ではない。
第４図は本発明の相対バラツキを小さくする別の実施例
である。電圧分割回路８０と電圧−電流変換抵抗を兼用
とし、ＩＣの外付けとすれば、゛１％精変の抵抗が使用
でき電圧−電流変換精度は±３％以内に、電圧分割精度
も容易に±３％以内にすることができる。基準電流は周
知のカレントミラー回路７３ 、７４ 、７５ 、７６
で精度よく得ることができ、積分容量のバラツキ±５％
とあわせて無調整化が可能となる。
である。電圧分割回路８０と電圧−電流変換抵抗を兼用
とし、ＩＣの外付けとすれば、゛１％精変の抵抗が使用
でき電圧−電流変換精度は±３％以内に、電圧分割精度
も容易に±３％以内にすることができる。基準電流は周
知のカレントミラー回路７３ 、７４ 、７５ 、７６
で精度よく得ることができ、積分容量のバラツキ±５％
とあわせて無調整化が可能となる。
本発明によれば１以上説明したように定電圧電源に、電
圧−電流変換回路と電圧分割回路をともに従属させ、゛
精度を要する抵抗をＩＣの外付けとすることにより容易
に、変換ゲインと比較レベルとの相対バラツキを小さく
することができるので、クロック周波数が低いため不要
輻射の少いＩＣ化に適した縦続積分方式Ａ／Ｄ変換ＩＣ
を無調整で作れる効果がある。
圧−電流変換回路と電圧分割回路をともに従属させ、゛
精度を要する抵抗をＩＣの外付けとすることにより容易
に、変換ゲインと比較レベルとの相対バラツキを小さく
することができるので、クロック周波数が低いため不要
輻射の少いＩＣ化に適した縦続積分方式Ａ／Ｄ変換ＩＣ
を無調整で作れる効果がある。
第１図は本発明の一実施例を示すブロック図第２図は第
１図の動作説明図、第３図と第４図は本発明の相対バラ
ツキ低減の具体回路例である。 ４０・・・基準電圧回路。 ７０・・・４０に従属した電圧−電流変換回路。 ８０・・・４０に従属した電圧分割回路。 ７２・・・電圧−電流変換抵抗。 ８７ 、８８ 、８９・・・比較器の比較レベル。
１図の動作説明図、第３図と第４図は本発明の相対バラ
ツキ低減の具体回路例である。 ４０・・・基準電圧回路。 ７０・・・４０に従属した電圧−電流変換回路。 ８０・・・４０に従属した電圧分割回路。 ７２・・・電圧−電流変換抵抗。 ８７ 、８８ 、８９・・・比較器の比較レベル。
Claims (1)
- 【特許請求の範囲】 １、積分器、重みづけされた複数の電流源、該電流源の
電流を積分器に断続する複数のスイッチ、積分器の出力
電圧レベルを比較する複数の比較器、各電流源に対応し
て設けられた複数のカウンタおよび該複数のスイッチ、
カウンタ等を制御する制御回路を具備し、積分器に接続
された第１の電流源のスイッチを続とし、積分器にサン
プリングされた入力アナログ電圧レベルが第１の比較器
の比較レベルになるまでの期間を第１のカウンタで計測
し、次に上記第１の電流源のスイッチを断、第２の電流
源のスイッチを続とし、該積分器出力レベルが第２の比
較器の比較レベルになるまでの期間を第２のカウンタで
計測し、以下同様な動作を行った後、複数のカウンタの
計測値を縦続接続した値を変換ディジタル値とする積分
方式Ａ／Ｄ変換回路において、基準電圧回路、該基準電
圧回路に従属した比較電圧発生回路、該基準電圧回路に
従属した電圧−電流変換回路を備え、上記基準電圧回路
に従属した比較電圧発生回路の複数の出力を上記複数の
比較器の比較レベルとなし、上記基準電圧回路に従属し
た電圧−電流変換回路の出力を基準電流源とし、該基準
電流源の電流値と上記重みづけされた複数の電流源の電
流値とを一定の比率と成し、基準電圧回路の出力電圧値
の変化に応じて、積分電流値と比較器、比較レベルとを
変化させ、直線性を保ち得るように成したことを特徴と
するＡ／Ｄ変換回路。 ２、特許請求の範囲第１項において、基準電圧回路に従
属した比較電圧発生回路は、基準電圧回路である定電圧
回路の出力に、縦続接続された複数の抵抗を接続し、該
複数の抵抗の接続点を比較電圧とし、上記基準電圧回路
に従属した電圧−電流変換回路は、該定電圧回路の出力
にトランジスタのベースを接続し、該トランジスタのエ
ミッタとグランド間に電流変換抵抗を挿入し、該トラン
ジスタのコレクタ出力電流を電圧−電流変換回路の出力
電流としたことを特徴とするＡ／Ｄ変換回路。 ３、特許請求の範囲第１項において、基準電圧回路に従
属した比較電圧発生回路は、基準電圧回路である定電圧
回路の出力に、トランジスタのベースを接続し、該トラ
ンジスタのエミッタとグランド間に縦続接続された複数
の抵抗を接続して構成し、該複数の抵抗の接続点を比較
電圧とし、該トランジスタのコレクタ出力電流を電圧−
電流変換回路の出力電流としたことを特徴とするＡ／Ｄ
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165285A JPS61182332A (ja) | 1985-02-08 | 1985-02-08 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165285A JPS61182332A (ja) | 1985-02-08 | 1985-02-08 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182332A true JPS61182332A (ja) | 1986-08-15 |
Family
ID=12060977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165285A Pending JPS61182332A (ja) | 1985-02-08 | 1985-02-08 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125538A (ja) * | 1994-10-24 | 1996-05-17 | Nec Corp | ディジタル・アナログ変換器 |
| US5939902A (en) * | 1997-01-30 | 1999-08-17 | Nec Corporation | Integrating circuit internally included in semiconductor device |
-
1985
- 1985-02-08 JP JP2165285A patent/JPS61182332A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125538A (ja) * | 1994-10-24 | 1996-05-17 | Nec Corp | ディジタル・アナログ変換器 |
| US5939902A (en) * | 1997-01-30 | 1999-08-17 | Nec Corporation | Integrating circuit internally included in semiconductor device |
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