JPH0158735B2 - - Google Patents
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- JPH0158735B2 JPH0158735B2 JP5815682A JP5815682A JPH0158735B2 JP H0158735 B2 JPH0158735 B2 JP H0158735B2 JP 5815682 A JP5815682 A JP 5815682A JP 5815682 A JP5815682 A JP 5815682A JP H0158735 B2 JPH0158735 B2 JP H0158735B2
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- 238000000034 method Methods 0.000 description 5
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- Emergency Protection Circuit Devices (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はアナログ形保護継電器に係り、特に、
半導体集積回路化に好適な高精度、無調整な直接
位相比較形保護継電器に関する。
半導体集積回路化に好適な高精度、無調整な直接
位相比較形保護継電器に関する。
従来のアナログ形保護リレーはデイスクリート
部品の組合せにより構成し、構成要素である加算
増幅部は、高精度化及びリニアリイテイ確保のた
めに調整端子を出し、オフセツト電圧及び加算増
幅度等を調整していた。このため、調整用素子
（固定抵抗及び可変抵抗）が付加されると共に調
整作業が必要となり、回路規模が大きくなると共
にコスト高となる欠点があつた。
部品の組合せにより構成し、構成要素である加算
増幅部は、高精度化及びリニアリイテイ確保のた
めに調整端子を出し、オフセツト電圧及び加算増
幅度等を調整していた。このため、調整用素子
（固定抵抗及び可変抵抗）が付加されると共に調
整作業が必要となり、回路規模が大きくなると共
にコスト高となる欠点があつた。
このような保護リレーをカスタムIC化する場
合、従来と同様にオフセツト電圧、加算増幅度を
調整するのではカスタムIC化のメリツト（低コ
スト化、小型化、高信頼度化、）が出せないと共
に、汎用化構成を考えた場合内蔵回路が多くなり
ピンネツクになる等の問題があつた。
合、従来と同様にオフセツト電圧、加算増幅度を
調整するのではカスタムIC化のメリツト（低コ
スト化、小型化、高信頼度化、）が出せないと共
に、汎用化構成を考えた場合内蔵回路が多くなり
ピンネツクになる等の問題があつた。
また、加算・増幅器の構成要素である演算増幅
器としてはオフセツト電圧を補償した差動チヨツ
パ形演算増幅器等も開発されているが、回路構成
が複雑になると共に大型化し、保護リレーの半導
体集積回路要素としては不適当であつた。
器としてはオフセツト電圧を補償した差動チヨツ
パ形演算増幅器等も開発されているが、回路構成
が複雑になると共に大型化し、保護リレーの半導
体集積回路要素としては不適当であつた。
本発明の目的は、オフセツト電圧無調整で高精
度なカスタムIC化に好適な保護継電器を提供す
ることにある。
度なカスタムIC化に好適な保護継電器を提供す
ることにある。
本発明は、IC（演算増幅器）製作説差により発
生するオフセツト電圧及びドリフトを自動的に補
償し、この補償波形にマツチングしたデジタル
（位相）判定を行なうことによつてオフセツト電
圧無調整で高精度なカスタムIC化を図ろうとい
うものである。さらに本発明の要旨を詳細に説明
すると次の如くである。すなわち、本発明は、保
護リレーの半導体集積回路化を考慮すると共に、
直接位相比較形保護リレーは積分要素（メモリ要
素）を持つていない点に着目し、 (1) 構成要素の１つである加算・増幅器をスイツ
チトキヤパシタ方式により構成し、オフセツト
電圧及びドリフトを完全に補償すると共に、コ
ンデンサ比で加算及び増幅度を決定するように
して、半導体集積回路化時に高精度化が達成で
き、無調整化が達成できようにした。
生するオフセツト電圧及びドリフトを自動的に補
償し、この補償波形にマツチングしたデジタル
（位相）判定を行なうことによつてオフセツト電
圧無調整で高精度なカスタムIC化を図ろうとい
うものである。さらに本発明の要旨を詳細に説明
すると次の如くである。すなわち、本発明は、保
護リレーの半導体集積回路化を考慮すると共に、
直接位相比較形保護リレーは積分要素（メモリ要
素）を持つていない点に着目し、 (1) 構成要素の１つである加算・増幅器をスイツ
チトキヤパシタ方式により構成し、オフセツト
電圧及びドリフトを完全に補償すると共に、コ
ンデンサ比で加算及び増幅度を決定するように
して、半導体集積回路化時に高精度化が達成で
き、無調整化が達成できようにした。
(2) また、構成要素のもう１つの要素である位相
判定回路を上記(1)の加算・増幅器の出力（パル
ス状の出力波形）にマツチングしたデイジタル
位相判定回路構成を提案し、回路の構成をシン
プルにすると共に、半導体集積回路化時高集積
化がしやすい回路構成にした。
判定回路を上記(1)の加算・増幅器の出力（パル
ス状の出力波形）にマツチングしたデイジタル
位相判定回路構成を提案し、回路の構成をシン
プルにすると共に、半導体集積回路化時高集積
化がしやすい回路構成にした。
点に特徴を有している。
以下、本発明の実施例について説明する。
第１図には、本発明の一実施例を示されてい
る。
る。
図において、１は入力補助電圧・電流変成器、
２は高調波除去用入力フイルタ、３は各保護リレ
ーに必要な特性角を得るための基本移相回路、４
はリアクタンスリレー部を示す。５も４と全く同
様のリレー要素であり、システム的には第１図に
示したように、保護リレー要素が複数共通基本移
相回路３に接続されるものである。
２は高調波除去用入力フイルタ、３は各保護リレ
ーに必要な特性角を得るための基本移相回路、４
はリアクタンスリレー部を示す。５も４と全く同
様のリレー要素であり、システム的には第１図に
示したように、保護リレー要素が複数共通基本移
相回路３に接続されるものである。
次に、リアクタンスリレー４のそれぞれの構成
要素について述べる。第１図の４内の４１は整定
回路、４２は加算・増幅回路（リアクタンスリレ
ーでは（I〓Z〓−V〓）を求める）、４３は増幅回路
（リアクタンスリレーではI〓Z〓）、４４及び４５は方
形波変換回路、４６は判定回路（リアクタンスリ
レーでは（I〓Z〓−V〓）とI〓Z〓の重り角が90゜以上
かど
うかの判定）を示す。第２図には、公知のリアク
タンスリレーの特性例を示す。
要素について述べる。第１図の４内の４１は整定
回路、４２は加算・増幅回路（リアクタンスリレ
ーでは（I〓Z〓−V〓）を求める）、４３は増幅回路
（リアクタンスリレーではI〓Z〓）、４４及び４５は方
形波変換回路、４６は判定回路（リアクタンスリ
レーでは（I〓Z〓−V〓）とI〓Z〓の重り角が90゜以上
かど
うかの判定）を示す。第２図には、公知のリアク
タンスリレーの特性例を示す。
第３図は、従来技術でも述べたように、従来、
オフセツト電圧、増幅度等を調整していた加算・
増幅回路に対する本発明の回路構成を示す。第３
図Ａは全体回路、第３図Ｂは入力電圧、オフセツ
ト電圧充電モード（出力はオフセツト電圧値）、
第３図Ｃは演算・出力モード（出力は加算・増幅
結果を出力）を示す。次に、これらの回路の動作
につき説明する。第３図ＡにおいてS1〜S7はアナ
ログスイツチ、C1A，C1B及びC2はコンデンサ、
OPは演算増幅器、VOFFは該演算増幅器のオフセ
ツト電圧を想定した定電圧、VI1及びVI2は入力電
圧、V0は出力電圧を示す。第３図Ｂは第３図Ａ
のアナログスイツチS1，S3，S6及びS7をONし、
入力電圧（VI1及びVI2）を各コンデンサC1A，C1B
に充電すると共に、オフセツト電圧VOFFをC2に
充電するモード（回路構成）を示すものである。
この時の各コンデンサC1A，C1B，C2の各端子の電
荷量は次のようになる。
オフセツト電圧、増幅度等を調整していた加算・
増幅回路に対する本発明の回路構成を示す。第３
図Ａは全体回路、第３図Ｂは入力電圧、オフセツ
ト電圧充電モード（出力はオフセツト電圧値）、
第３図Ｃは演算・出力モード（出力は加算・増幅
結果を出力）を示す。次に、これらの回路の動作
につき説明する。第３図ＡにおいてS1〜S7はアナ
ログスイツチ、C1A，C1B及びC2はコンデンサ、
OPは演算増幅器、VOFFは該演算増幅器のオフセ
ツト電圧を想定した定電圧、VI1及びVI2は入力電
圧、V0は出力電圧を示す。第３図Ｂは第３図Ａ
のアナログスイツチS1，S3，S6及びS7をONし、
入力電圧（VI1及びVI2）を各コンデンサC1A，C1B
に充電すると共に、オフセツト電圧VOFFをC2に
充電するモード（回路構成）を示すものである。
この時の各コンデンサC1A，C1B，C2の各端子の電
荷量は次のようになる。
C1A端子の電荷量QC1A＝C1A（VI1−VOFF） …(1)
C1B端子の電荷量QC1B＝C1B（VI2−VOFF） …(2)
C2端子の電荷量QC2＝−C2・VOFF …(3)
次に、第３図Ｃは第３図Ａのアナログスイツチ
S2，S4及びS5をONした状態を示す。この安定し
た状態での各コンデンサC1A，C1B，C2の各端子の
電荷量は次のようになる。
S2，S4及びS5をONした状態を示す。この安定し
た状態での各コンデンサC1A，C1B，C2の各端子の
電荷量は次のようになる。
C1A端子の電荷量Q′C1A＝C1A・VOFF …(4)
C1B端子の電荷量Q′C1B＝−C1B・VOFF …(5)
C2端子の電荷量Q′C2＝C2（V0−VOFF …(6)
上記(1)式〜(6)式を用いて各コンデンサ端子の電
荷量の変動量ΔQを求めると次のようになる。
荷量の変動量ΔQを求めると次のようになる。
ΔQC1A＝QC1A−Q′C1A＝C1A・VI1 …(7)
ΔQC1B−Q′C1B＝C1B・VI2 …(8)
ΔQC2＝QC2−Q′C2＝C2・V0 …(9)
すなわち、上記(7)(8)(9)式より出力電圧V0とし
て次式を得ることができる。
て次式を得ることができる。
V0＝C1A／C2・VI1＋C1B／C2・VI2 …(10)
上記(10)式より、入力電圧VI1及びVI2は加算され
ると共に、その増幅度はC1A及びC1BとC2の比で表
わされる。そして、VOFFなるオフセツト電圧があ
るにもかかわらず、第３図Ｃのモードではこのオ
フセツト電圧VOFFが完全に補償されてい。第４図
には第３図において、VI1＝sinωt、VI2＝０、
C1A／C2＝１のときの出力波形V0が示されている。
ると共に、その増幅度はC1A及びC1BとC2の比で表
わされる。そして、VOFFなるオフセツト電圧があ
るにもかかわらず、第３図Ｃのモードではこのオ
フセツト電圧VOFFが完全に補償されてい。第４図
には第３図において、VI1＝sinωt、VI2＝０、
C1A／C2＝１のときの出力波形V0が示されている。
図においてＡは入力（sinωt）及び出力（V0）
波形、Ｂは“１”レベル時に第３図のアナログス
イツチS2，S4，S5をONする（第３図Ｃに示され
るモード作成）タイミングパルス（）、Ｃは
“１”レベル時にアナログスイツチS1，S3，S6，
S7をONする（第３図Ｂに示されるモード作成）
タイミングパルス（φ）をそれぞれ示す。すなわ
ち、上記したタイミングパルスが１レベル時に
は、出力電圧として上記した(10)式の値を出力し、
タイミングパルスφが“１”レベルが“０”レ
ベル）時には、オフセツト電圧VOFFを出力してい
るものである。
波形、Ｂは“１”レベル時に第３図のアナログス
イツチS2，S4，S5をONする（第３図Ｃに示され
るモード作成）タイミングパルス（）、Ｃは
“１”レベル時にアナログスイツチS1，S3，S6，
S7をONする（第３図Ｂに示されるモード作成）
タイミングパルス（φ）をそれぞれ示す。すなわ
ち、上記したタイミングパルスが１レベル時に
は、出力電圧として上記した(10)式の値を出力し、
タイミングパルスφが“１”レベルが“０”レ
ベル）時には、オフセツト電圧VOFFを出力してい
るものである。
次に、以上述べたような出力波形に対する位相
判定手法について述べる。
判定手法について述べる。
第５図は直接位相比較形保護リレーの位相判定
回路のブロツク構成を示す。図において４４及び
４５は、第１図の４４及び４５と同一のものであ
り方形波変換回路（コンパレータ）である。
回路のブロツク構成を示す。図において４４及び
４５は、第１図の４４及び４５と同一のものであ
り方形波変換回路（コンパレータ）である。
また、４６及び４７はANDゲート、４８，４
９及び５３はカウンタ、５０はNRゲート、５１
及び５２はＲ−Ｓフリツプフロツプ、５４はOR
ゲート、５５はANDゲートを示す。
９及び５３はカウンタ、５０はNRゲート、５１
及び５２はＲ−Ｓフリツプフロツプ、５４はOR
ゲート、５５はANDゲートを示す。
本判定回路についてもリアクタンスリレーを例
に説明を加える。すなわち、第５図の４４には第
２図に示したベクトル量（IZ−Ｖ）が入力し、４
５には（IZ）が入力されることを例に話を進め
る。また、入力波形は第４図のＡを（IZ−Ｖ）あ
るいは（IZ）として以下説明する。
に説明を加える。すなわち、第５図の４４には第
２図に示したベクトル量（IZ−Ｖ）が入力し、４
５には（IZ）が入力されることを例に話を進め
る。また、入力波形は第４図のＡを（IZ−Ｖ）あ
るいは（IZ）として以下説明する。
まず、第５図の４４及び４５の方形波変換回路
のスレツシユホールド電圧が第４図Ａのａのごと
きについて述べる。入力波形（（IZ−Ｖ）或は
（IZ）に対するスレツシユホールド電圧が第４図
Ａのａのときの方形波変換回路４４及び４５の出
力を第６図Ａに示す。ここで、（IZ−Ｖ）と（IZ）
を第４図Ａの波形とするとANDゲート４６の出
力も第６図Ａに示すごとくなる。この信号をカウ
ンタ４８のクロツク入力端子に入力する。すなわ
ち、この出力信号をカウンタ４８のクロツクとし
て使用する。方形波変換回路４４或は４５のスレ
ツシユホールド電圧を第４図Ａのｂとすると、そ
の時の出力波形は第６図Ｂに示すごとくなる。
のスレツシユホールド電圧が第４図Ａのａのごと
きについて述べる。入力波形（（IZ−Ｖ）或は
（IZ）に対するスレツシユホールド電圧が第４図
Ａのａのときの方形波変換回路４４及び４５の出
力を第６図Ａに示す。ここで、（IZ−Ｖ）と（IZ）
を第４図Ａの波形とするとANDゲート４６の出
力も第６図Ａに示すごとくなる。この信号をカウ
ンタ４８のクロツク入力端子に入力する。すなわ
ち、この出力信号をカウンタ４８のクロツクとし
て使用する。方形波変換回路４４或は４５のスレ
ツシユホールド電圧を第４図Ａのｂとすると、そ
の時の出力波形は第６図Ｂに示すごとくなる。
第４図及び第６図の１クロツク周期Ｔを本実施
例では説明を簡単にするために20度の例で述べて
いるが、リアクタンスリレーでは第２図に示した
ように、（IZ−Ｖ）と（IZ）の重なり角が90゜以上
かどうかを判定するものであり、精度的には不十
分である（これは後述するようにクロツク周波数
を高くすることによつて解決できるところのもの
である。）と共に説明が複雑になるので、ここで
は、５クロツク計数したなら90゜の重なり角が発
生した（リレーが動作）として以下説明を加え
る。
例では説明を簡単にするために20度の例で述べて
いるが、リアクタンスリレーでは第２図に示した
ように、（IZ−Ｖ）と（IZ）の重なり角が90゜以上
かどうかを判定するものであり、精度的には不十
分である（これは後述するようにクロツク周波数
を高くすることによつて解決できるところのもの
である。）と共に説明が複雑になるので、ここで
は、５クロツク計数したなら90゜の重なり角が発
生した（リレーが動作）として以下説明を加え
る。
まず、第６図Ａの出力波形に対して説明を加え
る。第６図Ａの波形が第５図のカウンタ４８のク
ロツク端子に入力される。そのときのカウンタ出
力が第６図Ｃに示されている。すなわち、３クロ
ツクした入力しないのでカウンタ４８の出力は常
に０である。従つて、第６図Ｄ，Ｅに示す如くフ
リツプフロツプ５１及びORゲート５４の出力も
常に０（リレー不動作）である。これは、３クロ
ツク、すなわち（IZ−Ｖ）と（IZ）の重なり角が
90゜×３／５度であるので正規の応動を示すものであ る。
る。第６図Ａの波形が第５図のカウンタ４８のク
ロツク端子に入力される。そのときのカウンタ出
力が第６図Ｃに示されている。すなわち、３クロ
ツクした入力しないのでカウンタ４８の出力は常
に０である。従つて、第６図Ｄ，Ｅに示す如くフ
リツプフロツプ５１及びORゲート５４の出力も
常に０（リレー不動作）である。これは、３クロ
ツク、すなわち（IZ−Ｖ）と（IZ）の重なり角が
90゜×３／５度であるので正規の応動を示すものであ る。
次に、第６図Ｂの波形が第５図のカウンタ４８
のクロツク端子に入力された場合について述べ
る。このカウンタ４８は上記したように５進カウ
ンタと仮定しているので、その出力は、第６図Ｆ
のごとくなる。従つて、フリツプフロツプ５１及
び５４の出力は第６図Ｇ，Ｈのごとくなり、リレ
ー出力が発せられることになる。
のクロツク端子に入力された場合について述べ
る。このカウンタ４８は上記したように５進カウ
ンタと仮定しているので、その出力は、第６図Ｆ
のごとくなる。従つて、フリツプフロツプ５１及
び５４の出力は第６図Ｇ，Ｈのごとくなり、リレ
ー出力が発せられることになる。
以上の説明は、第５図からもわかるように、
（IZ−Ｖ）及び（IZ）がプラス（＋）波形の判定
手法について述べたがマイナス（−）波形に対し
ては、ANDゲート４７、カウンタ４９、フリツ
プフロツプ５２を用いて上記と全く同様の処理を
繰返し実行するものである。また、カウンタ５３
は、フリツプフロツプ５１及び５２のリセツト制
御用カウンタ（連続化制御カウンタ）であり、第
６図のＡ，Ｂのα領域の時間を計測するものであ
る。リアクタンスリレーの場合には、α領域（ク
ロツクパルスが発生していない時間）が90度以上
の場合にはフリツプフロツプ５１，５２にリセツ
ト指令を発するものである。
（IZ−Ｖ）及び（IZ）がプラス（＋）波形の判定
手法について述べたがマイナス（−）波形に対し
ては、ANDゲート４７、カウンタ４９、フリツ
プフロツプ５２を用いて上記と全く同様の処理を
繰返し実行するものである。また、カウンタ５３
は、フリツプフロツプ５１及び５２のリセツト制
御用カウンタ（連続化制御カウンタ）であり、第
６図のＡ，Ｂのα領域の時間を計測するものであ
る。リアクタンスリレーの場合には、α領域（ク
ロツクパルスが発生していない時間）が90度以上
の場合にはフリツプフロツプ５１，５２にリセツ
ト指令を発するものである。
また、ORゲート５４は、入力信号正弦波の片
波でも条件が成立すれば出力を発するようにした
ものであり、ANDゲート５５は入力信号（正弦
波）の両波とも条件が成立したときにリレー出力
を発するようにするために設けたものである。
波でも条件が成立すれば出力を発するようにした
ものであり、ANDゲート５５は入力信号（正弦
波）の両波とも条件が成立したときにリレー出力
を発するようにするために設けたものである。
次に、もう一つの実施例について第７図及び第
８図を用いて述べる。第７図は第５図とほとんど
同一のもので、相違点は、該ANDゲート４６及
び４７の出力をカウンタ４８，４９のクロツク端
子に入力するのではなく、カウンタの制御信号と
して利用し、カウンタ４８，４９のクロツクは第
７図に示すように信号線Ａを介して、与えるよう
にする。すなわち前記の実施例は、カウンタの歩
進制御を該ANDゲート４６，４７の出力により
行うのに対し、本実施例は、該ANDゲート４６，
４７の出力はカウンタの制御信号として利用し、
歩進制御は、第７図の基本タイミング発生回路５
６から与え制御するものである。
８図を用いて述べる。第７図は第５図とほとんど
同一のもので、相違点は、該ANDゲート４６及
び４７の出力をカウンタ４８，４９のクロツク端
子に入力するのではなく、カウンタの制御信号と
して利用し、カウンタ４８，４９のクロツクは第
７図に示すように信号線Ａを介して、与えるよう
にする。すなわち前記の実施例は、カウンタの歩
進制御を該ANDゲート４６，４７の出力により
行うのに対し、本実施例は、該ANDゲート４６，
４７の出力はカウンタの制御信号として利用し、
歩進制御は、第７図の基本タイミング発生回路５
６から与え制御するものである。
第８図Ａ，Ｂは第６図Ａ，Ｂの波形と同一のも
のである。すなわち、この信号をカウンタ４８，
４９の制御信号（“１”レベル時のみカウンタ歩
進を行う）として利用する。第８図Ｃは基本タイ
ミングであり、第７図の信号線Ｂに相当する。第
８図Ｄは第８図Ａ，Ｂの信号と、該第８図Ａ，Ｂ
の周期と同一周期で出力される第８図Ｃに示す如
きクロツク信号とのAND出力波形ａ（第７図の
ANDゲート５７の出力）が示されている。第８
図Ｅは前記と同様、カウンタ４８及び４９を５進
カウンタとし、制御信号が第８図Ａのときのカウ
ンタ４８の出力を示す。第８図Ｆは制御信号が第
８図Ｂのときのカウンタ４８の出力を示す。前記
の実施例と同様の判定ができることがわかるであ
ろう。以上述べたごとく、位相判定入力が従来と
異なり、連続波形でなくパルス状の波形でも従来
と同様に位相判定ができることがわかるであろ
う。この位相判定を精度に関しては、前記の実施
例では、第４図に示したアナログスイツチの制御
信号φ及びの周波数を高くすること、後記の実
施例では、第８図Ｃに示されるカウンタ歩進用基
本タイミングパルスの周波数を高く（時間間隔を
小さく）することによつて容易に達成できるもの
である。
のである。すなわち、この信号をカウンタ４８，
４９の制御信号（“１”レベル時のみカウンタ歩
進を行う）として利用する。第８図Ｃは基本タイ
ミングであり、第７図の信号線Ｂに相当する。第
８図Ｄは第８図Ａ，Ｂの信号と、該第８図Ａ，Ｂ
の周期と同一周期で出力される第８図Ｃに示す如
きクロツク信号とのAND出力波形ａ（第７図の
ANDゲート５７の出力）が示されている。第８
図Ｅは前記と同様、カウンタ４８及び４９を５進
カウンタとし、制御信号が第８図Ａのときのカウ
ンタ４８の出力を示す。第８図Ｆは制御信号が第
８図Ｂのときのカウンタ４８の出力を示す。前記
の実施例と同様の判定ができることがわかるであ
ろう。以上述べたごとく、位相判定入力が従来と
異なり、連続波形でなくパルス状の波形でも従来
と同様に位相判定ができることがわかるであろ
う。この位相判定を精度に関しては、前記の実施
例では、第４図に示したアナログスイツチの制御
信号φ及びの周波数を高くすること、後記の実
施例では、第８図Ｃに示されるカウンタ歩進用基
本タイミングパルスの周波数を高く（時間間隔を
小さく）することによつて容易に達成できるもの
である。
以上述べたように、オフセツト電圧及びドリフ
トを完全に補償できる第３図の回路構成と該回路
構成（出力）にマツチングした第５図あるいは第
７図の位相判定回路（デイジタル判定）とするこ
とによつて、高精度な保護リレーが達成できるこ
とがわかるであろう。
トを完全に補償できる第３図の回路構成と該回路
構成（出力）にマツチングした第５図あるいは第
７図の位相判定回路（デイジタル判定）とするこ
とによつて、高精度な保護リレーが達成できるこ
とがわかるであろう。
また、本発明は半導体集積回路化に適するもの
である。なぜなら、第３図に示した加算増幅回路
は前記したように、オフセツト電圧及びドリフト
は完全に補償できることはもちろん、、加算及び
増幅をコンデンサ比によつて達成している。半導
体集積化する場合、コンデンサは抵抗に比べて１
桁以上高精度に作ることができる。また、第５図
あるいは第７図は処理をデイジタル化していると
共にシンプルな構成のため高集積化が可能とな
る。
である。なぜなら、第３図に示した加算増幅回路
は前記したように、オフセツト電圧及びドリフト
は完全に補償できることはもちろん、、加算及び
増幅をコンデンサ比によつて達成している。半導
体集積化する場合、コンデンサは抵抗に比べて１
桁以上高精度に作ることができる。また、第５図
あるいは第７図は処理をデイジタル化していると
共にシンプルな構成のため高集積化が可能とな
る。
以上説明したように、本発明によれば、オフセ
ツト電圧無調整で高精度にカスタムIC化を行な
うことができる。
ツト電圧無調整で高精度にカスタムIC化を行な
うことができる。
第１図は公知のリアクタンスリレーのブロツク
図、第２図はリアクタンスリレーの特性例、第３
図は本発明の加算・増幅部の回路構成、第４図は
第３図の回路動作説明のためのタイムチヤート、
第５図は本発明の位相判定回路のブロツク図、第
６図は第５図の動作説明用タイムチヤート、第７
図は本発明応用実施例の位相判定回路ブロツク
図、第８図は第７図の動作説明用タイムチヤート
である。 １……入力補助電圧・電流変成器、２……高調
波除去用入力フイルタ、３……基本移相回路、
４，５……リアクタンスリレー部。
図、第２図はリアクタンスリレーの特性例、第３
図は本発明の加算・増幅部の回路構成、第４図は
第３図の回路動作説明のためのタイムチヤート、
第５図は本発明の位相判定回路のブロツク図、第
６図は第５図の動作説明用タイムチヤート、第７
図は本発明応用実施例の位相判定回路ブロツク
図、第８図は第７図の動作説明用タイムチヤート
である。 １……入力補助電圧・電流変成器、２……高調
波除去用入力フイルタ、３……基本移相回路、
４，５……リアクタンスリレー部。
Claims (1)
- １ 整定回路と、加算増幅回路と、比較回路と、
位相判定回路とによつて構成される保護継電器に
おいて、上記加算増幅回路を演算増幅器と、コン
デンサと、アナログスイツチによつて構成し、入
力電圧及びオフセツト電圧を充電する第１の回路
モードと、充電した入力電圧及びオフセツト電圧
を用いてコンデンサ比によつて加算及び増幅を行
う第２の回路モードを作るための切替スイツチを
備えると共に、第２の回路モードの出力を上記比
較回路を介してデイジタル位相判定することを特
徴とする保護継電器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5815682A JPS58179119A (ja) | 1982-04-09 | 1982-04-09 | 保護継電器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5815682A JPS58179119A (ja) | 1982-04-09 | 1982-04-09 | 保護継電器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179119A JPS58179119A (ja) | 1983-10-20 |
| JPH0158735B2 true JPH0158735B2 (ja) | 1989-12-13 |
Family
ID=13076125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5815682A Granted JPS58179119A (ja) | 1982-04-09 | 1982-04-09 | 保護継電器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179119A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194513A (ja) * | 1984-10-16 | 1986-05-13 | 株式会社日立製作所 | 保護継電器 |
| JPS6277013A (ja) * | 1985-09-26 | 1987-04-09 | 株式会社日立製作所 | 保護継電器 |
| JPS62131720A (ja) * | 1985-12-02 | 1987-06-15 | 株式会社日立製作所 | 保護継電器 |
| JPS6481616A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Input circuit for digital operation and processing device |
| WO2010001893A1 (ja) | 2008-06-30 | 2010-01-07 | 大王製紙株式会社 | 使い捨ておむつ |
-
1982
- 1982-04-09 JP JP5815682A patent/JPS58179119A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179119A (ja) | 1983-10-20 |
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